KR100314151B1 - 반도체소자의 트랜지스터 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 36
- 239000010937 tungsten Substances 0.000 claims abstract description 36
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- -1 tungsten nitride Chemical class 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 17
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000000206 photolithography Methods 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 238000001020 plasma etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- 229910052731 fluorine Inorganic materials 0.000 claims 2
- 239000011737 fluorine Substances 0.000 claims 2
- 229910052751 metal Inorganic materials 0.000 abstract description 9
- 239000002184 metal Substances 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Inorganic Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
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Abstract
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로,
반도체기판 상부에 산화막과 폴리실리콘 적층구조를 형성하고, 상기 적층구조를 게이트전극 마스크를 이용한 사진식각공정으로 패터닝한 다음, 상기 패터닝된 적층구조 측벽에 절연막 스페이서를 형성하고 상기 반도체기판에 불순물을 이온주입하여 불순물 접합영역을 형성한 다음, 상기 적층구조와 평탄화된 내부산화막을 전체표면상부에 형성하고 상기 적층구조를 제거한 다음, 전체표면상부에 게이트절연막인 알루미나와 게이트전극용 텅스텐/텅스텐질화막을 연속적으로 형성하고 상기 절연막 스페이서 사이 상측의 상기 텅스텐/텅스텐질화막까지 에치백한 다음, 상기 절연막 스페이서 사이의 상기 텅스텐/텅스텐질화막 상부에 하드마스크를 형성하는 공정으로 후속 식각공정시 금속 게이트전극의 손상을 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고속화를 가능하게 하여 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 금속 게이트전극을 형성공정후 실시되는 식각공정으로 게이트전극의 손상되는 현상을 방지하기 위한 기술에 관한 것이다.
반도체소자가 고집적화될수록 열공정이 최소화되고 불순물의 농도가 더욱 얇게 진행되어 이에 따른 전류나 저항 특성이 더욱 열악해지고 있다.
이러한 문제점을 개선하고자 기판이나 트랜지스터의 전반적인 불순물 농도를 높혀가고 있는 추세이다.
상기 트랜지스터를 동작시킬때 드레인 부근에서 큰 전계를 발생하게 되고, 이 전계에 의하여 핫 캐리어 ( hot carrier ) 가 형성되고, 이로 인하여 트랜지스터의 채널 길이가 길어지고 소오스 ( source ) 와 드레인 ( drain ) 사이에서 펀치쓰루 효과 ( punch through effect ) 가 발생됨으로써 문턱전압이 낮아져 낮은 전압에서도 브레이크다운 ( breakdown ) 이 발생된다.
한편, 상기 핫캐리어란 모스 트랜지스터 ( MOS transistor ) 에서 인가되는 게이트 전압이나 드레인 전압 혹은 기판 바이어스 등에 의하여 산화막 부근의 필드영역에 강한 전장이 형성되면, 상기 필드영역의 자유 운반자 ( free carrier ) 들이 많은 운동에너지를 갖게되는데 이런 자유 운반자를 핫캐리어라고 한다. 그리고, 상기 핫캐리어가 산화막과 실리콘간의 에너지 장벽을 넘어 산화막으로 주입되는 경우를 핫캐리어 효과 ( hot carrier effect ) 라고 한다.
상기한 핫 캐리어에 의한 트랜지스터의 특성 열화를 방지하기 위하여, 현재는 엘.디.디. ( lightly doped drain, 이하에서 LDD 라 함 ) 구조의 트랜지스터를 형성하여 사용함으로써 드레인 부근의 전계를 감소시켜 트랜지스터의 신뢰성을 향상시켰다.
그러나, 회로의 동작을 고려하여 소오스와 드레인이 정해져 있는 트랜지스터에서 LDD 구조는 소오스쪽 저항을 크게 하여 트랜지스터의 전류-전압 특성이 열화되게 한다.
도시되진않았으나, 종래기술에 따른 LDD 구조의 트랜지스터를 설명하면 다음과 같다.
먼저, 반도체기판 상의 활성영역을 정의하는 소자분리영역을 정의하고, 상기 활성영역을 포함한 전체표면상부에 게이트절연막과 게이트전극용 도전체를 증착하고 이를 패터닝하여 게이트전극을 형성한다.
그리고, 상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물을 주입하여 저농도의 소오스/드레인 접합영역을 형성한다.
그리고, 상기 게이트전극 측벽에 절연막 스페이서를 형성하고 상기 절연막 스페이서와 게이트전극을 마스크로하여 상기 반도체기판에 고농도의 불순물을 주입하여 고농도의 소오스/드레인 접합영역을 형성함으로써 LDD 구조의 트랜지스터를 형성한다.
상기한 종래기술은 0.13 ㎛ 이하의 디자인룰 ( degine rule ) 을 갖는 디램 소자의 제조시 워드라인의 높은 Rs 값으로 인하여 소자의 특성을 열화시킨다.
따라서, 최근에는 0.13 ㎛ 이하 디자인룰의 디램 제조시 워드라인의 Rs 값을 낮추기 위해 실리사이드나 금속-폴리실리콘의 적층구조를 형성하고 그 측벽에 절연막 스페이서를 형성하여 LDD 구조를 갖도록 형성하였다.
도 1 은 최근의 종래기술에 따른 반도체소자의 게이트전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11) 상부에 폴리실리콘(도시안됨)을 형성하고 이를 제1게이트전극 마스크를 이용한 사진식각공정으로 패터닝한다.
그리고, 상기 폴리실리콘 측벽에 절연막 스페이서(13)를 형성한다. 이때, 상기 절연막 스페이서(13)은 질화막으로 형성하되, 전체표면상부에 질화막을 일정두께 형성하고 이를 이방성식각하여 형성한다.
그 다음, 전체표면상부에 내부산화막(15)을 형성하고 상기 폴리실리콘을 노출시키는 평탄화식각공정으로 식각하여 평탄화시킨다.
그리고, 상기 절연막 스페이서(13) 및 내부산화막(15)과 상기 폴리실리콘과의 식각선택비 차이를 이용하여 상기 폴리실리콘을 제거한다.
그리고, 전체표면상부에 게이트절연막을 알루미나 ( Al2O3)(17)를 전체표면상부에 형성한다.
그리고, 상기 알루미나(17) 상부에 게이트전극용 금속층인 텅스텐/텅스텐질화막(19)의 적층구조를 형성한다.
그리고, 제2게이트전극마스크를 이용한 사진식각공정으로 상기 텅스텐/텅스텐질화막(19)과 알루미나(17)를 패터닝하여 금속 게이트전극을 형성한다. (도 1)
상기한 바와같은 종래기술에서 제2게이트전극 마스크가 상기 제1게이트전극 마스크보다 크게 형성된 것을 사용하는 기술로서, 후속 SAC 공정시 셀 크기를 최소화시킬 수 있는 셀 디자인에 적용할 수 없어 반도체소자의 고집적화에 적용할 수 없는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 금속 게이트전극 상부에 마스크절연막을 형성함으로써 후속 SAC 공정을 용이하게 실시할 수 있도록 하여 0.13 ㎛ 이하의 디자인룰에 적용할 수 있는 LDD 구조의 트랜지스터를 형성하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21 : 반도체기판 13,29 : 절연막 스페이서
15,31 : 내부산화막 17,33 : 알루미나
19,35 : 텅스텐/텅스텐질화막 23 : 산화막
25 : 폴리실리콘 27 : 감광막패턴
37 : 하드마스크, 질화막, 실리콘 리치 질화막
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
빈도체기판 상부에 산화막과 폴리실리콘 적층구조를 형성하는 공정과,
상기 적층구조를 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하는 공정과,
상기 패터닝된 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,
상기 반도체기판에 불순물을 이온주입하여 불순물 접합영역을 형성하는 공정과,
상기 적층구조와 평탄화된 내부산화막을 전체표면상부에 형성하는 공정과,
상기 적층구조를 제거하고 전체표면상부에 게이트절연막인 알루미나와 게이트전극용 텅스텐/텅스텐질화막을 연속적으로 형성하는 공정과,
상기 절연막 스페이서 사이 상측의 상기 텅스텐/텅스텐질화막까지 에치백하는 공정과,
상기 절연막 스페이서 사이의 상기 텅스텐/텅스텐질화막 상부에 하드마스크를 형성하는 공정을 포함하는 것을 특징으로한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 반도체기판(21) 상부에 활성영역을 정의하는 소자분리막(도시안됨)을 형성한다.
그리고, 상기 반도체기판(21) 상부에 산화막(23)을 얇게 형성한다. 이때, 상기 산화막(23)은 후속 식각공정시 반도체기판(21)의 손상을 방지하기 위한 것이다.
그 다음, 상기 산화막(23) 상부에 폴리실리콘(25)을 일정두께 형성한다.
그리고, 상기 폴리실리콘(25) 상부에 감광막패턴(27)을 형성한다. 이때, 상기 감광막패턴(27)은 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다. (도 2a)
그 다음, 상기 감광막패턴(27)을 마스크로하여 상기 폴리실리콘(25)을 식각함으로써 폴리실리콘(25)패턴을 형성함으로써 게이트전극이 형성될 부분에만 남긴다.
그리고, 상기 감광막패턴(27)을 제거한다. (도 2b)
그 다음, 상기 폴리실리콘(25)패턴 측벽에 절연막 스페이서(29)를 형성한다.
이때, 상기 절연막 스페이서(29)는 전체표면상부에 절연막 스페이서(29)를 일정두께 형성하고 이를 이방성식각하여 형성한다.
여기서, 상기 이방성 식각공정은 C-H-F 계 가스를 이용하여 플라즈마 식각공정으로 실시한다.
그 다음, 상기 반도체기판(21)에 불순물을 이온주입하고 드라이브인 ( drive-in ) 공정을 실시하여 소오스/드레인 접합영역(도시안됨)을 형성한다.
그리고, 전체표면상부에 내부산화막(31)을 형성하고 상기 폴리실리콘(25)패턴이 노출되도록 상기 내부산화막(31)을 평탄화식각한다. 이때, 상기 평탄화식각공정은 CMP 공정으로 실시한다.
그 다음, 상기 노출된 폴리실리콘(25)패턴을 제거하여 금속 게이트전극이 형성될 영역을 노출시킨다.
이때, 상기 폴리실리콘(25)의 제거공정은 습식 또는 건식방법으로 실시하여 제거할 수 있다.
그 다음, 금속 게이트전극이 형성될 영역에 노출된 산화막(23)을 제거함으로써 상기 산화막(23)은 모두 제거된다. (도 2c)
그 다음, 전체표면상부에 일정두께 게이트절연막으로 사용될 알루미나(33)를 형성한다.
그리고, 연속적으로 상기 알루미나(33) 상부에 게이트전극용 금속층인 텅스텐/텅스텐질화막(35)을 형성한다. (도 2d)
그리고, 상기 텅스텐/텅스텐질화막(35)과 알루미나(33)의 식각선택비 차이를 이용하여 상기 텅스텐/텅스텐질화막(35)을 에치백함으로써 상기 절연막 스페이서(29) 사이의 상측 일부의 텅스텐/텅스텐질화막(35)까지 식각한다.
이때, 상기 에치백 공정은 F 함유 가스를 이용한 플라즈마 식각공정으로 실시한다.
여기서, 상기 F 함유 가스는, NF3, SF6등의 가스가 사용되며, 플라즈마 식각공정의 안정성을 향상시키기 위하여 불활성기체인 아르곤이나 헬륨가스를 첨가하여 실시할 수도 있다.
그 다음, 상기 텅스텐/텅스텐질화막(35) 상부를 질화막(37)으로 매립하여 금속 게이트전극의 하드마스크를 형성한다.
이때, 상기 질화막(37)은 전체표면상부에 질화막(37)을 형성하고 이를 평탄화식각하여 상기 절연막 스페이서(29) 사이의 텅스텐/텅스텐질화막(35) 적층구조 상부를 매립하여 형성한 것이다. 그리고, 상기 평탄화식각공정은 CMP 공정으로 실시하되, 상기 내부산화막(31)과의 식각선택비 차이를 이용하여 실시한다.
그리고, 상기 질화막(37)은 실리콘 리치 질화막 ( Si-rich nitride ) 로 형성할 수도 있다.
여기서, 상기 질화막(37)은 후속 공정을 용이하게 실시할 수 있도록 하는 역할을 한다. (도 2f)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 다마신 방법을 이용하여 게이트전극을 형성하되, 측벽에 절연막 스페이서를 형성하고 상부에 하드마스크를 형성하여 후속 식각공정시 게이트전극의 손상을 방지할 수 있도록 함으로써 0.13 ㎛ 이하의 디자인룰을 갖는 고집적화된 반도체소자에 적용할 수 있도록 하는 효과를 제공한다.
Claims (6)
- 빈도체기판 상부에 산화막과 폴리실리콘 적층구조를 형성하는 공정과,상기 적층구조를 게이트전극 마스크를 이용한 사진식각공정으로 패터닝하는 공정과,상기 패터닝된 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,상기 반도체기판에 불순물을 이온주입하여 불순물 접합영역을 형성하는 공정과,상기 적층구조와 평탄화된 내부산화막을 전체표면상부에 형성하는 공정과,상기 적층구조를 제거하고 전체표면상부에 게이트절연막인 알루미나와 게이트전극용 텅스텐/텅스텐질화막을 연속적으로 형성하는 공정과,상기 절연막 스페이서 사이 상측의 상기 텅스텐/텅스텐질화막까지 에치백하는 공정과,상기 절연막 스페이서 사이의 상기 텅스텐/텅스텐질화막 상부에 하드마스크를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 절연막 스페이서 형성공정은 C-H-F 계 가스를 이용한 플라즈마 식각곶엉으로 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 텅스텐/텅스텐질화막의 에치백공정은 불소 ( F ) 함유 가스를 이용한 플라즈마식각공정으로 실시하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 3 항에 있어서,상기 불소 ( F ) 함유 가스는 NF3또는 SF6가스인 것을 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 하드마스크는 질화막으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
- 제 5 항에 있어서,상기 하드마스크는 실리콘 리치 질화막으로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061965A KR100314151B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990061965A KR100314151B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 트랜지스터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010063861A KR20010063861A (ko) | 2001-07-09 |
| KR100314151B1 true KR100314151B1 (ko) | 2001-11-26 |
Family
ID=19629523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990061965A KR100314151B1 (ko) | 1999-12-24 | 1999-12-24 | 반도체소자의 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100314151B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470562B2 (en) | 2005-11-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors using disposable aluminum oxide spacers |
-
1999
- 1999-12-24 KR KR1019990061965A patent/KR100314151B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7470562B2 (en) | 2005-11-07 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of forming field effect transistors using disposable aluminum oxide spacers |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010063861A (ko) | 2001-07-09 |
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