KR100281144B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소자의 신뢰성 및 동작특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것으로서, 소자 격리막에 의해 제 1 활성영역과 제 2 활성영역으로 정의된 반도체 기판과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 제 1 게이트 절연막과, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 형성되는 제 2 게이트 절연막과, 상기 제 1, 제 2 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 질화막과, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 형성되는 산화막 및 평탄화층을 포함하여 형성됨을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 신뢰성 및 동작특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 도그 본 콘택(Dog Bone Contact)에서는 메탈(Metal)과 소오스/드레인(Source/Drain)과의 메탈 콘택 에치(Etch) 공정과 관련하여 ILD(Inter layer Directic)층으로 HLD를 사용하여 형성하고, 메탈 콘택 에치를 하였다.
그러나 소자의 고집적화에 따른 PGI(Profiled Grove Isolation)공정과 보더리스 콘택(Borderless Contact) 공정에서는 접합 누설 전류(Junction Leakage Current)를 줄이기 위하여 정확한 에치 스톱(Etch Stop)공정이 요구되므로 ILD층으로 실리콘 질화막을 사용한다.
한편, 듀얼 게이트 산화막에서 동일한 칩내에서 얇은 게이트 산화막의 형성영역은 소자의 높은 구동 능력을 필요로 하는 주변 논리 회로부에 사용하고, 반면에 두꺼운 게이트 산화막의 형성영역은 높은 절연 내압 특성이 요구되는 기억 회로부에 사용한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자를 설명하면 다음과 같다.
도 1은 종래의 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도이다.
도 1에 도시한 바와 같이, 반도체 기판(11)의 일정영역에 소자 격리막(12)이 형성되어 있고, 상기 소자 격리막(12)에 의해 정의된 반도체 기판(11)의 활성영역에 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(13a,13b)이 형성되어 있다.
상기 제 1, 제 2 게이트 절연막(13a,13b)상에 제 1, 제 2 게이트 전극(14a,14b)이 각각 형성되어 있고, 상기 제 1, 제 2 게이트 전극(14a,14b)의 양측면에 절연막 측벽(15)이 형성되어 있으며, 상기 제 1, 제 2 게이트 전극(14a,14b) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(16)이 형성되어 있다.
상기 제 1, 제 2 게이트 전극(14a,14b)과 상기 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 표면에 금속 실리사이드막(17)이 형성되어 있고, 상기 제 1, 제 2 게이트 전극(14a,14b)을 포함한 반도체 기판(11)의 전면에 실리콘 질화막(18)과 BPSG(19)을 형성되어 있다.
여기서 ILD층으로 상기 실리콘 질화막(18)과 BPSG(19)을 사용한다.
그러나 상기와 같은 종래의 반도체 소자에 있어서 다음과 같은 문제점이 있었다.
즉, ILD층으로 실리콘 질화막을 사용함으로써 수소(Hydrogen)와 스트레스(Stress)의 영향으로 소자의 특성이 바뀌고 소자의 신뢰성에 문제를 야기시키는 현상이 발생한다.
특히, 듀얼 게이트 산화막을 적용하는 공정에서는 두꺼운 게이트 산화막쪽의 소자가 핫 케리어 효과(Hot Carrier Effect) 신뢰성이 더욱 취약하다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 듀얼 게이트 산화막에서 보더리스 콘택공정이 필요한 얇은 게이트 산화막 영역에는 실리콘 질화막을 사용하고, 두꺼운 게이트 산화막 영역에는 실리콘 산화막을 형성함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도
도 2는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도
도 3a 내지 도 3d는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23a,23b : 제 1, 제 2 게이트 절연막 24a,24b : 제 1, 제 2 게이트 전극
25 : 절연막 측벽 26 : 소오스/드레인 불순물 영역
27 : 금속 실리사이드막 28 : 실리콘 질화막
29 : 포토레지스트 30 : 실리콘 산화막
31 : BPSG
상기와 같은 목적을 달성하기 위한 반도체 소자는 소자 격리막에 의해 제 1 활성영역과 제 2 활성영역으로 정의된 반도체 기판과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 제 1 게이트 절연막과, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 형성되는 제 2 게이트 절연막과, 상기 제 1, 제 2 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 질화막과, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 형성되는 산화막 및 평탄화층을 포함하여 형성되고, 그 제조방법은 반도체 기판에 소자 격리막을 형성하여 제 1 활성영역과 제 2 활성영역으로 정의하는 단계와, 상기 제 1 활성영역의 반도체 기판상에 제 1 게이트 절연막을 형성하는 단계와, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 제 2 게이트 절연막을 형성하는 단계와, 상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계와, 상기 제 1 활성영역의 반도체 기판상에 질화막을 형성하는 단계와, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 산화막 및 평탄화층을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도이다.
도 2에 도시한 바와 같이, 반도체 기판(21)의 일정영역에 소자 격리막(22)이 형성되어 있고, 상기 소자 격리막(22)에 의해 정의된 반도체 기판(21)의 제 1, 제 2 활성영역에 각각 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(23a,23b)이 형성되어 있다.
상기 제 1, 제 2 게이트 절연막(23a,23b)상에 제 1, 제 2 게이트 전극(24a,24b)이 각각 형성되어 있고, 상기 제 1, 제 2 게이트 전극(24a,24b)의 양측면에 절연막 측벽(25)이 형성되어 있으며, 상기 제 1, 제 2 게이트 전극(24a,24b) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(26)이 형성되어 있다.
상기 제 1, 제 2 게이트 전극(24a,24b)과 상기 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(27)이 형성되어 있고, 상기 제 1 게이트 절연막(23a)이 형성된 반도체 기판(21)의 제 1 활성영역에만 실리콘 질화막(28)이 형성되어 있으며, 상기 반도체 기판(21)의 전면에 실리콘 산화막(30)과 BPSG(Borophosphorsilicate Glass)(31)을 형성되어 있다.
여기서 ILD층으로 상기 실리콘 질화막(28) 및 BPSG(31)와 실리콘 산화막(30)을 사용한다.
도 3a 내지 도 3d 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 반도체 기판(21)의 일정영역에 소자 격리막(22)을 형성하고, 상기 소자 격리막(22)에 의해 정의된 반도체 기판(21)의 제 1, 제 2 활성영역에 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(23a,23b)을 각각 형성한다.
이어, 상기 제 1, 제 2 게이트 절연막(23a,23b)을 포함한 반도체 기판(21)의 전면에 게이트 전극용 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 선택적으로 제거하여 제 1, 제 2 게이트 전극(24a,24b)을 형성한다.
여기서 상기 소자 격리막(22)은 반도체 기판(21)에 소정깊이를 갖는 트랜치(Trench)를 형성한 후, 상기 트랜치 내부에 절연막을 매립하여 형성한다.
이어, 상기 제 1, 제 2 게이트 전극(24a,24b)의 양측면에 절연막 측벽(25)을 형성하고, 상기 제 1, 제 2 게이트 전극(24a,24b) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(26)을 형성한다.
여기서 상기 LDD 구조를 갖는 소오스/드레인 불순물 영역(26)은 상기 절연막 측벽(25)을 형성하기 전에 제 1, 제 2 게이트 전극(24a,24b)을 마스크로 이용하여 저농도 불순물 이온을 주입하여 LDD 영역을 형성하고, 상기 절연막 측벽(25)을 형성한 후에 고농도 불순물 이온을 주입하여 형성한다.
그리고 상기 제 1, 제 2 게이트 전극(24a,24b)과 상기 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(27)을 형성한다.
여기서 상기 금속 실리사이드막(27)은 반도체 기판(21)의 전면에 고융점 금속을 형성한 후, 열처리공정을 실시하여 반도체 기판(21) 및 제 1, 제 2 게이트 전극(24a,24b)과 고융점 금속이 반응하여 형성되고, 이후 반응하지 않는 고융점 금속은 습식식각으로 제거한다.
도 3b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(24a,24b)을 포함한 반도체 기판(21)의 전면에 실리콘 질화막(28)을 형성하고, 상기 실리콘 질화막(28)상에 포토레지스트(29)를 도포한 후, 노광 및 현상공정으로 포토레지스트(29)를 패터닝한다.
여기서 상기 포토레지스트(29)는 제 1 게이트 산화막(23a)이 형성된 제 1 활성영역에만 남도록 패터닝한다.
한편, 상기 포토레지스트(29)를 패터닝하기 위한 마스크는 별도로 만들지 않고, 상기 제 1, 제 2 게이트 절연막(23a,23b)을 형성할 때 사용된 마스크를 사용한다.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(29)를 마스크로 이용하여 상기 제 2 게이트 산화막(23b)이 형성된 제 2 활성영역의 실리콘 질화막(28)을 선택적으로 제거한다.
도 3d에 도시한 바와 같이, 상기 포토레지스트(29)를 제거하고, 상기 반도체 기판(21)의 전면에 실리콘 산화막(30)을 형성하고, 상기 실리콘 산화막(30)상에 평탄화층으로 BPSG(31)을 형성한다.
여기서 상기 실리콘 산화막(30)대신에 HLD(High temperature Low pressure Deposition)막을 사용할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 두꺼운 게이트 산화막이 형성된 활성영역에 실리콘 산화막을 형성함으로써 소자에 미치는 스트레스 및 수소 투과 효과를 줄일 수 있어 소자의 특성을 향상시킬 수 있다.
둘째, 얇은 게이트 산화막이 형성된 활성영역에는 실리콘 질화막과 실리콘 산화막을 적층하여 형성함으로써 보더리스 콘택공정시 접합 누설 전류를 줄일 수 있다.
Claims (2)
- 소자 격리막에 의해 제 1 활성영역과 제 2 활성영역으로 정의된 반도체 기판;상기 제 1 활성영역의 반도체 기판상에 형성되는 제 1 게이트 절연막;상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 형성되는 제 2 게이트 절연막;상기 제 1, 제 2 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역;상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막;상기 제 1 활성영역의 반도체 기판상에 형성되는 질화막;상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 형성되는 산화막 및 평탄화층을 포함하여 형성됨을 특징으로 하는 반도체 소자.
- 반도체 기판에 소자 격리막을 형성하여 제 1 활성영역과 제 2 활성영역으로 정의하는 단계;상기 제 1 활성영역의 반도체 기판상에 제 1 게이트 절연막을 형성하는 단계;상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 제 2 게이트 절연막을 형성하는 단계;상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계;상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계;상기 제 1 활성영역의 반도체 기판상에 질화막을 형성하는 단계;상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 산화막 및 평탄화층을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056912A KR100281144B1 (ko) | 1998-12-21 | 1998-12-21 | 반도체 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056912A KR100281144B1 (ko) | 1998-12-21 | 1998-12-21 | 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041129A KR20000041129A (ko) | 2000-07-15 |
| KR100281144B1 true KR100281144B1 (ko) | 2001-03-02 |
Family
ID=19564365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980056912A KR100281144B1 (ko) | 1998-12-21 | 1998-12-21 | 반도체 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100281144B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220001109U (ko) | 2020-11-11 | 2022-05-18 | 김여일 | 치약튜브 압착장치 |
-
1998
- 1998-12-21 KR KR1019980056912A patent/KR100281144B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220001109U (ko) | 2020-11-11 | 2022-05-18 | 김여일 | 치약튜브 압착장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041129A (ko) | 2000-07-15 |
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