KR100934828B1 - 반도체 소자의 모스펫 형성방법 - Google Patents

반도체 소자의 모스펫 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 모스펫 형성방법에 관한 것으로, 특히 대머신 공정 및 듀얼 게이트를 적용하여 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조하는 공정기술에 관한 것이다.
본 발명은 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조함에 있어서, 대머신 공정 및 듀얼 게이트 공정을 적용하는 것이 주요 특징이며, 그 결과 게이트 산화막에 대한 직접적인 튜닝 공정을 실시하지 않고, 그 대신 폴리실리콘 게이트 공핍현상을 이용하여 게이트 산화막의 전기적 두께를 듀얼 게이트 산화막으로 형성하게 되므로 우수한 듀얼 게이트 산화막 특성을 가지는 고집적 디램 반도체 소자를 제조할 수 있는 기술적 기반을 확보하는 효과를 가진다.

Description

반도체 소자의 모스펫 형성방법{Manufacturing method of MOSFET semiconductor device}
도 1a 내지 도 1g 는 종래의 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조하는 공정을 도시한 단면도,
도 2a 내지 도 2i 는 본 발명에 따른 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조하는 공정을 도시한 단면도임.
<도면의 주요 부분에 대한 부호의 설명>
1,31 : 실리콘 기판 2,32 : 필드 산화막
3,33 : 두꺼운 게이트 산화막 영역 4,34 : 얇은 게이트 산화막 영역
5,35 : 제1차 게이트 산화막 6,36 : 포토레지스터 베리어
7,37 : 제2차 게이트 산화막 8,38 : 두꺼운 게이트 산화막
9,39 : 도핑된 폴리실리콘 10,40 : 텅스텐 실리사이드
11,41 : 하드 마스크막 12,42 : 스페이서
13,43 : 소오스/드레인 14,44 :층간 절연막
15,45 : 게이트 홈 16,46 : 텅스텐층
본 발명은 반도체 소자의 모스펫 형성방법에 관한 것으로, 특히 대머신 공정(Damascene Process) 및 듀얼 게이트(Dual Gate)을 적용하여 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조하는 공정기술에 관한 것이다.
최근 반도체 소자의 집적도가 매우 증가함에 따라 그에 대응하는 게이트 산화막도 40Å 이하의 낮은 두께로 요구되고 있는 실정이다. 그러나 예를 들어 셀 트랜지스터의 경우, 리프레쉬 등의 문제로 인하여 페리 영역의 트랜지스터보다 높은 문턱전압(Threshold Voltage)의 설정이 요구되고 있으며, 이에 높은 게이트 전압이 가해지게 되어 결과적으로 페리 트랜지스터보다 그 전기적 특성이 상대적으로 취약하다는 단점이 존재한다.
그러므로 셀 영역의 트랜지스터 특성의 신뢰성을 향상시키기 위해서는 셀 트랜지스터의 게이트 산화막 두께를 페리 트랜지스터보다 높게 가져가야 한다는 필요성이 발생한다. 즉, 상기와 같이 동일한 소자내에서 영역에 따라 서로 다른 두께의 게이트 산화막이 요구되는 것이 듀얼 게이트 산화막을 도입하게 된 기술적 배경이다.
도 1a 내지 도 1g 는 종래의 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조하는 공정을 도시한 단면도이다.
도 1a를 참조하면, 실리콘 기판(1) 상부에 필드 산화막(2)을 형성시킨 다음, 통상적인 웰 및 채널형성 공정을 실시하여 두꺼운 게이트 산화막 영역(3) 및 얇은 게이트 산화막(4)을 각각 형성한다.
도 1b를 참조하면, 실리콘 기판(1)의 액티브 영역상에 제1차 게이트 산화막(5)을 열산화 공정으로 성장시킨다.
도 1c를 참조하면, 포토/마스크 공정을 실시하여 두꺼운 게이트 산화막 영역(3)상에 포토레지스트 베리어(6)를 형성함으로써 얇은 게이트 산화막 영역(4)을 선택적으로 노출시킨다.
도 1d를 참조하면, 습식식각 공정을 통하여 얇은 게이트 산화막 영역(4)상의 제1 차 게이트 산화막(5)을 완전히 제거한다. 그리고 나서 포토레지스트 베리어(6)를 제거한 다음에, 소정의 두께에 해당하는 제2 차 게이트 산화막(7)을 재형성한다. 여기서, 1차 게이트 산화막(5) 및 2차 게이트 산화막(7)의 두께는 소자에서 요구되는 최종 두꺼운 게이트 산화막(8) 및 얇은 게이트 산화막(7) 두께를 맞출 수 있도록 설정한다.
도 1e를 참조하면, 도핑된 폴리실리콘층(9), 텅스텐 실리사이드(10), 하드 마스크막(11)을 순차적으로 증착한다.
도 1f를 참조하면, 포토/식각 공정을 실시하여 일차적으로 하드 마스크막(11)을 패터닝하고, 상기 패터닝된 하드 마스크막(11)을 이용하여 텅스텐 실리사이드(10), 폴리실리콘(9) 및 듀얼 게이트 산화막(7,8)을 순차적으로 식각함으로써 듀얼 게이트 산화막으로 구성된 텅스텐 폴리사이드 게이트를 패터닝한다.
도 1g를 참조하면, 이후 통상적인 게이트 재산화공정, LDD(Lightly Doped Drain) 형성공정, 스페이서(12) 및 소스/드레인(13) 형성공정을 순차적으로 실시함으로써 최종 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조한다.
상기한 종래의 공정에서 제조공정상의 문제점을 살펴보면 다음의 몇가지가 대두된다.
첫째, 상기 도 1d 에서 실시되는 습식 산화막 식각공정의 진행중에 필드 산화막도 함께 식각되므로 그 모트 깊이(Moat Depth)가 증가하게 된다.
둘째, 두꺼운 게이트 산화막의 신뢰성 측면에서 포토레지스트 콘택 및 이중산화가 좋지 못한 영향을 미치게 된다.
셋째, 얇은 게이트 산화막 영역에서 습식 산화막 식각공정 및 재산화 공정으로 인한 채널 도펀트의 손실이 심하게 발생하므로 이를 보상해 주기 위한 추가 이온주입 공정이 요구된다.
넷째, 게이트 식각공정 셋업(set-up)에 있어서, 얇은 게이트 산화막 영역의 산화막 두께가 작아질수록 식각 후 Rox 조절이 어렵게 된다.
상기한 제조공정상의 문제점은 게이트 산화막 자체를 튜닝하여 듀얼 게이트 산화막을 형성하는 구조에서 발생하는 것인데, 일반적으로 게이트 산화막은 매우 높은 품질 및 신뢰성이 요구되기 때문에 이에 추가적인 공정이 직접 가해지는 것은 전체 소자특성을 현저히 저하시킬 가능성이 매우 크다.
따라서 본 발명은 게이트 산화막을 단일공정으로 형성하여 여기에 추가적 튜닝을 실시하지 않고, 대신 대머신 공정 및 듀얼 게이트를 적용함으로써 게이트 산화막의 전기적 두께를 최종 듀얼 게이트 산화막으로 형성하게 되므로 우수한 듀얼 게이트 산화막 특성을 가지는 고집적 반도체 소자의 모스펫을 제조하는 방법을 제 공하는데 그 목적이 있다.
본 발명은 앞서 설명한 바와 같이, 게이트 산화막을 단일공정으로 형성하여 여기에 추가적 튜닝을 실시하지 않고, 대신 대머신 공정 및 듀얼 게이트를 적용함으로써 최종 듀얼 게이트 산화막을 제조하는 기술을 개시한다.
즉, 최초 텅스텐 실리사이드/폴리실리콘/단일 게이트 산화막으로 구성된 모스펫 소자를 완성한 다음, 이에 대머신 공정을 이용하여 얇은 게이트 산화막 영역에 해당하는 텅스텐실리사이드/폴리실리콘 게이트를 선택적으로 제거하고 나서 여기에 텅스텐 게이트를 새로이 형성한다. 그 결과, 각각 두꺼운 게이트 산화막 영역에는 텅스텐 실리사이드/폴리실리콘 게이트가 형성되고, 얇은 게이트 산화막 영역에는 텅스텐 게이트가 형성된다. 또한, 텅스텐 게이트는 매우 작은 저항값을 가지므로 소자의 높은 고 스피드 측면에서 매우 유리하게 작용하는 장점을 가진다.
실제 모스펫 소자에서 의미를 가지는 것은 게이트 산화막의 물리적 두께가 아니라 그 전기적 두께이기 때문에 특정 소자에서 요구되는 게이트 산화막 두께 타킷을 그 전기적 두께값을 명시된다. 본 발명의 경우, 게이트 산화막의 물리적 두께는 각각 두꺼운 및 얇은 게이트 산화막 영역에서 동일하지만, 그 전기적 두께 측면에서는 게이트 물질에 따라 서로 다른 값을 가지는 듀얼 게이트 산화막이 형성된다. 즉, 두꺼운 영역에서는 폴리실리콘의 텅스텐 게이트를 사용하므로 상기 게이트 공핍현상으로 인한 적기적 두께 증가는 발생하지 않는다.
결론적으로 일정한 두께의 게이트 산화막에 대하여 듀얼 게이트(텅스텐 폴리 사이드/텅스텐 게이트)를 대머신 공정을 이용하여 형성함으로써 최종 게이트 산화막의 전기적 두께를 듀얼 게이트 산화막으로 형성하는 것이 본 발명의 주요 특징이며, 이는 폴리실리콘 게이트 공핍현상을 적절히 이용하여 게이트 산화막의 특성 저하없이 듀얼 게이트 산화막을 제조하는 공정 기술적 의미를 가진다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 모스펫 형성방법에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체 소자의 모스펫 형성 공정 단계를 도시한 단면도이다.
도 2a 를 참조하면, 실리콘 기판(31)에 필드 산화막(32)을 형성시킨 다음, 통상적인 웰 및 채널형성 공정을 실시하여 두꺼운 게이트 산화막 영역(33) 및 얇은 게이트 산화막 영역(34)을 각각 형성한다.
도 2b 를 참조하면, 게이트 산화막(38)의 물리적 두께를 소자에서 요구하는 얇은 게이트 산화막의 전기적 두께(30∼50Å) 타켓으로 성장시킨다. 그리고 순차적으로 각각 도핑된 폴리실리콘(39)를 500Å∼1000Å 두께로 텅스텐 실리사이드(10)를 800∼1500Å 두께로, 하드 마스크막(11)을 1000∼2000Å 두께로 형성한다.
도 2c 를 참조하면, 포토/식각공정을 실시하여 하드 마스크막(41)을 패터닝하고, 이를 마스크로 이용하여 텅스텐 실리사이드(40), 폴리실리콘(39) 및 게이트 산화막(38)을 순차적으로 식각함으로써 게이트를 패터닝한다.
도 2d 를 참조하면, 이후 통상적인 게이트 재산화 공정, LDD 형성공정, 스페 이서(42) 및 소스/드레인(43) 형성공정을 실시하여 모스펫 소자를 형성한다.
도 2e 를 참조하면, 모스펫 소자 전면에 대하여 층간 절연막(34)를 4000∼6000Å 두께로 증착한다.
도 2f 를 참조하면, 층간 절연막 CMP 공정을 실시하여 하드 마스크막(41)의 표면이 노출될 때까지 층간 절연막(44)을 제거한다. 여기서, 상기 CMP 공정 대신에 건식 에치백 또는 습식 식각 공정을 적용할 수 있다.
도 2g 를 참조하면, 포토/마스크 공정을 실시하여 얇은 게이트 산화막 영역(34)의 게이트 산화막(38)을 노출시키는, 식각공정을 이용하여 하드 마스크막(41), 텅스텐 실리사이드(40) 및 폴리실리콘(39)을 순차적으로 제거함으로써 게이트 홈(45)을 형성한다. 여기서, 상기 식각공정은 습식 또는 건식법을 이용할 수 있다.
도 2h를 참조하면, 화학적 증착법을 이용하여 텅스텐층(46)을 4000∼6000Å 두께로 증착함으로써 상기 게이트 홈(45)을 매립한다. 여기서 텅스텐(46) 이외에 CMP 가능한 게이트 금속물질을 사용할 수 있다.
도 2i를 참조하면, 텅스텐 CMP 공정을 실시하여 층간절연막(44) 상부의 텅스텐층(46)을 제거함으로써 텅스텐 게이트를 형성하는 것에 의해서 최종적으로 듀얼 게이트 산화막으로 구성된 모스펫 소자를 완성한다.
이상에서 설명한 바와 같이, 본 발명은 듀얼 게이트 산화막으로 구성된 모스펫 소자를 제조함에 있어서, 대머신 공정 및 듀얼 게이트 공정을 적용하는 것을 그 주요 특징으로 하고 있으며, 그 결과 게이트 산화막에 대한 직접적인 튜닝 공정을 실시하지 않고, 그 대신 폴리실리콘 게이트 공핍현상을 이용하여 게이트 산화막의 전기적 두께를 듀얼 게이트 산화막으로 형성하게 되므로 궁극적으로는 우수한 듀얼 게이트 산화막 특성을 가지는 고집적 디램 반도체 소자를 제조할 수 있는 기술적 기반을 확보하는 효과를 가진다.

Claims (9)

  1. 실리콘 기판상에 필드 산화막을 형성시킨 다음, 웰 및 채널형성 공정을 실시하여 두꺼운 게이트 산화막 영역 및 얇은 게이트 산화막 영역을 각각 형성하는 제1 단계,
    상기 두꺼운 게이트 산화막 영역 및 상기 얇은 게이트 산화막 영역에 각각 게이트 산화막, 도핑된 폴리실리콘, 텅스텐 실리사이드, 하드 마스크막의 적층 구조를 형성하는 제2 단계,
    상기 두꺼운 게이트 산화막 영역 및 상기 얇은 게이트 산화막 영역에 각각 포토/식각공정을 실시하여 상기 하드 마스크막을 패터닝하고, 이를 식각 마스크로 하여 상기 텅스텐 실리사이드, 상기 폴리 실리콘 및 상기 게이트 산화막을 순차적으로 식각하는 제3 단계,
    상기 두꺼운 게이트 산화막 영역 및 상기 얇은 게이트 산화막 영역에 각각 게이트 재산화 공정, LDD 형성공정, 스페이서 및 소스/드레인 형성공정을 실시하여 모스펫 소자를 형성하는 제4 단계,
    층간 절연막을 증착한 다음, 상기 하드 마스크막이 노출될 때가지 상기 층간 절연막에 대해 평탄화 공정을 수행하는 제5 단계,
    포토/마스크 공정을 실시하여 상기 얇은 게이트 산화막 영역의 상기 게이트 산화막이 노출되도록 상기 하드 마스크막, 상기 텅스텐 실리사이드 및 상기 폴리 실리콘을 순차적으로 식각함으로써 게이트 홈을 형성하는 제6 단계, 및
    상기 게이트 홈을 매립하는 텅스텐층을 증착한 다음, 평탄화 공정을 실시하여 텅스텐 게이트를 형성하는 제7 단계로 이루어져 듀얼 게이트 산화막으로 구성된 모스펫 소자를 완성하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계에서 상기 게이트 산화막을 30∼50Å 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  3. 제 1 항에 있어서,
    상기 제 2 단계에서 상기 도핑된 폴리실리콘을 500∼1000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  4. 제 1 항에 있어서,
    상기 제 2 단계에서 상기 텅스텐 실리사이드를 800∼1500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  5. 제 1 항에 있어서,
    상기 제 2 단계에서 상기 하드 마스크막을 1000∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  6. 제 1 항에 있어서,
    상기 제 5 단계에서 상기 층간절연막을 4000∼6000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  7. 제 1 항에 있어서,
    상기 제 6 단계에서 상기 게이트 홈을 형성하는 단계는 습식 또는 건식법을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  8. 제 1 항에 있어서,
    상기 제 7 단계에서 상기 텅스텐층을 4000∼6000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
  9. 제 1 항에 있어서,
    상기 제 5 단계 및 제 7 단계에서 상기 평탄화 공정은 각각 CMP 공정, 건식 에치백 또는 습식 식각 공정을 적용하는 것을 특징으로 하는 반도체 소자의 모스펫 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719340B1 (ko) * 2005-01-14 2007-05-17 삼성전자주식회사 듀얼 게이트 전극을 갖는 반도체 소자 및 그 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048485A (ko) * 1997-12-10 1999-07-05 구본준 반도체장치의 제조방법
KR20010045700A (ko) * 1999-11-06 2001-06-05 박종섭 반도체메모리의 게이트 형성방법
US6468851B1 (en) 2002-01-02 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS device with dual gate electrode
KR20030002256A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 시모스 (ｃｍｏｓ)의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048485A (ko) * 1997-12-10 1999-07-05 구본준 반도체장치의 제조방법
KR20010045700A (ko) * 1999-11-06 2001-06-05 박종섭 반도체메모리의 게이트 형성방법
KR20030002256A (ko) * 2001-06-30 2003-01-08 주식회사 하이닉스반도체 시모스 (ｃｍｏｓ)의 제조 방법
US6468851B1 (en) 2002-01-02 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS device with dual gate electrode

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