KR100800922B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 제조방법에 관한 것으로, 기판 상에 제1 산화막을 형성하는 단계와, 제1 산화막의 전체 영역 중에서 일부 영역의 두께를 나머지 영역의 두께보다 더 얇게 패터닝하는 단계와, 패터닝된 제1 산화막 상에 제2 산화막 및 도전막을 형성하는 단계와, 도전막, 제2 산화막 및 제1 산화막을 패터닝하여 제1 산화막의 얇은 일부 영역이 중심 영역에 상응하는 게이트 전극, 제1 및 제2 게이트 산화막을 형성하는 단계를 포함하며, 게이트 전극의 에지영역에서 누설전류를 감소시켜 소자의 특성향상을 가져오는 이점이 있다.
게이트 산화막, 누설전류

Description

반도체 소자의 트랜지스터 제조방법{METHOD OF MANUFACTURING TRANSISTOR IN SEMICONDUCTOR DEVICE}
도 1 내지 도 8은 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판 3: 소자분리막
5b: 제1 게이트 산화막 7b: 제2 게이트 산화막
9b: 게이트 전극 15: 소스/드레인영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로 반도체 소자의 트랜지스터 형성방법에 있어서, 게이트 전극용 폴리실리콘막을 형성한 후 식각공정과 같은 패터닝공정을 수행하여, 게이트 전극을 형성한다. 이때, 게이트 전극을 형성하기 위한 식각공정시, 폴리실리콘막 하부에 형성된 게이트 산화막의 소정두께 또한 식각된다. 이로 인해, 게이트 전극의 에지 영역에서는 트랜지스터의 누설전류(leakage current)가 크게 증가되어, 소자의 특성을 저하시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극의 에지영역에서의 누설전류를 감소시킬 수 있도록 하여 소자의 특성향상을 가져오는 반도체 소자의 트랜지스터 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은, 기판 상에 제1 산화막을 형성하는 단계와, 상기 제1 산화막의 전체 영역 중에서 일부 영역의 두께를 나머지 영역의 두께보다 더 얇게 패터닝하는 단계와, 상기 패터닝된 제1 산화막 상에 제2 산화막 및 도전막을 형성하는 단계와, 상기 도전막, 제2 산화막 및 제1 산화막을 패터닝하여 상기 일부 영역이 중심 영역에 상응하는 게이트 전극, 제1 및 제2 게이트 산화막을 형성하는 단계를 포함한다.
상기 제1 산화막을 상기 기판이 노출되지 않도록 패터닝한다.
상기 게이트 전극 및 게이트 산화막이 형성된 후, 이온주입공정을 수행하여 LDD영역을 형성하는 단계와, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
상기 스페이서가 형성된 결과물 상에 이온주입공정을 수행하여 소스/드레인영역을 형성하는 단계를 더 포함한다.
상기 제1 산화막의 전체 영역 중에서 상기 게이트 전극의 에지영역에 상응하 는 영역의 두께를 상기 게이트 전극의 중심영역에 상응하는 영역의 두께보다 더 두껍게 패터닝한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예에 대해 설명하고자 한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시 예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 '상'에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1 내지 도 8은 본 발명에 따른 반도체소자의 트랜지스터 제조방법을 순차적으로 도시한 공정순서도들이다.
먼저, 도 1에 도시된 바와 같이, 소자간 격리를 위해 실리콘 기판(1) 내에 소자분리공정(STI: Shallow Trench Isolation)을 진행하여 소자분리막(3)을 형성한다. 그 다음, 상기 기판 내에 불순물 이온을 주입하여 웰(미도시)을 형성한다. 이어서, 상기 소자분리막(3)을 포함한 기판 결과물 상에 제1 산화막(5a)을 형성한다.
이어, 도 2에 도시된 바와 같이, 상기 제1 산화막(5a) 상에 포토레지스트를 증착한 후 리소그래피공정을 수행하여 감광막 패턴(6)을 형성한다.
이어, 도 3에 도시된 바와 같이, 상기 감광막 패턴(6)을 식각 마스크로 사용하여 상기 기판이 노출되지 않도록 소정 영역(A)에 형성된 제1 산화막(5a)의 일정 두께를 식각한다. 즉, 제1 산화막(5a)의 전체 영역 중에서 일부 영역인 소정 영역(A)의 두께를 나머지 영역의 두께보다 더 얇게 패터닝한다.
여기서, 제1 산화막(5a)은 실리콘 기판(1)이 노출되지 않도록 식각함으로써 실리콘 기판(1)을 식각 데미지로부터 보호한다.
이어, 도 4에 도시된 바와 같이, 상기 소정 영역(A)을 얇게 패터닝한 제1 산화막(5a)이 형성된 결과물 상에 제2 산화막(7a)을 형성한다.
다음으로, 도 5에 도시된 바와 같이, 상기 제2 산화막(7a) 상에 폴리실리콘막(9a)을 형성한다.
이어, 도 6에 도시된 바와 같이, 상기 폴리실리콘막(9a) 상에 포토레지스트를 증착한 후, 리소그래피 공정을 수행하여, 게이트전극 형성용 감광막 패턴(11)을 형성한다.
이어, 도 7에 도시된 바와 같이, 상기 감광막 패턴(11)을 식각 마스크로 폴리실리콘막(9a) 및 제1 및 제2 산화막(5a, 7a)을 식각하여, 게이트 산화막(5b, 7b) 및 게이트 전극(9b)을 형성한다.
여기서, 상기 제1 산화막(5a)의 전체 영역 중에서 상대적으로 얇게 패터닝된 상기 소정 영역(A)은 게이트 전극(9b)의 중심 영역에 상응된다. 다시 말해서, 상기 제1 게이트 산화막(5b)은 중심부의 일정 두께가 식각되어 있어서 이중 두께의 게이트 산화막이 형성되는 데, 상기 중심부보다 두꺼운 두께를 갖는 에지영역의 게이트 산화막은 게이트 전극의 에지영역과 상응된다.
마지막으로, 도 8에 도시된 바와 같이, 상기 결과물 상에 게이트 전극(9b)을 이온주입마스크로 저농도 이온주입공정을 수행하여, LDD영역(13)을 형성한다. 이어, 상기 게이트 전극(9b)의 측벽에 스페이서(14)를 형성하고, 게이트 전극(9b) 및 스페이서(14)를 이온주입마스크로 고농도 이온주입공정을 수행하여, 소스/드레인영역(15)을 형성함으로써, 본 공정을 완료한다.
이상에서와 같이, 본 발명에 따른 반도체 소자의 트랜지스터 형성방법은 게이트 전극의 에지 영역에 상응하는 게이트 산화막의 두께가 게이트 전극의 중심부에 상응하는 게이트 산화막의 두께보다 두껍게 형성됨으로써, 게이트 전극의 에지영역에서 누설전류를 감소시킬 수 있다.
지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
본 발명에 따른 반도체 소자의 트랜지스터 형성방법은 게이트 전극의 에지 영역에 상응하는 게이트 산화막의 두께가 게이트 전극의 중심부에 상응하는 게이트 산화막의 두께보다 두껍게 형성됨으로써, 게이트 전극의 에지영역에서 누설전류를 감소시킬 수 있어, 소자의 특성향상을 가져오는 효과가 있다.

Claims (4)

  1. (a) 기판 상에 제1 산화막을 형성하는 단계와,
    (b) 상기 제1 산화막의 전체 영역 중에서 일부 영역의 두께를 나머지 영역의 두께보다 더 얇게 패터닝하는 단계와,
    (c) 상기 패터닝된 제1 산화막 상에 제2 산화막 및 도전막을 형성하는 단계와,
    (d) 상기 도전막, 제2 산화막 및 제1 산화막을 패터닝하여 상기 일부 영역이 중심 영역에 상응하는 게이트 전극, 제1 및 제2 게이트 산화막을 형성하는 단계
    를 포함하는 반도체 소자의 트랜지스터 제조방법.
  2. 제 1 항에 있어서,
    상기 (b) 단계는, 상기 제1 산화막을 상기 기판이 노출되지 않도록 패터닝하는
    반도체 소자의 트랜지스터 제조방법.
  3. 제 1 항에 있어서,
    (e) 상기 게이트 전극, 제1 및 제2 게이트 산화막이 형성된 후, 이온주입공정을 수행하여 LDD영역을 형성하는 단계와,
    (f) 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와,
    (g) 상기 스페이서가 형성된 결과물 상에 이온주입공정을 수행하여 소스/드레인영역을 형성하는 단계
    를 더 포함하는 반도체 소자의 트랜지스터 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 (b) 단계는, 상기 제1 산화막의 전체 영역 중에서 상기 게이트 전극의 에지영역에 상응하는 영역의 두께를 상기 게이트 전극의 중심영역에 상응하는 영역의 두께보다 더 두껍게 패터닝하는
    반도체 소자의 트랜지스터 제조방법.
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