KR100311502B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 게이트 전극을 형성한 후에 추가적인 재산화 공정을 생략하여 소자의 특성을 향상시키도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 반도체 기판의 채널영역내에 형성되는 니트로겐 영역과, 상기 니트로겐 영역 및 그에 인접한 반도체 기판상에 서로 다른 두께를 갖고 형성 게이트 산화막과, 상기 게이트 산화막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측면에 형성되는 측벽 스페이서와, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 확산영역과, 상기 측벽 스페이서 하부의 반도체 기판 표면내에 형성되는 할로 영역을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 소자의 특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 MOSFET의 LDD(Lightly Doped Drain) 및 소오스/드레인(S/D)과 게이트 전극의 에지(Edge)에서의 반도체 기판과 게이트 산화막 영역에 에치 데미지(Etch Damage)를 받게 된다.
특히, 이러한 에치 데미지는 LDD 및 S/D와 게이트 전극의 에지(Edge)에서 게이트 산화막의 두께가 얇을수록 심하게 된다.
따라서 종래 기술에서는 이러한 영역의 게이트 에치 데미지를 회복시키기 위하여 재산화 공정을 추가로 실시한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드영역과 엑티브영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 엑티브영역에 제 1 산화막(13)을 형성한다.
이어, 상기 반도체 기판(11)상에 채널 이온 주입 마스크(도시되지않음)를 사용하여 채널영역에 채널 이온 주입을 실시한다.
도 1b에 도시한 바와 같이, 상기 제 1 산화막(13)을 제거하고, 상기 제 1 산화막(13)이 제거된 반도체 기판(11)상에 게이트 산화막(14)을 형성한다.
이어, 상기 게이트 산화막(14)을 포함한 반도체 기판(11)의 전면에 폴리 실리콘과 CVD 산화막을 차례로 형성하고, 포토 및 에치 공정을 통하여 CVD 산화막과 폴리 실리콘을 선택적으로 제거하여 게이트 캡 산화막(16) 및 게이트 전극(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(15) 형성시의 에치 데미지(Etch Damage)를 회복하기 위하여 재산화(Re-Oxidation) 공정을 실시하여 게이트 전극(15)의 표면과 그 주변에 제 2 산화막(17)을 형성한다.
이어, 상기 게이트 캡 산화막(16) 및 게이트 전극(15)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 할로(Halo) 및 LDD(Lightly Doped Drain) 이온을 주입하여 할로 영역(18)과 LDD 영역(19)을 각각 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(15)을 포함한 반도체 기판(11)의 전면에 CVD 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 캡 산화막(16) 및 게이트 전극(15)의 양측면에 측벽 스페이서(20)를 형성한다.
이어, 상기 측벽 스페이서(20) 및 게이트 전극(15)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 소오스/드레인 불순물 확산영역(21)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 반도체 기판상에 절연막을 형성한 후 콘택 공정과 배선 공정을 실시하여 MOSFET를 제작한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 전류의 구동력을 증가시키기 위한 얇은 게이트 산화막만을 사용하는 경우에 GIDL(Gate Induced Drain Leakage) 전류가 증가하여 MOSFET의 특성이 저하되고, 에치시의 플라즈마 데미지(Plasma Damage)로 인하여 HCE(Hot Carrier Effect) 특성과 게이트 산화막의 GOI(Gate Oxide Integration) 특성이 저하되는 것을 방지하기 위하여 게이트 전극을 형성한 후에 재산화 공정을 추가로 실시한다.
따라서 게이트 전극 에치후에 재산화 공정을 추가로 실시함으로서 기판, 게이트 산화막, 게이트 전극 사이의 열팽창계수의 차이로 인하여 소자에 별도의 스트레스(Stress)가 받게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 게이트 전극을 형성한 후에 추가적인 재산화 공정을 생략하여 소자의 특성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 구조단면도
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도 4a 내지 도 4e는 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 필드 산화막
33 : 산화막 34 : 포토레지스트막
35 : 니트로겐 영역 36 : 게이트 산화막
37 : 게이트 전극 38 : 게이트 캡 산화막
39 : 할로 영역 40 : LDD 영역
41 : 측벽 스페이서 42 : 소오스/드레인 불순물 확산영역
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 반도체 기판의 채널영역내에 형성되는 니트로겐 영역과, 상기 니트로겐 영역 및 그에 인접한 반도체 기판상에 서로 다른 두께를 갖고 형성 게이트 산화막과, 상기 게이트 산화막상에 형성되는 게이트 전극과, 상기 게이트 전극 양측면에 형성되는 측벽 스페이서와, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 확산영역과, 상기 측벽 스페이서 하부의 반도체 기판 표면내에 형성되는 할로영역을 포함하여 이루어짐을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판 표면내의 채널영역에 니트로겐 이온을 주입하는 단계와, 상기 니트로겐 이온이 주입된 반도체 기판상에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측의 반도체 기판 표면내에 할로 영역 및 LDD 영역을 형성하는 단계와, 상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계와, 상기 측벽 스페이서 및 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조 단면도이다.
도 2에 도시한 바와 같이, 필드영역과 엑티브영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)이 형성되어 있고, 상기 반도체 기판(31)의 채널영역에 니트로겐 영역(35)이 형성되어 있으며, 상기 니트로겐 영역(35) 및 그에 인접한 반도체 기판(31)상에 게이트 산화막(36), 게이트 전극(37), 게이트 캡 산화막(38)이 차례로 형성되어 있다.
그리고 상기 게이트 전극(37)의 양측면에 측벽 스페이서(41)가 형성되어 있고, 상기 게이트 전극(37) 양측의 반도체 기판(31) 표면내에는 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(42)이 형성되어 있으며, 상기 측벽 스페이서(41) 하부의 반도체 기판(31) 표면내에는 할로 영역(39)이 형성되어 있다.
한편, 상기 니트로겐 영역(35)이 형성된 부분의 게이트 산화막(36)의 두께는 니트로겐 영역(35)이 형성되지 않은 게이트 산화막(36)의 두께보다 얇게 형성되어 있다.
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 필드영역과 엑티브영역으로 정의된 반도체 기판(31)의 필드영역에 필드 산화막(32)을 형성하고, 상기 반도체 기판(31)의 엑티브영역에 산화막(33)을 형성한다.
이어, 상기 반도체 기판(31)상에 포토레지스트막(34)을 도포한 후, 노광 및 현상공정으로 상기 포토레지스트막(34)을 패터닝하여 채널영역을 정의한다.
그리고 상기 패터닝된 포토레지스트막(34)을 마스크로 이용하여 상기 반도체 기판(31)에 채널 이온 및 니트로겐(Nitrogen) 이온을 주입하여 반도체 기판(31)의 표면내에 니트로겐 영역(35)을 형성한다.
도 3b에 도시한 바와 같이, 상기 포토레지스트막(34) 및 산화막(33)을 제거하고, 상기 산화막(33)이 제거된 반도체 기판(31)의 표면에 게이트 산화막(36)을 형성한다.
여기서 상기 게이트 산화막(36)의 형성시 니트로겐 영역(35)에 의하여 게이트 중앙 및 채널 영역에서의 게이트 산화막(36)의 두께는 얇고, LDD 및 S/D와 게이트 에지의 오버랩(Overlap) 영역에서는 게이트 산화막(36)이 두껍게 형성된다.
즉, 상기와 같은 두께 차이를 갖는 게이트 산화막(36)을 형성한 후에 게이트 전극 형성시 LDD 및 S/D와 게이트 전극의 에지에서의 오버랩 영역에서 반도체 기판(31) 및 게이트 산화막(36)의 에치 데미지는 종래 기술보다 훨씬 작게 된다.
도 3c에 도시한 바와 같이, 상기 게이트 산화막(36)을 포함한 반도체 기판(31)의 전면에 폴리 실리콘과 CVD 산화막을 차례로 형성하고, 포토 및 에치 공정을 통하여 CVD 산화막과 폴리 실리콘을 선택적으로 제거하여 게이트 캡 산화막(38) 및 게이트 전극(37)을 형성한다.
이어, 상기 게이트 캡 산화막(38) 및 게이트 전극(37)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 할로(Halo) 및 LDD(Lightly Doped Drain) 이온을 주입하여 할로 영역(39)과 LDD 영역(40)을 각각 형성한다.
도 3d에 도시한 바와 같이, 상기 게이트 전극(37)을 포함한 반도체 기판(31)의 전면에 CVD 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 캡 산화막(38) 및 게이트 전극(37)의 양측면에 측벽 스페이서(41)를 형성한다.
이어, 상기 측벽 스페이서(41) 및 게이트 전극(37)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 소오스/드레인 불순물 확산영역(42)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 반도체 기판상에 절연막을 형성한 후 콘택 공정과 배선 공정을 실시하여 MOSFET를 제작한다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 필드영역과 엑티브영역으로 정의된 반도체 기판(51)의 필드영역에 필드 산화막(52)을 형성하고, 상기 반도체 기판(51)의 엑티브영역에 산화막(53)을 형성한다.
이어, 상기 산화막(53)을 포함한 반도체 기판(51)의 전면에 질화막(54)을 형성하고, 포토 및 에치 공정을 통하여 상기 질화막(54)을 선택적으로 제거하여 채널영역을 정의한다.
그리고 상기 질화막(54)을 마스크로 이용하여 상기 반도체 기판(51)에 채널 이온 및 느트로겐(Nitrogen) 이온을 주입하여 반도체 기판(51)의 표면내에 니트로겐 영역(55)을 형성한다.
도 4b에 도시한 바와 같이, 상기 질화막(54)에 포토 및 에치공정을 통하여 게이트 길이 만큼의 채널 공정을 확보하기 위하여 선택적으로 제거한다.
여기서 상기 질화막(54)은 시간을 조절하면서 습식에치로 게이트 길이만큼의 채널 공간을 확보한다.
이어, 상기 질화막(54)을 마스크로 이용하여 상기 노출된 산화막(53)을 선택적으로 제거하고, 상기 노출된 반도체 기판(51)의 표면에 게이트 산화막(56)을 형성한다.
이때 상기 게이트 산화막(56)은 니트로겐 영역(55)이 형성된 채널 중앙의 게이트 산화막(56)의 두께는 니트로겐 영역(55)이 형성되지 않는 게이트 산화막(56)의 두께보다 작게 형성된다.
도 4c에 도시한 바와 같이, 상기 질화막(54)을 포함한 반도체 기판(51)의 전면에 폴리 실리콘층 및 CVD 산화막을 형성한 후 CMP 및 에치백 공정을 실시하여 상기 게이트 산화막(56)상에 게이트 전극(57) 및 게이트 캡 산화막(58)을 형성한다.
도 4d에 도시한 바와 같이, 질화막(54) 및 산화막(53)을 제거하고, 상기 게이트 캡 산화막(58) 및 게이트 전극(57)을 마스크로 이용하여 상기 반도체 기판(51)의 전면에 할로(Halo) 및 LDD(Lightly Doped Drain) 이온을 주입하여 할로 영역(59)과 LDD 영역(60)을 각각 형성한다.
도 4e에 도시한 바와 같이, 상기 게이트 전극(57)을 포함한 반도체 기판(51)의 전면에 CVD 절연막을 형성한 후 에치백 공정을 실시하여 상기 게이트 캡 산화막(58) 및 게이트 전극(57)의 양측면에 측벽 스페이서(61)를 형성한다.
이어, 상기 측벽 스페이서(61) 및 게이트 전극(57)을 마스크로 이용하여 상기 반도체 기판(51)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 반도체 기판(51)의 표면내에 소오스/드레인 불순물 확산영역(62)을 형성한다.
이후 공정은 도면에 도시하지 않았지만, 상기 반도체 기판상에 절연막을 형성한 후 콘택 공정과 배선 공정을 실시하여 MOSFET를 제작한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 산화막 형성시 니트로겐이 주입된 영역에는 원래의 게이트 산화막의 두께인 얇은 게이트 산화막을 형성되고 게이트 전극의 에지에서는 두꺼운 게이트 산화막이 한 번의 게이트 산화막 공정을 형성할 수 있기 때문에 에치 데미지의 잔류로 MOSFET의 HCE 특성 및 GIDL 특성의 저하를 방지할 수 있다.
둘째, 별도의 재산화 공정을 추가하지 않기 때문에 기판과 게이트 산화막 및 게이트 전극 사이의 열팽창계수의 차이에 의한 스트레스를 방지할 수 있다.
Claims (5)
- 반도체 기판의 채널영역내에 형성되는 니트로겐 영역과,상기 니트로겐 영역 및 그에 인접한 반도체 기판상에 서로 다른 두께를 갖고 형성 게이트 산화막과,상기 게이트 산화막상에 형성되는 게이트 전극과,상기 게이트 전극 양측면에 형성되는 측벽 스페이서와,상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 확산영역과,상기 측벽 스페이서 하부의 반도체 기판 표면내에 형성되는 할로 영역을 포함하여 이루어짐을 특징으로 하는 반도체 소자.
- 반도체 기판 표면내의 채널영역에 니트로겐 이온을 주입하는 단계;상기 니트로겐 이온이 주입된 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측의 반도체 기판 표면내에 할로 영역 및 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서 및 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 니트로겐 이온이 주입된 영역에 형성되는 게이트 산화막은 니트로겐 이온이 주입되지 않은 영역 보다 얇게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판상에 산화막과 질화막을 차례로 형성하는 단계;상기 질화막을 선택적으로 제거하여 채널영역을 정의하는 단계;상기 질화막을 마스크로 이용하여 반도체 기판에 채널이온 및 니트로겐 이온을 주입하는 단계;상기 채널영역보다 넓게 산화막이 노출되도록 질화막을 선택적으로 제거하는 단계;상기 질화막을 마스크로 이용하여 산화막을 선택적으로 제거하는 단계;상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;상기 게이트 산화막상에 게이트 전극을 형성하는 단계;상기 질화막 및 산화막을 제거하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 할로 영역 및 LDD 영역을 형성하는 단계;상기 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계;상기 게이트 전극 및 측벽 스페이서 양측의 반도체 기판 표면내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 게이트 전극은 질화막을 포함한 반도체 기판에 폴리 실리콘을 형성한 후 평탄화 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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