JPS58141575A - Ｍｉｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はケ゛−ト絶縁膜の構成を改良したＭＩＳ型半導
体装置の製造方法に関するものである。

〔発明の技術的背景とその問題点〕

従来、ＭＯ８型半導体装置は、第１図に示すようにｐ型
半導体基板１に、不純物を拡散してｎ＋型のソース２と
ドレイン３を形成し、このソース２とドレイン３間のチ
ャネル領域上の基板１表面にダート酸化膜４を介してケ
゛−ト電極５を設けた構造と々っている。

近年、このようなＭＯ８型半導体装置の微細化に伴って
、いわゆるショートチャネル効果の問題が生じてきてい
る。この問題を改善するだめの手段の一つとして、半導
体基板ノの不純物濃・度を高くシ、ノヤンクション深さ
ｘｔｋ浅くすると共に、ダート酸化膜４を薄くする、い
わゆるスケーリングの方法がある。

しかしながらジャンクション深さＸｊｅ　浅＜、ケ゛−
ト酸化膜４を博くすると、ジャンクションのブレイクダ
ウン電、圧が低下するという新たな問題が生ずる。この
ジャンクションブレイクダウンは電界の集中するドレイ
ン３とケ゛−トの近傍で発生し、ドレイン３とケ゛−ト
電圧の差が大きい程（一般的にはケ゛−ト電圧ｏｖのと
きドレイン・ダート間の電圧差は大きくなる）、またケ
゛−ト酸化膜４の膜厚が薄くなる程低くなる。

例えばｐ（１００＞シリコン基板（比抵抗２Ωｃｎ１）
１ｘｊ＝０．３μｍ１ゲート酸化膜厚４００Ｘ、ダート
電圧０■のとき、ジャンクションブレイクダウン電圧は
約１０Ｖ（１０Ａで定義）であるのに対し、基板および
Ｘｊを同一条件とし、ケ゛−ト酸化膜厚’１２００ｉと
薄くした場合、ジャンクションブレイクダウン電圧は約
５Ｖに低下してしまい、ノイズマージンなどを考慮する
と、５■の電源電圧の使用に耐えられなくなり、ＬＳＩ
の微細化にとって大きな障害となっていた。

また、ダート酸化膜を薄くすると、ダート酸化膜の絶縁
破壊耐圧も低下する。特に、この絶縁波′Ｊｓ酬圧は基
板１とダート電極５間に比べて−５− ドレイン３又はソース２とダート電極５間の方が発生し
易い。これは第２図に示すｎチャンネルＭＯ８）ランジ
スタではケ゛−ト電極５には通常圧の電圧が印加され、
基板１領域には空乏層６が発生して、該空乏層６領域と
ダート酸化膜４領域とで電圧を分割し、ダート絶縁膜４
に加わる電圧を軽減するのに対し、ドレイン３又はソー
ス２には空乏層が発生しないため、ドレイン−ダート電
極又はソース−ダート電極間の電圧択も６にグー１１化
膜４に加わることによるものである。更に、ダート電極
５端部の露出しているグー１１化膜の側面４ｍ、、４ｂ
での絶縁破壊も発生し易い。これらの問題もＭＯ８ＬＳ
Ｉの微細化にとって大きな障害となる・ 〔発明の目的〕 本発明はジャンクションブレイクダウン電圧の向上、ソ
ース、ドレインとダート電極とがオーバラップするケ“
−ト絶縁膜部分の絶縁破壊耐圧の向上等を達成したＭＩ
Ｓ型半導体装置の製造方法を提供しようとするものであ
る。

−６＝ 〔発明の概要〕 本発明は半導体基板とケ゛−ト電極との間に、ケ゛−ト
電極とソース、ドレインのうちのいずれか一方もしくは
両者とがオーパラツノする部分の膜厚が他の部分の膜厚
より厚いダート絶縁膜を形成することによって、既述し
たジャンクションブレイクダウン電圧及びソース、ドレ
インとゲート宵１極とがオーパラツノするダート絶縁膜
部分の絶縁破壊耐圧を向上したＭＩＳ型半導体装置を得
るものである。

〔発明の実施）タリ〕

実施例１ （１）　　まず、例えばｐ（１００）のシリコン基板１
１上に選択酸化法などによりフィールド酸化膜（図示せ
ず）全形成した後、フィールド酸化膜で分離された島状
の基板１１領域にダート絶縁膜となる例えば厚さ３００
Ｘの酸化膜１２を熱酸化により形成した（第５図（、）
図示）。この場合、熱酸化による酸化膜形成の代りにＣ
ＶＤ法などによＪ）　５ｉｎ２膜、５ｉｓＮ４膜、Ａｔ
、０３膜を堆積したり、窒化処理により仝化膜を成長さ
せたシしてもよい。つづいて、チャンネル領域形成予定
部付近の酸化膜１２を選択的にエツチング除去した（第
３図（ｂ）図示）。

〔１１〕　　次いで、熱酸化処理を施して露出した基板
１１表面に厚さ１００Ｘの薄い酸化膜Ｉ３を成長させる
と共に該酸化膜１３以外の領域に厚い酸化膜１４を形成
した（第３図（ｃ）国手）。

この場合、熱酸化による薄い酸化膜形成の代りに窒化処
理により薄い窒化膜を成長させてもよい。

〔１１１］　　次いで、全面に例えはリンドーノ多結晶
シリコン層を堆積し、これをパターニングしてダート電
＆１５ケ形成した後、このグゝ−ト電極１５と図示しな
いフィールド酸化膜をマスクとして厚い酸化膜１４を選
択的にエツチングしてチャンネル領域予定部付近が薄い
酸化膜１３、その周囲か厚い酸゛化膜１４からなるダー
ト酸化膜１６ｔ−形成した（第３図（ｄ）図示）。つづ
いて、ケ゛−ト電極１５及び図示しないフィールド酸化
膜をマスクとして例え（ば砒素を基板１）にイオン注入
し、活性化してｎ型のソース、ドレインｉ７．１＆を形
成してＭＯ８ＬＳＩを製造した（第３図（、）図示）。

しかして、本発明方法によればシリコン基板１１とダー
ト電極１５０間に、該ダート電極１５とソース、ドレイ
ン１７．１８の両者とがオーパラツノする部分の膜１ｖ
が他の部分の膜厚より大きいケ゛−ト酸化膜１６を形成
できる。つ１す、・ソヤンクションブレイクダウン、ダ
ート絶縁破壊の発生する部分でのダート酸化ｊ換１６の
膜厚を厚くすることによって、ジャンクションブレイク
ダウン電用或いＱ゛↓ゲート絶縁破壊耐圧の低下を防ぐ
ことができ、ひいては素子等の微細化とｉＮ信頼性を達
成したＭＯ８ＬＳＩを得ることができるＯ なお、上記実施例１ではチャンネル領域形成予定部付近
の酸化膜１２を基板１１が露出するまでエツチング除去
したが、第４図に示す如く膜厚方向に途中までエツチン
グ（例えば２００９− Ｘ）Ｌ、ｉイ酸（ｔ［１３’　　（例、ｔ　ハ埋、　Ｊ
　１０　（ｌ　Ｘ）を残すようにしてもよい。この場合
、直ちにケ゛−ト電極材制を堆積してもよい１７、実施
例１の工程に従って、酸化処理、ケ゛−ト屯極材別（リ
ンドープ多結晶シリコン１模）の堆積をｒ−１”１つで
もよい。

壕だ、上記実施例１では酸化膜１２を選択的に除去した
後、熱酸化処理−や窒化処理により堵出した基板１１に
酸化膜等を成長させたが、第５図に示す如く、選択的に
除去した酸化１１Ｗ、　７２上の全面に薄イ８４０２Ｎ
、ｓｉ　３　Ｎ４　ｉ１％３　、　　Ａ／、２０３１１
＠等（ハ絶縁）換１９ζ′ｒＣＶＤ法により４を手１し
−Ｃも」二い。

実施例２ 〔１〕　まずｐ（１００）のシリコン基板１ノ上にフィ
ールド酸化膜（ＩＷ）＋ズせず）會フレ成した仮、フィ
ールド酸化膜で分顯を妊れたｎｎ状の基板１１領域を含
む全面にＣＶＤ法により５ｉｎ２膜２（／％Ｓｔ　３Ｎ
４１１！＆　２１　ｆ　７１１１次堆積した（第６図（
ａ１図国手。

この場合、熱岐化処理もしく口車化処理により一増目の
絶縁膜となゐ酸化膜又は窒化膜を成長−、Ｌ　Ｏ− 後、二層目の絶縁膜となるＳｔＯ，膜、Ｓｉ３Ｎ４膜、
Ａｔ２０３膜等を・ｃｖｎ法により堆積してもよい。つ
づいて、チャンネル領域予定部付近のＳｉ３Ｎ４膜２１
を選択的にエツチング除去した（第６図（ｂ）図示）。

〔目〕　次いで、全面Ｖこ例えばリンドーグ多結晶シリ
コン層を堆イ責し、これを・パターニングしてｒ−トを
極ｚｓ合形成した後、このケ゛−ト電極をマスクとして
露出するＳｉ３Ｎ、膜２ノ及びＳｉＯ２膜２０全２０エ
ップングしてチャネル領域予定部付近が一層の５ｉ０２
膜２ｏで、そのノ１．囲が５ＩＯ２膜２０と５ｉｘＮ４
膜２ノの二層膜かりなるダート絶縁膜２２を形成した（
第６図（、）図示）。

゛つづいて、ケ゛−１−電極１５をマスクとして基板１
１に例えば砒素をイイ゛ン注入し、活性化してｎ＋型の
ソース、ドレイン１７．１８を形成してＭＩＳＬＳＩを
製造した（第６図（ｄ）図示）。

しかして、本実施例２によればシリコン基板１ノとケゞ
−ト電俸Ｊ５の間に、該ゲート′巾、４執１５とソース
、ドレイン１７．ＩＢの両者とがオーパラッゾする部分
がＳｉｎ、膜２０と３４１１Ｎ４膜２ノからなり、他の
部分が一層のＳ　ｉ　Ｏ２膜２０のみからなるダート絶
縁膜２２を形成できる。したがって実施例１と同様ノヤ
ンクンヨンブレイクダウン電圧、ダート絶縁破壊耐圧の
低Ｆを防市でき、素子等の微細化と高信頼性？達成した
ＭＩＳＬＳＩを得ることができる。

実施例３ 〔１〕　まず、ｐ（１ｏｏ）のシリコン基＆１１にフィ
ールド酸化膜（図）ｌりせ丁）を形成ｌ７、このフィー
ルド酸化膜で分離された島状の基板１１領域上に例えば
熱酸化処理奮励してγ゛−ト酸化膜となる酸化膜１２を
成長妊ぜた後、全面にリン全多量にドープした多結晶シ
リコンＪ−２３、アンドーノ多結晶シリコンＪ−２４τ
順次堆積した（第７図（ａ）図示）。つまシ、下層のダ
ート電極材料層が上層のケ゛−トＩＩｍ材料ｊ−よりエ
ツチングレートが速くなるようにそれらの拐料を選定し
た。この場合、熱酸化による酸化膜形成の代りに、窒化
処理により窒化膜を成長させたり、ＣＶＤ法などにより
ｓｔｏ、膜、５ｔ３Ｎ４膜、Ａｔ２０３膜などの絶縁膜
を堆積してもよい。また、デート電極材料層については
下層の多結晶シリコン層、上層を該多結晶シリコン層に
対して選択エツチング性を有するＡＩなどの金属で形成
してもよい。

［ｉｉ　　１　　次いで、アンドープ多結晶シリコン層
２４、リンドープ多結晶シリコン層２３を下層のリンド
ーグ多結晶シリコン層２３のサイドエツチング菫が多く
なるようにパターニングして二層構造のケ゛−ト電極２
５を形成すると共に、グ命−ト電極２５の端部にオーバ
ーハング部２５を作った（第７図（ｂ）図示）。このエ
ツチング手段としては、■上下の多結晶シリコンＪ＠　
ｚ　ｓ　ｔ２４をサイドエツチングをほとんどないよう
に一度に選択エツチングした後、下層のサイドエツチン
グが多くなるようにエツチングする方法、■上下の多結
晶シリコン層２３．２４を一度にエツチングする時に下
層のサイドエツチングが多くなるようにエツチングする
方法、■まず上＝１３一 層をエツチングし、これをマスクとし７て下層をサイド
エツチングが生じるようにエツチングする方法、等を採
用し得る。

（ｔｉ、　）　　次いで、熱酸化処理を施してケ゛−ト
電極２ｓ端部のオーパーツ・ング部２６が完全に埋まる
ように厚い酸化膜２７を成長させた（第７図（ｃ）図示
）。この場合、熱酸化処理による酸化膜形成の代りに、
窒化処理或いはＣＶＤ法などにより前記オーバハング部
２６を完全に埋めるＳｔＯ，膜、８ｉ３Ｎ＋膜、ＡＬ、
０．膜等の絶縁膜音形成してもよい◇ 〔１ｖ〕　　次いで、ケ゛−ト醒極２５をマスクとして
サイドエツチングのない方法（例えばリアクティブイオ
ンエツチング法）により酸化膜２７をエツチングしてダ
ート電極２５端部のオーバーハング部２６下が厚い酸化
膜２７、他の部分が薄い酸化膜１２からなるケ゛−ト酸
化膜２８を形成した。つづいてダート電＆２５をマスク
として基板１ノに例えば砒素をイオン注入し、活性化し
てｎ　型のソース、ドレイン１７　、１８ｆ１４− 形成してＭＯ８ＬＳＩを蜆遺した（第７図（ｄ）図示）
。

しかして、本実施例３によれは実施例１と同様ジャンク
ションブレイクダウン電圧、ケ゛−ト絶縁破壊耐圧の低
下を防止でき、素子等の微細化と高信頼性全達成したＭ
Ｏ８ＬＳＩを得ることができる。

なお、上記実施例１〜３ではケ゛−ト醒極とソース、ド
レインの両者とがオーバラップするゲート絶縁膜部分の
膜１里を他の部分より厚くしたが、第８図に示す如くダ
ート電極１５とドレイン１８とがオーバラップする部分
の膜厚の他の部分より厚くしたケ゛−ト絶縁膜２９を形
成り、てＭｉＳＬＳＩを製造しても同様な効米金発揮で
きる・また、上記実施１シリではダート電極材料として
リンドーゾ多結晶シリコン牙用いたが、非晶質’ｙ　Ｉ
Ｊ　：ｌ　７、Ｍｏ５ｉｚ　＋　ｗｓ＋！ｌ　’ｒｉｓ
ｔ２ｇ　ＴａＳｉ２などの金〃１シリサイド、Ａｔ　、
　Ａｕ　、　Ｍｏ　ｒ　Ｗなどの金鴇を使用しても」二
い。

〔発明の効果〕

以上詳述した如く、木兄ＬＩＩＪによればジャンクショ
ンブレイクダウン′醒圧の向上、ソース、ドレインとダ
ート電極とがオーバラップ″するり゛−ト絶縁膜部分の
絶縁破壊側Ｆｆ、−の向−Ｌ等を達成した高密度、高信
頼性のＭＩＳ型半導体装１＾°の勅６１Ｕ方法を提供で
きる。

【図面の簡単な説明】

第１図は従来のＭＯ８型半導体波Ｉｔ　金示す断…１図
、第２図は従来のＭＯ８型半導体装１縦の問題点を説明
するための断面図、第３図（、）〜（ｅ）は本冗明の実
施例１におけるＭＯ８型半導体装置の製造工程を示す断
面図、第４図、第５図は夫々実施例１の変形例であるＭ
Ｏ８型半導体装−〇途中」ニ根を示す断面図、第６図（
、）〜（ａ）は本発明の実施例２におけるＭＩＳ型半導
体装置の装造工程盆小す断面図、第７図（ａ）〜（ｄ）
は本発明のＡ７／Ｉ！ＩｆＡＪ３ｖｃおけるＭＯ８型半
導体装置の製造工＆８を小す断面図、第８図は本発明方
法で得られた他の−Ａ／Ａｉ１例會示すＭＯ８型半４′
体装ｉｔの障白？ｎ　Ｉン１である。 ＩＩ・・・ｐ型シリコン’　＆　、Ｊ　ｓ　、　２５・
・・りゞ−ト菟極、１６．２８．２９・・・ゲート酸化
膜、１７°”　ｎ＋型ソース、ｙ　ｓ　・−ｎ＋型ドレ
イン、２２・・・ケ゛−ト絶縁躾。 出願人代理人　　升埋士　鈴　江　武　彦１７− 第　１　　図　　　　　　　　　　　　　　　５＠　３
　Ｉｌｌ　　　　　　　　　、、。 １？１？ ｌ　＋　＼

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板に第２導電型のソース、
   ドレインを互にミス的に分離して設は亀かつこれらソー
   ス、ドレイン間のチャンネル領認及びソース、ドレ・イ
   ンのうちのいずれか一方もしくは両者の一部に亘る基板
   領域上にデート１！縁膜全介してグ゛−ト電極を設Ｖｊ
   た構造のＭＩＳ型半導体装置の製造にあたり、前記半導
   体基板上にゲート絶縁７漠となる絶縁膜を形成する工程
   と、チャンネル領域予定部付返上の絶縁膜を選択的にエ
   ツチング除去する工程と、酸化もしくは窒化処理を厖し
   て露出した基板部分に他の基板領域の絶縁膜より膜厚の
   薄い絶縁膜全形成する工程と、ｒ−ト電極材料層を堆積
   し、これをノやターンニングする工８によシグート電極
   とソース、ドレインのうちのいずれか一方もしくは両者
   とがオーバラッゾする部分の膜厚が他の汀）分の膜厚よ
   り厚いｒ−）絶Ｍ　Ｊｌｇを形成することを特徴とする
   ＭＩＳ型半導体装置の製造方法。
2. （２）　　第１導電型の半導体基板に第２導可、型のソ
   ース、ドレインを互に電気的に分離してｌｑ゛け、かつ
   これらソース、ドレイン間のザヤ不ノ１領域及びソース
   、ドレインのうちのいす；ｉｌ、　７１−ヵもしくは両
   者の一部に亘る基板領域上にケ゛−ト絶縁膜を介してダ
   ート電極を設けた構造のＩＶＩＩＳ型半導体装置の製造
   にあたり、半導体基板」二にり一゛−ト絶縁膜となる二
   層以上の絶縁膜を槓ｊ−する工程と、チャネル領域予定
   部＋１近上の絶縁１１＄　ｉ’ｌｌｓ分を少なくとも最
   下層の一部の絶縁膜が伐るようにエツチング除去する二
   り程と、全面にダート電極材料層會堆積し、これをｉＲ
   ターーーニングすることにより、ゲート電極とソース、
   ［９レインのうちのいずれか一方もしくは両者とがオー
   ・マラップする部分の膜厚が他の部分の膜１卵より（９
   いダート絶縁膜を形成することｆ％９とするＭＩＳ型半
   導体装置のｉ！ｌ：！遣方法。
3. （３）第１導電型の半導体基板に第２４電型のン−ス、
   ドレインを！ｉ−ＶＣ’ＭＹ気的に分離して設け、かつ
   これらソース、ドレイン間のチャンネル領域及びソース
   、ドレインのうちのいずれか一方もしくは両者の一部に
   亘る基板領域上にケ゛−ト絶縁膜を介してケ゛−１−電
   極を設けた構造のＭＩＳ型半導体装置の製造にあたり、
   半導体基板上にケ゛−ト絶縁膜となる第１の絶縁膜を形
   成する工程と、この第１の絶縁膜上に二層以上のケゝ−
   ト電極制料層を堆積する工程と、このケ゛−ト電極材料
   層をパターニングして最下層のケ゛−ト電極材料層が略
   チャンネル領域予定部付近の幅となるようにサイドエツ
   チングされた二層以上の積層構造を有するケ゛、−１１
   極ケ形成する工程と、ダート電極のサイドエツチング部
   に第２の絶縁膜を残存させるにより、ダート電極とソー
   ス、ドレインのうちのいずれか一方もしくは両名とがオ
   ーバラップする部分の膜厚が他の部分の膜厚より厚いケ
   ゛−ト絶縁膜を形成することを特徴とするＭＩＳ型半導
   体装置の製造方法。