KR100548584B1 - 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은 게이트전극 형성방법에 관해 개시한 것으로서, 반도체기판 위에 산화막 및 게이트형성영역을 노출시키는 감광막패턴을 차례로 형성하는 단계와, 감광막패턴을 마스크로 상기 산화막을 식각하여 게이트형성영역을 노출시키는 제 1홈을 가진 산화막패턴을 형성하는 단계와, 감광막패턴을 제거하는 단계와, 산화막 패턴의 양측면에 스페이서를 형성하는 단계와, 산화막패턴 및 스페이서를 식각베리어로 상기 기판을 소정두께로 식각하여 제 2홈을 형성하는 단계와, 제 2홈 내부에 게이트산화막을 형성하는 단계와, 제 2홈 및 상기 스페이서를 포함한 제 1홈을 매립시키는 게이트전극을 형성하는 단계를 포함한다.
따라서, 본 발명은 게이트전극 형성 시, 산화막을 증착한 후, 마스크를 이용하여 산화막을 식각하여 산화막패턴을 형성하고, 상기 산화막패턴을 마스크로 하여 액티브영역을 식각함으로써, 1회의 마스크 공정이 수반되므로 기존 공정에 비해 마스크 수를 줄여 공정을 단순화할 수 있다. 또한, 본 발명은 1회의 마스크 공정을 진행함으로써, 이러한 마스크 간의 오버레이 문제를 해결할 수 있다.

Description

게이트전극 형성방법{method for fabricating gate electrode}
도 1a 내지 도 1d는 종래기술에 따른 게이트전극 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 게이트전극 형성방법을 설명하기 위한 공정단면도.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 구체적으로는 마스크 공정 수를 줄이여 공정을 단순화할 수 있는 게이트전극 형성방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 게이트전극의 폭(width)이 작아지고 있으며, 이에 따라 미세패턴을 디파인(define)하기 위해서는 ArF용 감광막을 사용하고 있다. 그러나, ArF감광막의 두께도 현격히 감소하여 식각 후 CD(Critical Demension), 프로파일(profile) 제어 등 식각특성을 확보하는 데 많은 어려움이 따른다. 따라서, 게이트전극 형성 시 채널크기를 증가시키기 위하여 기판의 액티브영역을 리세스하는 공정을 적용하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 게이트전극 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 게이트전극 형성방법은, 도 1a에 도시된 바와 같이, 먼저 반도체기판(1)에 공지의 STI(Shallow Trench Isolation)공정을 적용하여 소자분리막(3)을 형성한다. 이어, 상기 소자분리막(3)이 구비된 기판(1) 상에 제 1다결정실리콘막(미도시) 및 게이트전극영역을 노출시키는 제 1감광막패턴(21)을 차례로 형성한다. 그런다음, 상기 제 1감광막패턴(21)을 마스크로 다결정실리콘막을 식각하여 게이트전극영역에 해당되는 기판 표면을 노출시키는 다결정실리콘 패턴(5)을 형성한다.
그런다음, 제 1감광막패턴을 제거하고 나서, 도 1b에 도시된 바와 같이, 상기 다결정실리콘 패턴을 마스크로 하여 상기 기판의 액티브영역을 식각하여 리세스시킨다. 이때, 리세스된 부위를 홈(7)이라 칭하기로 한다.
이후, 도 1c에 도시된 바와 같이, 상기 기판 결과물 전면에 산화공정을 진행하여 홈(7) 내부에 게이트산화막(9)을 형성한다. 이어, 상기 게이트산화막(9)을 포함한 기판 전면에 제 2다결정실리콘막(11), 텅스텐실리사이드막(13) 및 하드마스크용 질화막(15)를 차례로 형성한 후, 하드마스크용 질화막(15) 위에 게이트전극형성영역을 덮는 제 2감광막패턴(23)을 형성한다.
그런다음, 도 1d에 도시된 바와 같이, 제 2감광막패턴을 마스크로 하여 상기 하드마스크용 질화막, 텅스텐실리사이드막 및 제 2다결정실리콘막을 차례로 식각하여 게이트전극(17)을 형성한다. 이후, 제2감광막패턴을 제거한다.
그러나, 종래의 기술에서는, 게이트전극 형성 시, 리세스 식각 공정과 게이트전극 형성공정을 위해 2개의 마스크가 사용됨에 따라, 공정이 복잡해지고, 또한 리세스 식각공정용 마스크와 게이트전극 형성용 마스크 간의 오버레이 문제가 발생되었다.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 1회의 마스크 공정을 적용하여 리세스 식각 공정 및 게이트전극 형성공정을 진행함으로써, 공정을 단순화할 수 있는 게이트전극 형성방법을 제공하려는 것이다.
본 발명의 다른 목적은 1회의 마스크 공정을 적용하여 리세스 식각 공정 및 게이트전극 형성공정을 진행함으로써, 마스크 간의 오버레이 문제를 해결할 수 있는 게이트전극 형성방법을 제공하려는 것이다.
상기 목적들을 달성하고자, 본 발명에 따른 게이트전극 형성방법은 반도체기판 위에 산화막 및 게이트형성영역을 노출시키는 감광막패턴을 차례로 형성하는 단계와, 감광막패턴을 마스크로 상기 산화막을 식각하여 게이트형성영역을 노출시키는 제 1홈을 가진 산화막패턴을 형성하는 단계와, 감광막패턴을 제거하는 단계와, 산화막 패턴의 양측면에 스페이서를 형성하는 단계와, 산화막패턴 및 스페이서를 식각베리어로 상기 기판을 소정두께로 식각하여 제 2홈을 형성하는 단계와, 제 2홈 내부에 게이트산화막을 형성하는 단계와, 제 2홈 및 상기 스페이서를 포함한 제 1홈을 매립시키는 게이트전극을 형성하는 단계를 포함한 것을 특징으로 한다.
상기 게이트전극 형성공정은 게이트산화막을 포함한 기판 전면에 다결정실리 콘막을 증착하고 나서, 상기 다결정실리콘막을 에치백하여 상기 다결정실리콘이 상기 제 2홈을 매립시키고 상기 스페이서를 포함한 제 1홈의 소정깊이까지 잔류되도록 하는 단계와, 상기 결과물에 텅스텐 실리사이드막을 증착한 후, 상기 텅스텐 실리사이드막을 에치백하여 상기 다결정실리콘이 잔류된 제 2홈 구조의 나머지 일부를 채우는 단계와, 상기 구조 전면에 질화막을 증착하고 나서, 상기 제 2질화막을 에치백하여 상기 다결정실리콘 및 텅스텐실리사이드가 채워진 제 2홈을 완전 매립시켜 표면이 평탄화되도록 하는 단계를 포함한다.
상기 다결정실리콘막, 텅스텐 실리사이드막 및 질화막의 에치백 공정은 식각타겟을 조절하여 각각 원하는 깊이까지 잔류되도록 한다.
(실시예)
이하, 첨부된 도면을 참고로하여 본 발명에 따른 게이트전극 형성방법을 자세하게 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 게이트전극 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 게이트전극 형성방법은, 도 2a에 도시된 바와 같이, 먼저 소자분리막(33)이 구비된 반도체기판(1)을 제공한다. 이어, 상기 기판(31) 상에 산화막(미도시)을 형성하고 나서, 상기 산화막 위에 게이트전극영역을 노출시키는 감광막패턴(51)을 형성한다. 이때, 상기 감광막패턴(51)은 네거티브 타입(negative type)을 이용한다. 그런다음, 상기 감광막패턴(51)을 마스크로 산화막을 식각하여 게이트전극영역에 해당되는 기판 표면을 노출시키는 제 1홈(36)을 형성한다. 한편, 도 1a에서, 미설명된 도면부호 35는 식각 후 잔류된 산화막으로서, 이하에서는 산화막패턴으로 칭하기로 한다.
이후, 감광막패턴을 제거한다. 그리고, 도 2b에 도시된 바와 같이, 상기 제 1홈(36)을 포함한 기판 전면에 제 1질화막(미도시)을 형성하고 나서, 제 1질화막에 에치백(etch back) 공정을 진행하고, 이어 제 1홈(36)의 바닥면에 잔류된 제 1질화막을 제거하여 산화막패턴(35)의 측벽에 스페이서(37)를 형성한다. 이때, 상기 스페이서(37)는 후속의 게이트전극 형성을 위한 제 2홈 식각 공정 시, 게이트전극의 폭(width)을 결정하여 채널길이를 적정하게 유지할 수 있다. 그런다음, 상기 산화막패턴(35) 및 스페이서(37)를 식각베리어로 하고 기판의 소자영역을 식각하여 리세스시킨다. 이때, 기판의 리세스된 부위를 제 2홈(39)이라 칭하기로 한다.
이어, 도 2c에 도시된 바와 같이, 상기 기판 결과물에 산화공정을 진행하여 제 2홈(39) 내부에 게이트산화막(41)을 형성한다. 그리고, 게이트산화막(41)을 포함한 기판 전면에 다결정실리콘막(미도시)을 증착하고 나서, 다결정실리콘막을 에치백하여 제 2홈(39)을 매립시키면서 스페이서(37)를 포함한 제 1홈(36)은 소정깊이까지만 잔류되도록 한다. 여기서, 도 2c에서 미설명된 도면부호 43은 제 1홈을 매립시키고 제 2홈의 소정깊이까지에 잔류된 다결정실리콘을 나타낸 것이다.
그런다음, 도 2d에 도시된 바와 같이, 마찬가지로, 상기 기판 결과물에 텅스텐 실리사이드막(미도시)을 증착한 후, 상기 텅스텐 실리사이드막을 에치백하여 다결정실리콘이 잔류된 제 2홈(39) 구조의 나머지 일부를 채운다. 여기서, 도 2d에서 미설명된 도면부호 45는 제 2홈(39) 내부에 잔류된 텅스텐 실리사이드를 나타낸 것 이다.
이후, 도 2e에 도시된 바와 같이, 상기 구조 전면에 제 2질화막(미도시)을 증착하고 나서, 상기 제 2질화막을 에치백 또는 화학적 기계적 연마하여 다결정실리콘 및 텅스텐실리사이드가 잔류된 제 2홈(39)을 완전 매립시켜 표면이 평탄화되도록 한다. 이때, 상기 다결정실리콘막, 텅스텐 실리사이드막, 제 2질화막의 에치백 공정은 식각타겟을 조절하여 제 2홈(39)의 원하는 깊이까지 잔류되도록 한다. 한편, 도 2e에서 미설명된 도면부호 47은 제 2홈(39) 내부에 잔류된 제 2질화막을 나타낸 것으로서, 게이트전극용 하드마스크에 해당된다.
여기서, 결과적으로, 제 2홈 내부에 잔류된 다결정실리콘/텅스텐 실리사이드/제 2질화막의 3중 적층 구조가 게이트전극(48)이 된다.
본 발명에 따르면, 게이트전극 형성 시, 산화막패턴을 형성하는 공정과 소자영역을 식각하여 제 2홈을 형성하는 공정을 하나의 마스크를 이용하여 패터닝함으로써, 기존에 비해 마스크 수를 줄여 공정을 단순화하며, 뿐만 아니라 기존의 소자영역을 식각하기 위한 마스크와 게이트전극 형성용 마스크 간의 오버레이 문제를 해결할 수 있다.
상술한 바와 같이, 본 발명은 게이트전극 형성 시, 산화막을 증착한 후, 마스크를 이용하여 산화막을 식각하여 산화막패턴을 형성하고, 상기 산화막패턴을 마스크로 하여 액티브영역을 식각함으로써, 1회의 마스크 공정이 수반되므로 기존 공정에 비해 마스크 수를 줄여 공정을 단순화할 수 있다.
뿐만 아니라, 기존의 공정에서는 소자영역을 식각하기 위한 마스크와 게이트전극 형성용 마스크 간의 오버레이 문제가 발생된 반면에, 본 발명은 1회의 마스크 공정을 진행함으로써, 이러한 마스크 간의 오버레이 문제를 해결할 수 있다.
한편, 본 발명은 게이트전극 형성을 위한 제 2홈 식각 공정 시, 스페이서를 이용하여 게이트전극의 폭(width)을 결정함으로써, 채널길이를 적정하게 유지할 수 있다. 이로써, 안정적이고 재현성있는 미세 게이트전극을 형성할 수 있다.

Claims (3)

  1. 반도체기판 위에 산화막 및 게이트형성영역을 노출시키는 감광막패턴을 차례로 형성하는 단계와,
    상기 감광막패턴을 마스크로 상기 산화막을 식각하여 게이트형성영역을 노출시키는 제 1홈을 가진 산화막패턴을 형성하는 단계와,
    상기 감광막패턴을 제거하는 단계와,
    상기 산화막 패턴의 양측면에 스페이서를 형성하는 단계와,
    상기 산화막패턴 및 스페이서를 식각베리어로 상기 기판을 소정두께로 식각하여 제 2홈을 형성하는 단계와,
    상기 제 2홈 내부에 게이트산화막을 형성하는 단계와,
    상기 제 2홈 및 상기 스페이서를 포함한 제 1홈을 매립시키는 게이트전극을 형성하는 단계를 포함한 것을 특징으로 하는 게이트전극 형성방법.
  2. 제 1항에 있어서, 상기 게이트전극 형성공정은
    상기 게이트산화막을 포함한 기판 전면에 다결정실리콘막을 증착하고 나서, 상기 다결정실리콘막을 에치백하여 상기 다결정실리콘이 상기 제 2홈을 매립시키고 상기 스페이서를 포함한 제 1홈의 소정깊이까지 잔류되도록 하는 단계와,
    상기 결과물에 텅스텐 실리사이드막을 증착한 후, 상기 텅스텐 실리사이드막을 에치백하여 상기 다결정실리콘이 잔류된 제 2홈 구조의 나머지 일부를 채우는 단계와,
    상기 구조 전면에 질화막을 증착하고 나서, 상기 제 2질화막을 에치백하여 상기 다결정실리콘 및 텅스텐실리사이드가 채워진 제 2홈을 완전 매립시켜 표면이 평탄화되도록 하는 단계를 포함한 것을 특징으로 하는 게이트전극 형성방법.
  3. 제 2항에 있어서, 상기 다결정실리콘막, 텅스텐 실리사이드막 및 질화막의 에치백 공정은 식각타겟을 조절하여 각각 원하는 깊이까지 잔류되도록 하는 것을 특징으로 하는 게이트전극 형성방법.
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