KR20070016630A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 8
- 239000010703 silicon Substances 0.000 claims abstract description 8
- 230000004888 barrier function Effects 0.000 claims abstract description 4
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성영역을 한정하는 필드산화막이 구비된 실리콘기판을 제공하는 단계와, 상기 기판 상에 길이방향에 따른 활성영역의 중앙부 및 활성영역들 사이의 필드산화막을 가리는 바(bar)타입의 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각장벽으로 이용해서 활성영역의 양측부를 식각해서 중앙부가 돌출된 단차진 활성영역을 형성하는 단계와, 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트를 형성하는 단계를 포함하는 STAR(Step-gated asymmetry recess) 셀 구조를 갖는 반도체 소자의 제조방법에 있어서, 상기 마스크패턴은 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리도록 형성하는 것을 특징으로 한다. 본 발명에 따르면, STAR 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 단차진 활성영역을 형성하기 위해 활성영역의 양측부를 식각할 때 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리는 마스크패턴을 사용함으로써, 필드산화막의 돌출 높이 차이에서 기인하는 활성영역의 식각 깊이 불균일성 문제를 방지할 수 있다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 32 : 필드산화막
33 : 마스크막 34 : 산화막
34b : 스페이서 35 : 마스크패턴
36 : 게이트절연막 37 : 게이트도전막
37a : 폴리실리콘막 37b : 텅스텐 실리사이드막
39 : 게이트 하드마스크막 300 : 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, STAR(Step-gated asymmetry recess) 셀 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 기술로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 실리콘기판의 도핑 농도 증가로 인한 전계(Electric field) 증가로 접합 누설전류가 증가하여 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 디램(DRAM)의 리프레쉬 특성을 향상시키는데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 연구가 활발히 진행되고 있다.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 활성영역의 일부를 리세스시켜 상기 활성영역이 단차지도록 만들고, 단차부에 게이트를 형성하여 모스펫 소자의 유효 채널 길이를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈로도 원하는 정도의 문턱전압을 얻을 수 있으며, 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서, 디램에서 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 3배 이상 증가시킬 수 있다.
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유효한 방법으로 대두되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 실리콘기판(11)의 필드영역에 공지의 STI(Shollow Trench Isolation) 공정에 따라 활성영역을 한정하는 트렌치형의 필드산화막(12)을 형성한다. 이때, 상기 필드산화막(12)은, 도시된 바와 같이, 기판(11) 표면으로부터 일부 두께가 돌출되도록 형성된다. 다음으로, 상기 기판(11) 전면 상에 반사방지막(13)과 감광막패턴(14)을 차례로 형성한다.
도 1b를 참조하면, 상기 감광막패턴(14)을 마스크로 이용해서 상기 필드산화막(12)이 노출될 때까지 반사방지막(13)을 식각한다.
도 1c를 참조하면, 활성영역 상에 잔류된 반사방지막(13)과 그 아래의 활성영역을 차례로 식각하여 중앙부가 돌출된 단차진 활성영역을 형성한다. 이때, 상기 활성영역의 식각시 활성영역과 인접한 필드산화막(12) 부분도 그 일부가 식각되어, 도시된 바와 같이, 그 측면이 경사지게 된다.
도 1d를 참조하면, 상기 반사방지막(13)과 감광막(14)을 제거한 상태에서, 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트(100)를 형성한다. 여기서, 상기 게이트는 게이트절연막(16), 게이트도전막(17) 및 게이트 하드마스크막(18)의 적층막으로 형성하며, 상기 게이트도전막(17)은 통상 폴리실리콘막(17a)과 텅스텐실리사이드막(17b)과 같은 금속실리사이드막의 적층막으로 구성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는 단차진 활성영역을 형성하기 위해 활성영역의 양측부 일부 두께를 식각할 때, 식각되는 활성영역의 두께가 동일 웨이퍼 내에서 균일하지 못하므로, 활성영역의 단차부 길이가 불균일해지고, 이로 인해, 소자간 문턱전압 변동폭이 증가하는 문제점이 있다.
상기한 활성영역 식각 두께의 불균일이 발생하는 원인은, 기판(11)의 표면에서 그 일부 두께가 돌출된 형태로 형성된 필드산화막(12)의 돌출 높이(Effective Field-Oxide Hight : EFH)가 균일하지 못하기 때문이다.
이와 같이, 상기 필드산화막(12)의 돌출 높이가 균일하지 못하므로, 도 1b 단계에서, 반사방지막(13)의 잔류 두께가 불균일해지는 문제가 발생한다.
도 2는 서로 다른 돌출 높이를 갖는 필드산화막(12)을 갖는 기판(11) 영역에 대해서, 반사방지막(13) 식각 후 잔류되는 반사방지막(13)의 두께 차이를 보여주는 단면도이다. 이러한 잔류 반사방지막(13)의 두께 차이로 인해, 결과적으로는, 불균일한 식각 깊이를 갖는 단차진 활성영역이 만들어진다.
상기 단차진 활성영역의 단차부는 소자의 채널 영역에 해당하므로, 그 부분의 길이가 불균일하면, 문턱전압의 변동폭이 증가하고, 소자 특성의 균일성이 열화되는 문제가 유발된다.
또한, 종래 기술에서는, 활성영역 식각시 활성영역과 인접한 필드산화막(12) 부분도 일부가 식각되어 그 측면이 경사지게되고 식각되지 않은 필드산화막(12) 부분은 여전히 활성영역 보다 돌출되어 있으므로, 이로 인해, 상기 돌출되고 경사진 필드산화막(12) 부분을 포함한 기판 전면 상에 증착되는 게이트절연막(16), 게이트 도전막(17) 및 게이트 하드마스크막(18)들 또한 굴곡을 갖고 증착하게 되고, 게이트(100) 형성을 위해 상기 증착된 막들(16, 17, 18)을 식각할 때 식각되는 면이 포지티브 슬로프를 가지므로, 도 1d의 A영역에 도시된 바와 같이, 게이트(100)들 사이의 콘택 형성 영역의 면적이 감소하는 문제가 발생한다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, STAR 셀 구조를 갖는 반도체 소자의 제조시 활성영역의 양측부를 식각함에 있어서 식각 깊이를 균일하게 할 수 있고, 아울러, 콘택 마진 감소 문제를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 활성영역을 한정하는 필드산화막이 구비된 실리콘기판을 제공하는 단계; 상기 기판 상에 길이방향에 따른 활성영역의 중앙부 및 활성영역들 사이의 필드산화막을 가리는 바(bar)타입의 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 활성영역의 양측부를 식각해서 중앙부가 돌출된 단차진 활성영역을 형성하는 단계; 및 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트를 형성하는 단계;를 포함하는 STAR 셀 구조를 갖는 반도체 소자의 제조방법에 있어서, 상기 마스크패턴은 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리도록 형성하는 것을 특징으로 한다.
여기서, 상기 마스크패턴은, 상기 기판 전면 상에 마스크막을 증착하는 단계; 상기 마스크막을 소망하는 마스크패턴 폭 보다 좁은 폭을 갖도록 패터닝하는 단계; 및 상기 패터닝된 마스크막 양측벽에 스페이서를 형성하는 단계;를 포함해서 형성하는 것을 특징으로 한다.
상기 마스크막은 질화막으로 형성하고, 상기 스페이서는 산화막으로 형성한다.
또한, 본 발명의 반도체 소자의 제조방법은 상기 활성영역을 식각하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전, 상기 활성영역 식각시 식각되지 않은 활성영역 부분과 필드산화막 부분의 높이가 같아지도록 필드산화막 부분을 CMP하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 실리콘기판(31)의 필드영역에 공지의 STI 공정에 따라 활성영역을 한정하는 트렌치형의 필드산화막(32)을 형성한다. 이때, 상기 필드산화막(32)은, 도시된 바와 같이, 기판(31) 표면으로부터 일부 두께가 돌출되도록 형성된다.
계속해서, 상기 기판(31) 전면 상에 질화막 재질의 마스크막(43)을 증착한 후, 상기 마스크막(33)을 소망하는 최종 마스크패턴(35)의 폭 보다 좁은 폭을 갖도록 패터닝한다. 그런다음, 상기 패터닝된 마스크막(33)을 덮도록 기판(31) 전면 상에 산화막(34)을 일정한 두께로 증착한다.
도 3b를 참조하면, 상기 산화막(34)을 이방성 식각하여 상기 패터닝된 마스크막(33) 양측벽에 산화막 스페이서(34b)를 형성한다. 여기서, 상기 산화막 스페이서(34b)의 이방성 식각은 실리콘기판(31)이 노출될 때까지 실시하며, 또한, 상기 산화막 스페이서(34b)는 필드산화막(32) 부분을 모두 덮도록 형성한다.
이를 통해, 상기 스페어서(34b)와 패터닝된 마스크막(33)으로 이루어진 바(bar) 타입의 마스크패턴(35)이 형성된다. 상기 마스크패턴(35)은, 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 활성영역의 길이방향에 따른 중앙부와 길이방향으로 활성영역들 사이의 필드산화막(32) 부분을 모두 가리는 바(bar) 타입의 마스크패턴(35)이다.
이후에 자세하게 설명하겠지만, 본 발명에서는 상기 바(bar) 타입의 마스크패턴(35)을 종래의 그것과 달리 활성영역과 인접한 필드산화막(32) 영역을 모두 가리도록 형성하였기 때문에 활성영역의 식각시 필드산화막(32) 부분의 영향을 받지 않게 되고, 이에 따라, 불균일한 돌출 높이를 갖는 필드산화막(32)들로 인해 유발되는 활성영역의 식각 깊이 불균일 문제를 방지할 수 있다.
도 3c를 참조하면, 상기 마스크패턴(35)을 식각장벽으로 이용해서 마스크패턴(35) 사이에 노출된 기판(31) 활성영역의 양측부를 식각하여 중앙부가 돌출된 단차진 활성영역을 형성한다. 이때, 상기 활성영역 식각시 활성영역과 인접한 필드산 화막(32) 부분은 식각되지 않고 그 형태를 유지한다.
이 경우, 앞서 설명한 바와 같이, 종래와 달리 돌출된 필드산화막(32) 부분이 상기 기판 활성영역 식각시 어떠한 영향도 줄 수 없으므로, 필드산화막(32)의 돌출 높이 차이에서 기인하는 활성영역의 식각 깊이 불균일성 문제가 방지된다. 그러므로, 본 발명에서는 균일한 식각 깊이를 갖는 단차진 활성영역을 구현할 수 있고, 이에 따라, 채널의 문턱전압 변동폭을 감소시킬 수 있다.
도 3d를 참조하면, 상기 마스크패턴(35)이 제거된 상태에서, 상기 활성영역 식각시 식각되지 않은 활성영역 부분과 필드산화막(32) 부분의 높이가 같아지도록 필드산화막(32) 부분을 CMP(Chemical Mechanical Polishing : 이하, CMP)한다. 이를 통해 식각되지 않은 활성영역의 중앙부와 필드산화막(32)의 높이를 동일하게 할 수 있고, 아울러, 필드산화막(32)의 돌출 높이를 균일하게 맞춰줄 수 있다.
본 발명에서는, 상기와 같이 필드산화막(32)과 활성영역 중앙부의 높이를 맞춰줌으로써, 필드산화막(32)과 활성영역의 단차에서 기인하는 기형적인 게이트 형성으로 인한 콘택 마진 부족 현상(도 1d의 A영역 참조)을 방지할 수 있다.
도 3e를 참조하면, 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트(300)를 형성한다. 여기서, 상기 게이트(300)는 게이트절연막(36), 게이트도전막(37) 및 게이트 하드마스크막(38)의 적층막으로 이루어지며, 상기 게이트도전막(37)은 통상 폴리실리콘막(37a)과 텅스텐실리사이드막(37b)과 같은 금속실리사이드막의 적층막으로 구성된다.
종합하면, 본 발명에서는, 활성영역 양측부 식각시 길이방향으로의 활성영역 간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리는 마스크패턴을 사용하고, 또한, CMP 공정을 통해 필드산화막(32)과 식각되지 않은 활성영역의 높이를 동일하게 함으로써, 활성영역의 식각 깊이를 균일하게 하여 문턱전압 변동폭을 감소시킬 수 있고, 아울러, 게이트(300)가 포지티브 슬로프를 갖고 형성되는 현상을 억제하여 콘택 마진을 개선할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 STAR 셀 구조를 갖는 반도체 소자를 제조함에 있어서, 단차진 활성영역을 형성하기 위해 활성영역의 양측부를 식각할 때 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리는 마스크패턴을 사용함으로써, 필드산화막의 돌출 높이 차이에서 기인하는 활성영역의 식각 깊이 불균일성 문제를 방지할 수 있고, 이에 따라, 문턱전압 변동폭을 감소시켜 소자 특성이 향상되는 효과를 얻을 수 있다.
아울러, 본 발명은 필드산화막을 CMP하여 필드산화막 부분과 식각되지 않은 활성영역의 높이를 동일하게 함으로써, 게이트가 포지티브 슬로프를 갖고 형성되는 현상을 억제하여 콘택 마진을 개선할 수 있다.
Claims (4)
- 활성영역을 한정하는 필드산화막이 구비된 실리콘기판을 제공하는 단계; 상기 기판 상에 길이방향에 따른 활성영역의 중앙부 및 활성영역들 사이의 필드산화막을 가리는 바(bar)타입의 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각장벽으로 이용해서 활성영역의 양측부를 식각해서 중앙부가 돌출된 단차진 활성영역을 형성하는 단계; 및 상기 단차진 활성영역의 단차부에 비대칭 단차 구조의 게이트를 형성하는 단계;를 포함하는 STAR(Step-gated asymmetry recess) 셀 구조를 갖는 반도체 소자의 제조방법에 있어서,상기 마스크패턴은 길이방향으로의 활성영역간 간격에 해당하는 폭을 가지면서 길이방향에 따른 활성영역들 사이의 필드산화막 부분을 모두 가리도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 마스크패턴은,상기 기판 전면 상에 마스크막을 증착하는 단계;상기 마스크막을 소망하는 마스크패턴 폭 보다 좁은 폭을 갖도록 패터닝하는 단계; 및상기 패터닝된 마스크막 양측벽에 스페이서를 형성하는 단계;를 포함해서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 마스크막은 질화막으로 형성하고, 상기 스페이서는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 활성영역을 식각하는 단계 후, 그리고, 상기 게이트를 형성하는 단계 전, 상기 활성영역 식각시 식각되지 않은 활성영역 부분과 필드산화막 부분의 높이가 같아지도록 필드산화막 부분을 CMP하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050071454A KR20070016630A (ko) | 2005-08-04 | 2005-08-04 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050071454A KR20070016630A (ko) | 2005-08-04 | 2005-08-04 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070016630A true KR20070016630A (ko) | 2007-02-08 |
Family
ID=43650696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050071454A KR20070016630A (ko) | 2005-08-04 | 2005-08-04 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070016630A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881731B1 (ko) * | 2007-03-31 | 2009-02-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7498226B2 (en) * | 2005-06-30 | 2009-03-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with step gated asymmetric recess |
-
2005
- 2005-08-04 KR KR1020050071454A patent/KR20070016630A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7498226B2 (en) * | 2005-06-30 | 2009-03-03 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with step gated asymmetric recess |
| KR100881731B1 (ko) * | 2007-03-31 | 2009-02-06 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
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