KR100713942B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스 게이트들간의 문턱전압 차이가 발생하는 것을 방지하여 반도체 소자의 제조 수율 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 게이트절연막을 형성하는 단계; 상기 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막을 포함한 기판 결과물 상에 기판의 할로우 이온주입 예정영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1게이트도전막 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하는 단계; 상기 소오스/드레인 이온주입이 수행된 기판 결과물 상에 제2게이트도전막을 형성하는 단계; 상기 제2 및 제1게이트도전막을 CMP해서 그 표면을 평탄화시키는 단계; 상기 평탄화된 제1 및 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막과 제3, 제2 및 제1게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1d는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체 기판 32 : 패드산화막
33 : 버퍼산화막 34 : 리세스마스크
H : 홈 35 : 스크린산화막
36 : 제1게이트절연막 37 : 제1게이트도전막
38 : 마스크패턴 39 : 할로우 이온주입층
40 : 소오스/드레인 영역 41 : 제1게이트절연막
42 : 제2게이트도전막 43 : 제3게이트도전막
44 : 하드마스크막 45 : 리세스 게이트
46 : 라이트산화막 47 : 스페이서
본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 리세스 게이트들간의 문턱전압 차이가 발생하는 것을 방지하여 반도체 소자의 제조 수율 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.
이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.
이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
이하에서는 도 1a 내지 도 1d를 참조해서 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.
도 1a를 참조하면, 반도체 기판(11) 상에 패드산화막(12)과 폴리실리콘막(13)을 차례로 형성한 다음, 상기 폴리실리콘막(13)과 패드산화막(12)을 식각하여 반도체 기판의 리세스 게이트 형성 영역을 노출시키는 리세스 마스크(14)를 형성한 다.
도 1b를 참조하면, 상기 리세스 마스크를 식각마스크로 이용해서 노출된 기판(11)의 리세스 게이트 형성 영역을 식각하여 리세스 게이트용 홈(H)을 형성한다. 그런 다음, 상기 리세스 마스크를 제거한 후, 상기 홈(H)의 표면에 게이트절연막(15)을 형성한다. 이어서, 상기 게이트절연막(15) 상에 상기 홈(H)을 매립하도록 제1 및 제2게이트도전막(16,17)과 하드마스크막(18)을 차례로 형성한 후, 상기 막들(18,17,16,15)을 식각하여 리세스 게이트(19)를 형성한다.
여기서, 상기 홈(H)은 건식 식각 공정을 통해 형성하며, 상기 게이트절연막(15)은 통상 열산화 공정에 의한 산화막으로 형성한다. 그리고, 상기 제1게이트도전막(16)은 통상 폴리실리콘막으로 형성하고, 제2게이트도전막(17)은 금속계막으로 형성하며, 하드마스크막(18)은 질화막으로 형성한다.
도 1c를 참조하면, 상기 하드마스크막(18)을 제외한 게이트(19) 양측벽에 라이트산화막(20)을 형성한 다음, 상기 게이트(19)를 포함한 기판(11) 결과물 상에 할로우 이온주입 예정영역을 노출시키는 마스크패턴(21)을 형성한다. 이어서, 상기 마스크패턴(17)을 이온주입 장벽으로 이용해서 기판(11) 내에 할로우 이온주입을 수행하여 할로우 이온주입층(22)을 형성한다.
도 1d를 참조하면, 상기 마스크패턴을 제거한 후, 상기 라이트산화막(20)을 포함한 게이트(19) 양측벽에 스페이서(23)를 형성한다. 그런 다음, 상기 게이트(19)를 포함한 기판(11) 전면 상에 소오스/드레인 이온주입을 수행하여 게이트(19) 양측 기판(11) 표면 내에 소오스/드레인 영역(24)를 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.
그러나, 전술한 종래기술에서는 리세스 게이트의 형성 후에 할로우 이온주입 및 소오스/드레인 이온주입을 수행하므로, 도 2에 도시된 바와 같이, 상기 리세스 게이트(19)와 할로우 이온주입층(22) 및 리세스 게이트와 소오스/드레인 영역간의 오정렬(Misalign)이 유발되며, 이로 인하여, 리세스 게이트(19)들간의 문턱전압 차이가 발생하게 된다.
여기서, 게이트들간의 문턱전압 차이는 반도체 소자의 제조 수율 및 셀 특성이 저하를 유발하며, 예컨데, 문턱전압이 높은 리세스 게이트의 경우에는 셀 저항이 상승되어 tWR(Write Recovery Time) 특성이 열화되며, 문턱전압이 낮은 리세스 게이트의 경우에는 누설전류가 과도하게 흘러 오프(Off) 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트와 할로우 이온주입층 및 리세스 게이트와 소오스/드레인 영역 간의 오정렬(Misalign)을 모두 방지할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 상기 오정렬을 방지함으로써 리세스 게이트들간의 문턱전압 차이가 발생하는 것을 방지하여 반도체 소자의 제조 수율 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈 표면에 게이트절연막을 형성하는 단계; 상기 홈을 매립하도록 제1게이트도전막을 형성하는 단계; 상기 제1게이트도전막을 포함한 기판 결과물 상에 기판의 할로우 이온주입 예정영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 제1게이트도전막 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하는 단계; 상기 소오스/드레인 이온주입이 수행된 기판 결과물 상에 제2게이트도전막을 형성하는 단계; 상기 제2 및 제1게이트도전막을 CMP해서 그 표면을 평탄화시키는 단계; 상기 평탄화된 제1 및 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막과 제3, 제2 및 제1게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.
여기서, 상기 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계는, 반도체 기판 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계; 상기 노출된 기판 부분을 식각하여 홈을 형성하는 단계;를 포함한다.
상기 리세스 마스크는 패드산화막과 버퍼산화막의 적층막으로 형성한다.
상기 리세스 마스크는 상기 홈을 매립하도록 제1게이트도전막을 형성한 후, 제거된다.
상기 홈을 형성하는 단계 후, 그리고, 상기 홈 내에 게이트절연막을 형성하는 단계 전, 상기 홈의 표면에 스크린산화막을 형성하는 단계; 상기 스크린산화막이 형성된 기판 결과물에 대해 웰 형성 이온주입 및 채널 이온주입을 하는 단계; 및 상기 스크린산화막을 제거하는 단계;를 더 포함한다.
상기 제1 및 제2게이트도전막은 폴리실리콘막으로 형성하며, 제3게이트도전막은 금속계막으로 형성한다.
상기 제1게이트도전막은 돌출된 형태로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체 기판(31) 상에 패드산화막(32)과 버퍼산화막(33) 을 차례로 형성한 다음, 상기 버퍼산화막(33)과 패드산화막(32)을 식각하여 반도체 기판(31)의 리세스 게이트 형성 영역을 노출시키는 리세스마스크(34)를 형성한다.
도 3b를 참조하면, 상기 리세스마스크(34)에 의해 노출된 기판(31) 부분을 건식 식각하여 기판(31)의 리세스 게이트 형성 영역에 리세스 게이트용 홈(H)을 형성한다. 그런 다음, 상기 패드산화막(32)을 포함한 홈(H)의 표면에 스크린산화막(35)을 형성한 후, 상기 스크린산화막(35)이 형성된 기판(31) 결과물에 대해 웰 형성 이온주입 및 채널 이온주입(도시안됨)을 수행한다.
도 3c를 참조하면, 상기 스크린산화막을 제거한 후, 패드산화막(32)을 포함한 홈(H)의 표면에 제1게이트절연막(36)을 형성한다. 이어서, 상기 홈(H)을 매립하도록 기판(31) 결과물 상에 제1게이트도전막(37)을 형성한다. 여기서, 상기 제1게이트절연막(36)은 통상 열산화 공정에 의한 산화막으로 형성하며, 상기 제1게이트도전막(37)은 통상 폴리실리콘막으로 형성한다.
다음으로, 상기 리세스마스크(34)가 노출되도록 제1게이트도전막(37)의 표면을 에치백(Etch Back), 또는, CMP(Chemical Mechanical Polishing)한다. 여기서, 상기 에치백, 또는, CMP 공정은 제1게이트도전막(37) 표면의 평탄화 및 이온주입 손상층의 제거를 위해 수행하는 것이다.
도 3d를 참조하면, 상기 리세스마스크를 제거한다. 그런 다음, 돌출된 형태의 제1게이트도전막(37)을 포함한 기판(31) 전면 상에 공지의 포토리소그라피 공정을 이용해서 할로우 이온주입 예정 영역을 노출시키는 마스크패턴(38)을 형성한다. 연이어, 상기 마스크패턴(38)에 의해 노출된 기판(31)의 할로우 이온 주입 예정 영 역에 할로우 이온주입을 수행하고, 이를 통해, 할로우 이온주입층(39)을 형성한다.
여기서, 상기 기판(31)에 할로우 이온주입을 수행하면 비트라인 콘택 노드 형성 영역의 채널 도핑 농도가 증가되므로, 스토리지 노드 형성 영역의 채널 도핑 농도가 상대적으로 감소되어 소자의 리프레쉬 특성을 개선할 수 있다.
도 3e를 참조하면, 상기 마스크패턴을 제거하고, 소오스/드레인 이온주입을 수행하여 상기 홈(H) 양측의 기판(31) 표면 내에 소오스/드레인 영역(40)을 형성한다.
여기서, 본 발명은 리세스 게이트를 형성하기 전, 돌출된 제1폴리실리콘막(37)만 형성된 상태에서 할로우 이온주입 및 소오스/드레인 이온주입을 수행함으로써 할로우 이온주입으로 인한 리세스 게이트와 할로우 이온주입층(39)간의 오정렬 및 소오스/드레인 이온주입으로 인한 리세스 게이트와 소오스/드레인 영역(40) 간의 오정렬을 모두 방지할 수 있으며, 이를 통해, 리세스 게이트들 간에 문턱전압 차이가 발생하는 것을 방지할 수 있다.
도 3f를 참조하면, 상기 할로우 이온주입층(38) 및 소오스/드레인 영역(40)이 형성된 기판(31) 상에 제2게이트절연막(41)을 형성한 다음, 상기 기판(31) 결과물 상에 제2게이트도전막(42)을 형성한다. 이어서, 상기 제2게이트도전막(42) 상에 제3게이트도전막(43)과 하드마스크막(44)을 차례로 형성한다.
여기서, 상기 제2게이트절연막(41)은 열산화 공정에 의한 산화막으로 형성하며, 상기 제2게이트도전막(42)은 폴리실리콘막으로 형성한다. 또한, 상기 제3게이트도전막(43)은 텅스텐막, 또는, 텅스텐실리사이드막으로 이루어지는 금속계막으로 형성하며, 상기 하드마스크막(44)은 질화막으로 형성한다.
도 3g를 참조하면, 상기 하드마스크막(44)과 제3, 제2, 제1게이트도전막(42,41,37) 및 제2, 제1게이트절연막(41,36)을 차례로 식각하여 상기 홈(H) 상에 리세스 게이트(45)를 형성한다. 그 다음, 상기 하드마스크막(44)을 제외한 리세스 게이트(45)의 양측벽에 라이트산화막(46)을 형성한 후, 상기 라이트산화막(46)을 포함한 리세스 게이트(45)의 양측벽에 스페이서(47)를 형성한다.
이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자의 제조를 완성한다.
여기서, 본 발명은 리세스 게이트를 형성하기 전, 돌출된 형태의 게이트도전막만 형성된 기판에 할로우 이온주입 및 소오스/드레인 이온주입을 수행함으로써 상기 리세스 게이트와 할로우 이온주입층과의 오정렬 및 상기 리세스 게이트와 소오스/드레인 이온주입층의 오정렬을 모두 방지할 수 있다. 따라서, 본 발명은 상기 오정렬로 인해 유발되는 리세스 게이트들 간의 문턱전압 차이를 방지할 수 있으며, 이를 통해, 반도체 소자의 제조 수율 및 셀 특성을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 돌 출된 형태의 게이트도전막을 형성한 다음, 할로우 이온주입 및 소오스/드레인 이온주입을 수행함으로써, 상기 리세스 게이트와 할로우 이온주입층의 오정렬 및 상기 리세스 게이트와 소오스/드레인 이온주입층의 오정렬을 모두 방지할 수 있다.
또한, 본 발명은 상기 오정렬을 방지함으로써 게이트들간의 문턱전압 차이가 발생하는 것을 방지할 수 있다.
게다가, 본 발명은 상기 게이트들간의 문턱전압 차리를 방지함으로써 반도체 소자의 제조 수율 및 셀 특성을 효과적으로 개선할 수 있다.
Claims (7)
- 반도체 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈 표면에 게이트절연막을 형성하는 단계;상기 홈을 매립하도록 제1게이트도전막을 형성하는 단계;상기 제1게이트도전막을 포함한 기판 결과물 상에 기판의 할로우 이온주입 예정영역을 노출시키는 마스크패턴을 형성하는 단계;상기 노출된 기판 부분 내에 할로우 이온주입을 수행하는 단계;상기 마스크패턴을 제거하는 단계;상기 제1게이트도전막 양측의 기판 표면 내에 소오스/드레인 이온주입을 수행하는 단계;상기 소오스/드레인 이온주입이 수행된 기판 결과물 상에 제2게이트도전막을 형성하는 단계;상기 제2 및 제1게이트도전막의 표면을 평탄화시키는 단계;상기 평탄화된 제1 및 제2게이트도전막 상에 제3게이트도전막과 하드마스크막을 차례로 형성하는 단계; 및상기 하드마스크막과 제3, 제2 및 제1게이트도전막을 식각하여 홈 상에 리세스 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계는,반도체 기판 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계;상기 노출된 기판 부분을 식각하여 홈을 형성하는 단계;를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 리세스 마스크는 패드산화막과 버퍼산화막의 적층막으로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 리세스 마스크는 상기 홈을 매립하도록 제1게이트도전막을 형성한 후, 제거되는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 홈을 형성하는 단계 후, 그리고, 상기 홈 내에 게이트절연막을 형성하는 단계 전,상기 홈의 표면에 스크린산화막을 형성하는 단계;상기 스크린산화막이 형성된 기판 결과물에 대해 웰 형성 이온주입 및 채널 이온주입을 하는 단계; 및상기 스크린산화막을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 및 제2게이트도전막은 폴리실리콘막으로 형성하며, 제3게이트도전막은 금속계막으로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1게이트도전막은 돌출된 형태로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849192B1 (ko) * | 2007-08-13 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
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| KR20060000552A (ko) * | 2004-06-29 | 2006-01-06 | 삼성전자주식회사 | 리세스 채널 트랜지스터를 갖는 반도체 장치의 제조 방법 |
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2006
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