JP2006332583A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】チャネルの端部で発生する漏れ電流を減少させ、リフレッシュ特性を改善することができる半導体素子の製造方法を提供すること。
【解決手段】活性領域を画定する素子分離膜２２を備える半導体基板２１の表面に第１酸化膜２３ａを形成する工程と、第１酸化膜２３ａの表面に第２酸化膜２３ｂを形成する工程と、第２酸化膜２３ｂの表面に、開口部を備える感光膜パターン１００を形成する工程と、第２酸化膜２３ｂ内に、アンダーカットが形成されるように第２酸化膜２３ｂを等方性エッチングする工程と、感光膜パターン１００を除去する工程と、第２酸化膜２３ｂの表面にゲート導電膜２４、２５及びハードマスク２６を順次形成する工程と、ハードマスク２６、ゲート導電膜２４、２５、第２酸化膜２３ｂ、及び第１酸化膜２３ａを順次エッチングし、中央部よりも端部の厚さがより厚いゲート酸化膜２３を有するゲート２７を形成する工程とを含む。
【選択図】図２Ｅ
【解決手段】活性領域を画定する素子分離膜２２を備える半導体基板２１の表面に第１酸化膜２３ａを形成する工程と、第１酸化膜２３ａの表面に第２酸化膜２３ｂを形成する工程と、第２酸化膜２３ｂの表面に、開口部を備える感光膜パターン１００を形成する工程と、第２酸化膜２３ｂ内に、アンダーカットが形成されるように第２酸化膜２３ｂを等方性エッチングする工程と、感光膜パターン１００を除去する工程と、第２酸化膜２３ｂの表面にゲート導電膜２４、２５及びハードマスク２６を順次形成する工程と、ハードマスク２６、ゲート導電膜２４、２５、第２酸化膜２３ｂ、及び第１酸化膜２３ａを順次エッチングし、中央部よりも端部の厚さがより厚いゲート酸化膜２３を有するゲート２７を形成する工程とを含む。
【選択図】図２Ｅ
Description
本発明は、半導体素子の製造方法に関し、より詳細には、リフレッシュ特性を改善することができるゲート酸化膜の形成方法に関する。
一般に、ＭＯＳＦＥＴ素子のゲート絶縁膜は、熱酸化処理によって得られるシリコン酸化膜（以下、ＳｉＯ２膜）で形成されている。半導体素子の高集積化が進むにつれて、ゲート酸化膜の厚さは次第に薄くなっており、一方、チャネル及びソース／ドレイン接合領域に注入される不純物の濃度は次第に増大している。これにより、薄いゲート酸化膜を通じてダイレクトトンネリング（ｄｉｒｅｃｔ ｔｕｎｎｅｌｉｎｇ）やボロン侵入等の現象が発生し、素子の漏れ電流が増大する可能性があり、これらが問題となる。
半導体素子の漏れ電流は、高い電界がかかるチャネルの端部、即ちゲートとソース／ドレイン接合領域との重複領域において主に発生する。素子の漏れ電流が増大すると、蓄積された電荷が速く失われるために、素子の頻繁なリフレッシュ動作が必要とされる。
以下、図１を参照して、従来技術に係る半導体素子の製造方法及びその問題を説明する。
図１に示すように、活性領域を画定する素子分離膜２を備える半導体基板１の上部表面に、ゲート酸化膜３、ポリシリコン膜４、金属シリサイド膜５、及びハードマスク６を順次形成した後、これらハードマスク６、金属シリサイド膜５、ポリシリコン膜４、及びゲート酸化膜３を順次パターニングしてゲート７を形成する。その後、ゲート７の両側壁にスペーサ８を形成し、スペーサ８の下を含んだ、ゲート７両側の半導体基板１の上部表面下にソース／ドレイン領域９を形成してトランジスタを構成する。
上記従来技術によると、ゲート酸化膜３は均一な厚さに形成される。そのため、半導体素子の高集積化に対応して、ゲート酸化膜３の誘電率を向上するためにゲート酸化膜３の厚さを減少させると、チャネルの端部、即ちゲート酸化膜３とソース／ドレイン領域９との重複領域において、ゲート誘起ドレイン漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ：以下、ＧＩＤＬと記す）が発生する。これにより、素子の頻繁なリフレッシュ動作が必要とされ、待機時における素子の消費電力が増大するという問題がある。
従って、本発明は上記従来技術に係る問題を解決するためになされたものであり、その目的は、チャネルの端部で発生するＧＩＤＬを減少させることにより、リフレッシュ特性を改善し、消費電力を低減させることができる半導体素子の製造方法を提供することにある。
上記目的の達成のために、本発明の半導体素子の製造方法は、活性領域を画定する素子分離膜を備える半導体基板の前記活性領域の上部表面に第１酸化膜を形成する第１ステップと、前記第１酸化膜の上部表面に第２酸化膜を形成する第２ステップと、前記第２酸化膜の上部表面に、ゲート形成領域を露出させるための開口部を備える感光膜パターンを形成する第３ステップと、前記感光膜パターン下部の前記第２酸化膜内に、アンダーカットが形成されるように前記第２酸化膜を等方性エッチングする第４ステップと、前記感光膜パターンを除去する第５ステップと、等方性エッチングされた前記第２酸化膜の上部表面にゲート導電膜及びハードマスクを順次形成する第６ステップと、前記ハードマスク、前記ゲート導電膜、前記第２酸化膜、及び前記第１酸化膜を順次エッチングすることにより、等方性エッチングされた前記第２酸化膜を少なくとも含む、中央部よりも端部の厚さがより厚いゲート酸化膜を有するゲートを形成する第７ステップとを含むことを特徴とする。
また、前記第１酸化膜を酸化処理によって形成し、前記第２酸化膜を蒸着によって形成することができる。
また、前記第４ステップと前記第５ステップとの間に、前記第２酸化膜を等方性エッチングする前記第４ステップ時に発生したエッチングダメージを回復するための再酸化処理を行う第８ステップを更に含むことができる。
また、再酸化処理を行う前記第８ステップによって、等方性エッチングされた前記第２酸化膜の上部表面に第３酸化膜を形成することができる。
また、前記ゲート導電膜を、ポリシリコン膜と金属シリサイド膜との積層膜、若しくはポリシリコン膜と金属膜との積層膜のいずれかに形成することができる。
また、前記ゲート導電膜を、前記ポリシリコン膜を蒸着によって形成し、前記ポリシリコン膜の上部表面を平坦化し、前記金属シリサイド膜若しくは前記金属膜を、平坦化された前記ポリシリコン膜の上部表面に蒸着することにより形成することができる。
また、前記第１酸化膜を、約７５０℃〜約９００℃の温度、並びにＯ２、混合されたＯ２及びＮ２、又はＨ２Ｏを含む雰囲気下で熱酸化処理によって形成することができる。
また、前記第２酸化膜を、テトラエトキシシラン（ＴＥＯＳ）系、又は高温熱酸化（ＨＴＯ）膜の材料となる物質を大気圧以下の圧力で蒸着することにより形成することができる。
また、前記第３酸化膜を、約７５０℃〜約９００℃の温度、並びにＯ２、混合されたＯ２及びＮ２、又はＨ２Ｏを含む雰囲気下で熱酸化処理によって形成することができる。
本発明によると、チャネルの中央部で優れた制御特性を示すゲートを備え、チャネルの端部でＧＩＤＬの発生が抑制されたトランジスタを実現することができる。
従って、本発明によると、均一な厚さのゲート酸化膜を備える従来のトランジスタと比べて、電荷の保持に必要なリフレッシュ時間を増大させ、素子の動作特性を安定化し、消費電力を低減させることができる。
以下、本発明の好ましい実施形態を添付の図面を参照して詳細に説明する。
図２Ａ〜図２Ｅは、本発明の実施の形態に係る半導体素子の製造方法を説明するための各工程における断面図である。
図２Ａに示すように、活性領域を画定する素子分離膜２２及びウェル（図示せず）などが形成された半導体基板２１の上部表面に第１酸化膜２３ａを形成する。第１酸化膜２３ａは、一般的にゲート酸化膜として使用される物質であって、約７５０℃〜約９００℃の温度、並びにＯ２、混合されたＯ２及びＮ２、又はＨ２Ｏを含む雰囲気下で熱酸化処理によって形成される。その後、第１酸化膜２３ａの上部表面に、蒸着によって第２酸化膜２３ｂを形成する。第２酸化膜２３ｂは、テトラエトキシシラン（ＴＥＯＳ）系、又は高温熱酸化（ＨＴＯ）膜の原料となる物質を大気圧以下の圧力で蒸着することにより形成される。
次に、図２Ｂに示すように、第２酸化膜２３ｂの上部表面に、ゲート形成領域を露出させるための開口部を備える感光膜パターン１００を形成する。その後、感光膜パターン１００をエッチングマスクとして用いて、第２酸化膜２３ｂ内にアンダーカット（ｕｎｄｅｒ ｃｕｔ）が形成されるように等方性エッチングを行う。この結果、後の工程で形成されるゲートの中央部分に対応する、第１及び第２酸化膜２３ａ及び２３ｂの合計の厚さは、ゲートの端部の酸化膜の厚さよりも薄くなる。
次に、図２Ｃに示すように、感光膜パターン１００を除去した後に、等方性エッチングにより生じたエッチングダメージを回復するために、図２Ｂに示した状態の基板に対して再酸化処理を行う。これにより、等方性エッチングされた第２酸化膜２３ｂの上部表面に第３酸化膜２３ｃを形成する。第３酸化膜２３ｃは、第１酸化膜２３ａの形成と同じ条件で形成される。即ち、本実施の形態において、ゲート酸化膜２３は、第１酸化膜２３ａ、等方性エッチングされた第２酸化膜２３ｂ、及び第３酸化膜２３ｃによって形成された積層膜である。第２酸化膜２３ｂを等方性エッチングしたために、後の工程で形成されるゲート２７の中央部に対応する部分のゲート酸化膜２３の厚さは、チャネルの両端部付近のゲート酸化膜２３の厚さよりも薄くなっている。
このように、本実施の形態において、ゲート酸化膜２３は、チャネルの中央部で相対的に高い誘電率を有し、チャネルの両端部で中央部よりも相対的に低い誘電率を有する。
次に、図２Ｄに示すように、第３酸化膜２３ｃの上部表面に、ゲート導電膜としてポリシリコン膜２４を蒸着して形成し、化学機械研磨（ＣＭＰ）を行い、ポリシリコン膜２４の上部表面を平坦化する。その後、平坦化されたポリシリコン膜２４の上部表面にタングステンシリサイド膜２５とハードマスク窒化膜２６とを順次形成する。
次に、図２Ｅに示すように、公知の方法によってハードマスク窒化膜２６をパターニングしてゲート領域を画定した後、パターニングされたハードマスク窒化膜２６をエッチングマスクとして用い、タングステンシリサイド膜２５、ポリシリコン膜２４、及び第１〜第３ゲート酸化膜２３ａ、２３ｂ、２３ｃを順次エッチングすることにより、チャネルの中央部付近のゲート酸化膜２３の厚さが、チャネルの両端部付近のゲート酸化膜２３の厚さよりも薄いゲート酸化膜２３を備えるゲート２７を形成する。
その後、ゲート２７の両側壁にスペーサ２８を形成し、ソース／ドレインイオン注入を行うことにより、スペーサ２８の下を含んだ、ゲート２７の両側の半導体基板２１の上部表面下にソース／ドレイン領域２９を形成してトランジスタを構成する。
以後、図には示さないが、公知である一連の後続する工程を順次に行い、本発明に係る半導体素子の製造を完了する。
上記の通り、本発明によると、等方性エッチングによって、チャネルの中央部付近のゲート酸化膜の厚さが、チャネルの両端付近のゲート酸化膜の厚さより薄いゲート酸化膜を備えるゲートを形成することができ、これにより、チャネルの中央部で優れた制御特性を示すゲートを備え、チャネルの端部でＧＩＤＬの発生が抑制されるトランジスタを実現することができる。それゆえに、本発明の方法により製造されたトランジスタは、均一な厚さのゲート酸化膜を備える従来のトランジスタと比べて、電荷の保持に必要なリフレッシュ時間を増大させ、素子の動作特性を安定化し、消費電力を低減させることができる。
尚、本実施の形態においては、ゲートの低抵抗化のために、ポリシリコン膜２４の上部表面にタングステンシリサイド膜２５を形成したが、タングステンシリサイド膜２５の代わりに、他の金属シリサイド膜又は金属膜をポリシリコン膜２４の上部表面に形成することもできる。
また、露光処理の精度を高めるためには、ハードマスク窒化膜２６の上部表面に反射防止膜を形成することが好ましい。
２１ 半導体基板
２２ 素子分離膜
２３ａ 第１酸化膜
２３ｂ 第２酸化膜
２３ｃ 第３酸化膜
２３ ゲート酸化膜
２４ ポリシリコン膜
２５ タングステンシリサイド膜
２６ ハードマスク窒化膜
２７ ゲート
２８ スペーサ
２９ ソース／ドレイン領域
１００ 感光膜パターン
２２ 素子分離膜
２３ａ 第１酸化膜
２３ｂ 第２酸化膜
２３ｃ 第３酸化膜
２３ ゲート酸化膜
２４ ポリシリコン膜
２５ タングステンシリサイド膜
２６ ハードマスク窒化膜
２７ ゲート
２８ スペーサ
２９ ソース／ドレイン領域
１００ 感光膜パターン
Claims (9)
- 活性領域を画定する素子分離膜を備える半導体基板の前記活性領域の上部表面に第１酸化膜を形成する第１ステップと、
前記第１酸化膜の上部表面に第２酸化膜を形成する第２ステップと、
前記第２酸化膜の上部表面に、ゲート形成領域を露出させるための開口部を備える感光膜パターンを形成する第３ステップと、
前記感光膜パターン下部の前記第２酸化膜内に、アンダーカットが形成されるように前記第２酸化膜を等方性エッチングする第４ステップと、
前記感光膜パターンを除去する第５ステップと、
等方性エッチングされた前記第２酸化膜の上部表面にゲート導電膜及びハードマスクを順次形成する第６ステップと、
前記ハードマスク、前記ゲート導電膜、前記第２酸化膜、及び前記第１酸化膜を順次エッチングすることにより、等方性エッチングされた前記第２酸化膜を少なくとも含む、中央部よりも端部の厚さがより厚いゲート酸化膜を有するゲートを形成する第７ステップとを含むことを特徴とする半導体素子の製造方法。 - 前記第１酸化膜を酸化処理によって形成し、前記第２酸化膜を蒸着によって形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第４ステップと前記第５ステップとの間に、前記第２酸化膜を等方性エッチングする前記第４ステップ時に発生したエッチングダメージを回復するための再酸化処理を行う第８ステップを更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
- 再酸化処理を行う前記第８ステップによって、等方性エッチングされた前記第２酸化膜の上部表面に第３酸化膜を形成することを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記ゲート導電膜を、ポリシリコン膜と金属シリサイド膜との積層膜、若しくはポリシリコン膜と金属膜との積層膜のいずれかに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ゲート導電膜を、
前記ポリシリコン膜を蒸着によって形成し、
前記ポリシリコン膜の上部表面を平坦化し、
前記金属シリサイド膜若しくは前記金属膜を、平坦化された前記ポリシリコン膜の上部表面に蒸着することにより形成することを特徴とする請求項５に記載の半導体素子の製造方法。 - 前記第１酸化膜を、約７５０℃〜約９００℃の温度、並びにＯ２、混合されたＯ２及びＮ２、又はＨ２Ｏを含む雰囲気下で熱酸化処理によって形成することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記第２酸化膜を、テトラエトキシシラン（ＴＥＯＳ）系、又は高温熱酸化（ＨＴＯ）膜の材料となる物質を大気圧以下の圧力で蒸着することにより形成することを特徴とする請求項２に記載の半導体素子の製造方法。
- 前記第３酸化膜を、約７５０℃〜約９００℃の温度、並びにＯ２、混合されたＯ２及びＮ２、又はＨ２Ｏを含む雰囲気下で熱酸化処理によって形成することを特徴とする請求項４に記載の半導体素子の製造方法。
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