KR100505690B1 - 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법 - Google Patents

오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법 Download PDF

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Abstract

오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자 및 그 제조방법을 제공한다. 본 발명은 실리콘 기판 상에 형성되고 트랜치에 의해 오버레이 키로 이용되는 절연막 패턴과, 상기 절연막 패턴 상에 형성되고 상기 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정되어 형성된 도전막 패턴으로 구성된 오버레이 키 영역을 포함한다. 더하여, 본 발명은 실리콘 기판 내에 형성되고 얼라인 키로 이용되는 트랜치와, 상기 트랜치 상에 형성된 매몰 절연막과, 상기 매몰 절연막과 트랜치 상에 형성된 도전막 패턴으로 구성된 얼라인 키 영역을 포함한다. 본 발명은 오버레이 키 역할을 수행하는 절연막 패턴의 두께가 얇더라도 트랜치에 의해 오버레이 장비에서 절연막 패턴의 위치 정보 데이터를 확보하여 오버레이 및 얼라인 보정을 수행할 수 있다.

Description

오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자 및 그 제조방법{Integrated circuit semiconductor device having overlay key and align key, and fabrication method thereof}
본 발명은 집적회로 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 집적회로 반도체 소자를 제조할 때 실리콘 기판에 얕은 트랜치와 매몰 절연막을 형성하여 단위 소자들을 분리한다. 상기 얕은 트랜치는 후속 공정에서 실리콘 기판의 정렬을 위한 얼라인 키로 사용된다. 이러한 얼라인 키는 실리콘 기판 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 일종의 패턴으로써 셀 영역의 패턴과 동시에 형성되며, 셀 영역에 영향을 주지 않는 스크라이브 라인에 형성한다. 더하여, 집적 회로 반도체 소자를 제조할 때 실리콘 기판 상에는 사진식각공정을 이용하여 많은 물질층 패턴들이 형성된다. 이에 따라, 실리콘 기판 상에 형성된 제1 물질층 패턴과 상기 제1 물질층 패턴 상에 형성되는 제2 물질층 패턴간의 오버레이 관계를 정확히 하기 위하여 제1 물질층 패턴 형성시 오버레이 키를 형성한다. 상기 오버레이 키도 셀 영역에 영향을 주지 않기 위해 스크라이브 라인에 형성한다.
도 1 내지 도 4는 종래 기술에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 실리콘 기판(11)은 셀 영역, 오버레이 키 영역 및 얼라인 키 영역이 한정되어 있다. 상기 얼라인 키 영역은 실리콘 기판(11) 내에 얕은 트랜치 분리 공정을 이용하여 얕은 트랜치(13)를 형성하여 얼라인 키 역할을 수행하게 한다.
이어서, 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판(11)의 전면에 얇은 두께의 절연막(15)을 형성한다. 상기 셀 영역 및 오버레이 키 영역은 실리콘 기판(11) 상에 절연막(15)이 형성되며, 상기 얼라인 키 영역은 트랜치(13)의 내부 및 실리콘 기판(11) 상에 절연막(15)이 형성된다.
계속하여, 상기 절연막(15) 상에 상기 얼라인 키 영역을 덮도록 제1 포토레지스트 패턴(17)을 형성한다. 상기 셀 영역의 제1 포토레지스트 패턴(17)은 집적회로 반도체 소자 형성을 위한 것이며, 상기 오버레이 키 영역의 제1 포토레지스트 패턴(17)은 오버레이 키 형성을 위한 것이다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(17)을 이용하여 상기 절연막(15)을 식각하여 절연막 패턴(15a)을 형성한다. 상기 셀 영역의 절연막 패턴(15a)은 집적 회로 반도체 소자에 이용되는 것이며, 상기 오버레이 키 영역의 절연막 패턴(15a)은 후속공정의 도전막 패턴을 형성할 때 미스 얼라인을 보정할 수 있는 오버레이 키 역할을 수행한다.
도 3을 참조하면, 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역 상에 절연막 패턴(15a)이 형성된 실리콘 기판(11)의 전면에 도전막(19)을 형성한다. 이어서, 상기 도전막(19) 상에 사진공정을 이용하여 상기 오버레이 키 영역 및 얼라인 키 영역을 덮도록 제2 포토레지스트 패턴(21)을 형성한다.
여기서, 상기 오버레이 키 역할을 수행하는 절연막 패턴(15a)의 두께가 얇기 때문에(다시 말해 실리콘 기판과 절연막 패턴의 단차가 작기 때문에) 오버레이 측정 장비에서 광 레이저를 이용한 상기 절연막 패턴(15a)의 위치 정보 데이터를 얻을 수 없어 상기 제2 포토레지스트 패턴(21)의 미스 얼라인 보정이 불가능하다. 즉, 오버레이 측정 장비에서 상기 제2 포토레지스트 패턴(21)과 상기 절연막 패턴(15a)간의 오버레이 상태를 측정하고 미스 얼라인 보정하는 것이 불가능하다.
이에 따라서, 오버레이 측정 장비에서 간접적인 방법으로 상기 얼라인 키를 이용하여 상기 제2 포토레지스트 패턴(21)과 상기 절연막 패턴(15a)간의 오버레이 상태를 측정하여 상기 제2 포토레지스트 패턴(21)의 미스 얼라인 보정을 수행한다.
도 4를 참조하면, 상기 제2 포토레지스트 패턴(21)을 마스크로 상기 도전막(19)을 식각하여 도전막 패턴(19a)을 형성한다. 앞서 설명한 바와 같이 절연막 패턴(15a)으로 이루어지는 오버레이 키를 이용하여 제2 포토레지스트 패턴(21)의 미스 얼라인 보정을 수행하지 못하고, 얼라인 키를 이용하여 제2 포토레지스트 패턴(21)의 미스 얼라인 보정을 수행했기 때문에 셀 영역의 참조부호 "a"로 표시한 바와 같이 절연막 패턴(15a)과 도전막 패턴(19a)간의 미스 얼라인이 심하게 나타난다.
이상 설명한 바와 같이 종래의 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법은 오버레이 키 역할을 수행하는 절연막 패턴의 두께가 얇아 오버 레이 측정 장비를 이용한 제2 포토레지스트 패턴의 미스 얼라인 보정이 불가능하다. 이에 따라, 종래의 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법은 간접적으로 상기 얼라인 키를 이용하여 제2 포토레지스트 패턴의 미스 얼라인 보정을 수행하기 때문에 절연막 패턴과 도전막 패턴간의 미스 얼라인이 심하게 나타나는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 오버레이 키 역할을 수행하는 절연막 패턴의 두께가 얇더라도 오버레이 장비에서 절연막 패턴의 위치 정보 데이터를 확보할 수 있는, 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 집적 회로 반도체 소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 의한 집적회로 반도체 소자는 실리콘 기판 내에 형성된 제1 트랜치와, 상기 제1 트랜치에 매몰된 제1 매몰 절연막과, 상기 실리콘 기판 상에 형성된 제1 절연막 패턴과, 상기 제1 절연막 패턴 상에 형성된 제1 도전막 패턴으로 구성되고 상기 실리콘 기판의 제1 부분에 형성된 셀 영역을 포함한다. 본 발명의 집적회로 반도체 소자는 실리콘 기판 내에 형성된 제2 트랜치와, 상기 실리콘 기판 상에 형성되고 상기 제2 트랜치에 의해 오버레이 키로 이용되는 제2 절연막 패턴과, 상기 제2 절연막 패턴 상에 형성되고 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정되어 형성된 제2 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제2 부분에 형성된 오버레이 키 영역을 포함한다. 그리고, 본 발명의 집적회로 반도체 소자는 실리콘 기판 내에 형성되고 얼라인 키로 이용되는 제3 트랜치와, 상기 제3 트랜치 상에 형성된 제2 매몰 절연막과, 상기 제2 매몰 절연막과 제3 트랜치 상에, 형성된 제3 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제3 부분 상에 형성된 얼라인 키 영역을 포함한다.
상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 구성될 수 있다. 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막 및 Si3N4막 및 SiO2막의 삼층막으로 구성될 수 있다. 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 얇은 두께로 구성될 수 있다. 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 구성될 수 있다.
또한, 본 발명의 다른 예에 의한 집적회로 반도체 소자는 실리콘 기판 내에 형성된 제1 트랜치와, 상기 제1 트랜치에 매몰된 제1 매몰 절연막과, 상기 실리콘 기판 상에 형성된 제1 절연막 패턴과, 상기 제1 절연막 패턴 상에 형성된 제1 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제1 부분에 형성된 셀 영역을 포함한다. 본 발명의 집적회로 반도체 소자는 상기 실리콘 기판 내에 형성된 제2 트랜치와, 상기 실리콘 기판 상에 형성되고 상기 제2 트랜치에 의해 오버레이 키로 이용되는 제2 절연막 패턴과, 상기 제2 절연막 패턴 상에 형성되고 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정되어 형성된 제2 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제2 부분에 형성된 오버레이 키 영역을 포함한다. 더하여, 본 발명의 집적회로 반도체 소자는 상기 실리콘 기판 내에 형성되어 얼라인 키로 이용되는 제3 트랜치와, 상기 제3 트랜치 내에 형성된 제2 매몰 절연막과, 상기 제2 매몰 절연막 및 실리콘 기판 상에 형성된 제3 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제3 부분에 형성된 얼라인 키 영역을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 집적회로 반도체 소자의 제조방법은 실리콘 기판의 셀 영역 및 얼라인 키 영역의 제1 트랜치에 각각 매몰된 제1 매몰 절연막 및 제2 매몰 절연막을 형성하는 것을 포함한다. 상기 실리콘 기판의 셀 영역 및 오버레이 키 영역에 각각 제1 절연막 패턴 및 제2 절연막 패턴을 형성한다. 상기 셀 영역은 제1 포토레지스트 패턴으로 덮고 제2 절연막 패턴 및 제2 매몰 절연막을 마스크로 상기 오버레이 키 영역 및 얼라인 키 영역의 실리콘 기판을 식각하여 각각 제2 트랜치와 제3 트랜치를 형성한다. 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판의 전면에 도전막을 형성한다. 상기 얼라인 키 영역의 제3 트랜치를 얼라인 키로 이용하고 상기 제2 트랜치에 의해 제2 절연막 패턴을 오버레이 키로 하여 상기 도전막 상에 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 상기 도전막을 패터닝하여 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정된 도전막 패턴을 형성한다.
상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 형성할 수 있다. 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막 및 Si3N4막 및 SiO2막의 삼층막으로 형성할 수 있다. 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 얇은 두께로 형성할 수 있다. 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 형성할 수 있다. 상기 오버레이 키 및 얼라인 키 영역의 실리콘 기판을 식각할 때 Cl2 가스, HBr 가스 또는 BCl3 가스를 이용한 플라즈마로 수행할 수 있다.
또한, 본 발명의 집적회로 반도체 소자의 제조방법은 실리콘 기판의 셀 영역 및 얼라인 키 영역의 제1 트랜치에 각각 매몰된 제1 매몰 절연막 및 제2 매몰 절연막을 형성하는 것을 포함한다. 상기 실리콘 기판의 셀 영역 및 오버레이 키 영역에 각각 제1 절연막 패턴 및 제2 절연막 패턴을 형성한다. 상기 셀 영역 및 얼라인 키 영역은 제1 포토레지스트 패턴으로 덮고 제2 절연막 패턴을 마스크로 상기 오버레이 키 영역의 실리콘 기판을 식각하여 제2 트랜치를 형성한다. 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판의 전면에 도전막을 형성한다. 상기 얼라인 키 영역의 제1 트랜치를 얼라인 키로 이용하고 상기 제2 트랜치에 의해 제2 절연막 패턴을 오버레이 키로 하여 상기 도전막 상에 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 상기 도전막을 패터닝하여 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정된 도전막 패턴을 형성한다.
본 발명은 오버레이 키 역할을 수행하는 절연막 패턴의 두께가 얇더라도 절연막 패턴에 접하여 형성된 트랜치간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 절연막 패턴의 위치 정보 데이터를 얻을 수 있다. 이에 따라, 포토레지스트 패턴과 절연막 패턴간의 오버 레이 보정 및 미스 얼라인 보정을 수행할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 5는 본 발명의 제1 실시예에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자를 도시한 단면도이다.
구체적으로, 본 발명의 집적 회로 반도체 소자는 실리콘 기판(101)에 셀 영역, 오버레이 키 영역 및 얼라인 키 영역이 한정되어 있다. 상기 얼라인 키 영역은집적회로 반도체 소자의 제조시 1차적으로 노광 마스크를 실리콘 기판 상부의 정확한 위치에 정렬시키기 위하여 이용되는 부분이다. 상기 오버레이 키 영역은 집적회로 반도체 소자의 제조시 2차적으로 실리콘 기판 상에 형성된 물질층 패턴과 상기 물질층 패턴 상부에 형성되는 포토레지스트 패턴간의 오버레이 상태를 측정하여 오버레이 및 미스 얼라인 보정을 수행하기 위한 부분이다.
상기 셀 영역은 실리콘 기판(101)의 제1 부분에 형성되어 있다. 상기 셀 영역은 실리콘 기판에 제1 트랜치(103)가 형성되어 있다. 상기 제1 트랜치(103)에는 제1 매몰 절연막(105a)이 매몰되어 있다. 상기 제1 매몰 절연막(105a)은 산화막으로 구성된다. 상기 셀 영역의 실리콘 기판(101) 상에는 제1 절연막 패턴(107a) 및 제1 도전막 패턴(115a)이 순차적으로 형성되어 있다.
상기 제1 절연막 패턴(107a)은 100∼300Å의 얇은 두께로 구성된다. 상기 제1 절연막 패턴(107a)은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 구성된다. 특히, 상기 제1 절연막 패턴(107a)은 SiO2막 및 Si3N4막 및 SiO 2막의 삼층막으로 구성될 수 있다. 상기 제1 도전막 패턴(115a)은 불순물이 도핑된 폴리실리콘막으로 구성된다.
상기 오버레이 키 영역은 실리콘 기판(101)의 제2 부분에 형성되어 있다. 상기 오버레이 키 영역에는 상기 실리콘 기판(101) 내에 제2 트랜치(113a)가 형성되어 있다. 상기 오버레이 키 영역의 실리콘 기판(101) 상에는 상기 제2 트랜치(113a)에 의해 오버레이 키로 이용되는 제2 절연막 패턴(107b)이 형성되어 있다.
상기 제2 절연막 패턴(107b)은 100∼300Å의 얇은 두께로 구성된다. 상기 제2 절연막 패턴(107b)은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 구성된다. 특히, 상기 제2 절연막 패턴(107b)은 SiO2막 및 Si3N4막 및 SiO 2막의 삼층막으로 구성될 수 있다.
본 발명의 오버레이 키 영역은 오버레이 키 역할을 수행하는 제2 절연막 패턴(107b)의 두께가 얇더라도 상기 제2 절연막 패턴(107b)과 제2 트랜치(113a)간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 상기 제2 절연막 패턴(107b)의 위치 정보 데이터를 얻을 수 있다. 이에 따라, 상기 제2 절연막 패턴(107b)을 오버레이 키로 이용하여 오버레이 및 미스 얼라인 보정을 수행한다.
상기 제2 절연막 패턴(107b) 상에는 상기 제2 절연막 패턴(107b)에 의해 오버레이 및 미스 얼라인 보정되어 정확한 위치에 제2 도전막 패턴(115b)이 형성되어 있다. 상기 제2 도전막 패턴(115b)은 불순물이 도핑된 폴리실리콘막으로 구성된다.
상기 얼라인 키 영역은 실리콘 기판(101)의 제3 부분에 형성되어 있다. 상기 얼라인 키 영역은 상기 실리콘 기판(101) 내에 얼라인 키로 이용되는 제3 트랜치(113b)가 형성되어 있다. 상기 얼라인 키 영역의 상기 제3 트랜치(113b) 상에는 제2 매몰 절연막(105b)이 형성되어 있다. 상기 제2 매몰 절연막(105b)은 산화막으로 구성된다. 상기 제2 매몰 절연막(105b)과 제3 트랜치(113b) 상에는 제3 도전막 패턴(115c)이 형성되어 있다. 상기 제3 도전막 패턴(115c)은 불순물이 도핑된 폴리실리콘막으로 구성된다.
도 6은 본 발명의 제2 실시예에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자를 도시한 단면도이다. 도 6에서, 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 본 발명의 제2 실시예에 의한 집적회로 반도체 소자는 제1 실시예와 비교하여 얼라인 키 영역의 실리콘 기판(101)을 식각하지 않은 것을 제외하고는 발명의 구조 및 효과면에서 동일하다. 즉, 상기 얼라인 키 영역은 실리콘 기판(101)이 전체적으로 식각되지 않는다. 상기 얼라인 키 영역은 얼라인 키로 이용되는 제3 트랜치(103, 제조방법에서는 설명의 편의상 제1 트랜치로 칭함)가 형성되어 있다. 상기 제3 트랜치(103) 내에 제2 매몰 절연막(105b)이 형성되어 있다. 상기 제2 매몰 절연막(105b) 및 실리콘 기판(101) 상에 제3 도전막 패턴(115c)이 형성되어 있다.
도 7 내지 도 14는 도 5에 도시한 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 7을 참조하면, 실리콘 기판(101)이 셀 영역, 오버레이 키 영역 및 얼라인 키 영역이 한정되어 있다. 상기 셀 영역은 실리콘 기판(101) 내에 제1 트랜치(103) 및 제1 매몰 절연막(105a)을 형성한다. 상기 얼라인 키 영역은 실리콘 기판(101) 내에 제1 트랜치(103)를 형성하여 얼라인 키 역할을 수행하게 한다. 상기 얼라인 키 영역은 1차적으로 포토레지스트 패턴을 형성할 때 얼라인 역할을 수행한다. 상기 얼라인 키 영역의 제1 트랜치(103) 내에는 제2 매몰 절연막(105b)을 형성한다. 상기 제1 매몰 절연막(105a) 및 제2 매몰 절연막(105b)은 산화막을 이용하여 형성한다. 상기 제1 트랜치(103), 제1 매몰 절연막(105a) 및 제2 매몰 절연막(105b)은 트랜치 분리 공정을 이용하여 동시에 형성한다.
도 8을 참조하면, 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판(101)의 전면에 100∼300Å 두께의 얇은 절연막(107)을 형성한다. 상기 셀 영역 및 오버레이 키 영역은 실리콘 기판(101) 상에 절연막(107)이 형성되며, 상기 얼라인 키 영역은 제2 매몰 절연막(105b) 및 실리콘 기판(101) 상에 절연막(107)이 형성된다. 상기 절연막(107)은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 형성할 수 있다. 특히, 상기 절연막(107)은 SiO2막 및 Si3N4 막 및 SiO2막의 삼층막으로 형성할 수 있다.
계속하여, 상기 얼라인 키 영역의 절연막(107)은 노출시키면서 상기 셀 영역 및 오버레이 키 영역 상의 절연막(107) 상에 제1 포토레지스트 패턴(109)을 형성한다. 상기 셀 영역의 제1 포토레지스트 패턴(109)은 집적회로 반도체 소자 형성을 위한 것이며, 상기 오버레이 키 영역의 제1 포토레지스트 패턴(109)은 오버레이 키 형성을 위한 것이다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴(109)을 마스크로 상기 절연막(107)을 식각하여 제1 절연막 패턴(107a) 및 제2 절연막 패턴(107b)을 형성한다. 상기 셀 영역의 제1 절연막 패턴(107a)은 집적 회로 반도체 소자에 이용되는 것이며, 상기 오버레이 키 영역의 제2 절연막 패턴(107b)은 후속의 도전막 패턴을 형성할 때 오버레이 및 미스 얼라인을 보정할 수 있는 오버레이 키 역할을 수행한다.
도 10 및 도 11을 참조하면, 셀 영역을 덮고 상기 오버레이 키 영역 및 얼라인 키 영역을 노출하는 제2 포토레지스트 패턴(111)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(111), 절연막 패턴들(107a, 107b) 및 매몰 절연막들(105a, 105b)을 마스크로 실리콘 기판(111)을 식각하여 제2 트랜치(113a) 및 제3 트랜치(113b)를 형성한다. 상기 오버레이 키 및 얼라인 키 영역의 실리콘 기판(101)을 식각할 때 Cl2 가스, HBr 가스 또는 BCl3 가스를 이용한 플라즈마로 수행한다.
상기 오버레이 키 영역에 형성되는 제2 트랜치(113a)는 상기 제2 절연막 패턴(107b)이 오버레이 키로 작용하게 하는 중요한 역할을 수행한다. 즉, 상기 오버레이 키 역할을 수행하는 제2 절연막 패턴(107b)의 두께가 얇더라도 상기 제2 절연막 패턴(107b)과 제2 트랜치(113a)간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 상기 제2 절연막 패턴(107b)의 위치 정보 데이터를 얻을 수 있다. 이에 따라, 상기 제2 절연막 패턴(107b)이 오버레이 키로 이용될 수 있다.
그리고, 상기 얼라인 키 영역에 형성되는 제3 트랜치(113b)는 얼라인 키로 이용된다. 즉, 상기 제3 트랜치(113b)는 실리콘 기판(101) 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 얼라인 키로 이용된다.
도 12를 참조하면, 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역의 전면에 도전막(115)을 형성한다. 상기 셀 영역은 실리콘 기판(101) 및 제1 절연막 패턴(107a) 상에 도전막(115)이 형성되며, 상기 오버레이 키 영역은 실리콘 기판(101), 제2 트랜치(113a) 및 제2 절연막 패턴(107b) 상에 형성되며, 상기 얼라인 키 영역은 제3 트랜치(113b) 및 제2 매몰 절연막(105b) 상에 형성된다. 상기 도전막(115)은 불순물이 도핑된 폴리실리콘막으로 형성한다.
도 13을 참조하면, 상기 도전막(115) 상에 사진공정을 이용하여 얼라인 키 영역을 덮는 제3 포토레지스트 패턴(117)을 형성한다. 상기 오버레이 키 영역에서 상기 오버레이 키 역할을 수행하는 제2 절연막 패턴의 두께가 얇더라도 상기 제2 절연막 패턴(107b)과 제2 트랜치(113a)간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 상기 제2 절연막 패턴(107b)의 위치 정보 데이터를 얻을 수 있다.
이에 따라, 상기 제2 절연막 패턴(107b)을 오버레이 키로 이용하여 2차적으로 상기 제3 포토레지스트 패턴(111)의 오버레이 및 미스 얼라인 보정을 수행한다. 즉, 오버레이 측정 장비에서 상기 제3 포토레지스트 패턴(117)과 상기 제2 절연막 패턴(107b)간의 오버레이 상태를 측정하고 미스 얼라인 보정을 수행하여 정확한 위치에 제3 포토레지스트 패턴(117)을 형성한다.
도 14를 참조하면, 상기 제3 포토레지스트 패턴(117)을 마스크로 상기 도전막(115)을 식각하여 제1 도전막 패턴(115a), 제2 도전막 패턴(115b) 및 제3 도전막 패턴(115c)을 형성한다. 앞서 설명한 바와 같이 제2 트랜치(113a)에 의해 오버레이 키로 이용되는 제2 절연막 패턴(107b)으로 제3 포토레지스트 패턴(117)과 제2 절연막 패턴(107b)간의 미스 얼라인 보정을 수행하기 때문에 본 발명은 셀 영역에서 제1 절연막 패턴(107a)과 제1 도전막 패턴(115a)간의 미스 얼라인이 발생하지 않는다. 계속하여, 상기 제3 포토레지스트 패턴(117)을 제거하면 도 5와 같은 구조가 된다.
도 15 내지 도 19는 도 6에 도시한 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 도 15 내지 도 19에서, 도 7 내지 도 14와 동일한 참조번호는 동일한 부재를 나타낸다. 도 15 내지 도 19에 도시한 집적회로 반도체 소자의 제조방법은 도 7 내지 도 14와 비교하여 제2 포토레지스트 패턴이 얼라인 키 영역에도 형성되어 얼라인 키 영역에 제3 트랜치를 형성하지 않는 것을 제외하고는 동일하다.
먼저, 도 7 내지 도 9에 도시한 제조 방법을 진행한다. 이렇게 되면 실리콘 기판 상에 제1 절연막 패턴(107a) 및 제2 절연막 패턴(107b)을 형성한다. 상기 셀 영역의 제1 절연막 패턴(107a)은 집적 회로 반도체 소자에 이용되는 것이며, 상기 오버레이 키 영역의 제2 절연막 패턴(107b)은 후속의 도전막 패턴을 형성할 때 미스 얼라인을 보정할 수 있는 오버레이 키 역할을 수행한다. 다음에, 도 15 내지 도 19의 제조방법을 진행한다
도 15 및 도 16을 참조하면, 셀 영역 및 얼라인 키 영역을 덮고 상기 오버레이 키 영역을 노출하는 제2 포토레지스트 패턴(111)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(111) 및 제2 절연막 패턴(107b)을 마스크로 실리콘 기판(111)을 식각하여 제2 트랜치(113a)를 형성한다. 상기 오버레이 키 영역의 실리콘 기판(101)을 식각할 때 Cl2 가스, HBr 가스 또는 BCl3 가스를 이용한 플라즈마로 수행한다.
앞서 설명한 바와 같이 상기 오버레이 키 영역에 형성되는 제2 트랜치(113a)는 후속 공정에서 상기 제2 절연막 패턴(107b)이 오버레이 키로 작용하는 중요한 역할을 수행한다. 즉, 상기 오버레이 키 역할을 수행하는 제2 절연막 패턴(107b)의 두께가 얇더라도 상기 제2 절연막 패턴(107b)과 제2 트랜치(113a)간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 상기 제2 절연막 패턴(107b)의 위치 정보 데이터를 얻을 수 있다. 이에 따라, 상기 제2 절연막 패턴(107b)이 오버레이 키로 이용될 수 있다.
그리고, 상기 얼라인 키 영역에 형성되어 있는 제1 트랜치(103, 도 6의 설명에서는 설명의 편의상 제3 트랜치로 명명함)는 얼라인 키로 이용된다. 즉, 상기 제1 트랜치(103)는 실리콘 기판(101) 상에 소정의 패턴을 형성할 때 노광 마스크를 정확한 위치에 정렬시키기 위해 형성시키는 얼라인 키로 이용된다.
도 17을 참조하면, 상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역의 전면에 도전막(115)을 형성한다. 상기 셀 영역은 실리콘 기판(101), 제1 매몰 절연막(105a) 및 제1 절연막 패턴(107a) 상에 도전막(115)이 형성되며, 상기 오버레이 키 영역은 실리콘 기판(101), 제2 트랜치(113a) 및 제2 절연막 패턴(107b) 상에 형성되며, 상기 얼라인 키 영역은 실리콘 기판(101), 및 제2 매몰 절연막(105b) 상에 형성된다.
도 18을 참조하면, 상기 도전막(115) 상에 사진공정을 이용하여 얼라인 키 영역을 덮는 제3 포토레지스트 패턴(117)을 형성한다. 상기 오버레이 키 영역에서 상기 오버레이 키 역할을 수행하는 제2 절연막 패턴의 두께가 얇더라도 상기 제2 절연막 패턴(107b)과 제2 트랜치(113a)간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 상기 제2 절연막 패턴(107b)의 위치 정보 데이터를 얻을 수 있다.
이에 따라, 상기 제2 절연막 패턴(107b)을 오버레이 키로 이용하여 상기 제3 포토레지스트 패턴(111)의 미스 얼라인 보정을 수행한다. 즉, 오버레이 측정 장비에서 상기 제3 포토레지스트 패턴(117)과 상기 제2 절연막 패턴(107b)간의 오버레이 상태를 측정하고 미스 얼라인 보정을 수행하여 정확한 위치에 제3 포토레지스트 패턴(117)을 형성한다.
도 19를 참조하면, 상기 제3 포토레지스트 패턴(117)을 마스크로 상기 도전막(115)을 식각하여 제1 도전막 패턴(115a), 제2 도전막 패턴(115b) 및 제3 도전막 패턴(115c)을 형성한다. 앞서 설명한 바와 같이 제2 트랜치(113a)에 의해 오버레이 키로 이용되는 제2 절연막 패턴(107b)으로 제3 포토레지스트 패턴(117)과 제2 절연막 패턴(107b)간의 미스 얼라인 보정을 수행하기 때문에 본 발명은 셀 영역에서 제1 절연막 패턴(107a)과 제1 도전막 패턴(115a)간의 미스 얼라인이 발생하지 않는다.
상술한 바와 같이 본 발명은 1차적으로 얼라인 키 영역에서 얼라인 키로 이용되는 트랜치로 노광 마스크를 실리콘 기판의 정확한 위치에 정렬시켜 절연막 패턴 상에 형성된 도전막 상에 포토레지스트 패턴을 형성한다.
더하여, 본 발명은 2차적으로 오버레이 키 영역에서 상기 포토레지스트 패턴과 절연막 패턴간의 오버레이 상태를 측정하여 오버레이 및 미스 얼라인 보정을 수행한다.
특히, 본 발명은 종래 기술과는 다르게 오버레이 키 역할을 수행하는 절연막 패턴의 두께가 얇더라도 절연막 패턴에 접하여 형성된 트랜치간의 단차가 크기 때문에 오버레이 측정 장비에서 광 레이저를 이용한 절연막 패턴의 위치 정보 데이터를 얻을 수 있다. 이에 따라, 포토레지스트 패턴과 절연막 패턴간의 오버 레이 보정 및 미스 얼라인 보정을 수행할 수 있다.
도 1 내지 도 4는 종래 기술에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 5는 본 발명의 제1 실시예에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자를 도시한 단면도이다.
도 6은 본 발명의 제2 실시예에 의해 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자를 도시한 단면도이다.
도 7 내지 도 14는 도 5에 도시한 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 15 내지 도 19는 도 6에 도시한 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.

Claims (20)

  1. 실리콘 기판 내에 형성된 제1 트랜치와, 상기 제1 트랜치에 매몰된 제1 매몰 절연막과, 상기 실리콘 기판 상에 형성된 제1 절연막 패턴과, 상기 제1 절연막 패턴 상에 형성된 제1 도전막 패턴으로 구성되고 상기 실리콘 기판의 제1 부분에 형성된 셀 영역;
    상기 실리콘 기판 내에 형성된 제2 트랜치와, 상기 실리콘 기판 상에 형성되고 상기 제2 트랜치에 의해 오버레이 키로 이용되는 제2 절연막 패턴과, 상기 제2 절연막 패턴 상에 형성되고 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정되어 형성된 제2 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제2 부분에 형성된 오버레이 키 영역; 및
    상기 실리콘 기판 내에 형성되고 얼라인 키로 이용되는 제3 트랜치와, 상기 제3 트랜치 상에 형성된 제2 매몰 절연막과, 상기 제2 매몰 절연막과 제3 트랜치 상에, 형성된 제3 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제3 부분 상에 형성된 얼라인 키 영역으로 이루어지는 것을 특징으로 하는 집적회로 반도체 소자.
  2. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  3. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막 및 Si3N4막 및 SiO2막의 삼층막으로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  4. 제1항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 두께로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  5. 제1항에 있어서, 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  6. 실리콘 기판 내에 형성된 제1 트랜치와, 상기 제1 트랜치에 매몰된 제1 매몰 절연막과, 상기 실리콘 기판 상에 형성된 제1 절연막 패턴과, 상기 제1 절연막 패턴 상에 형성된 제1 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제1 부분에 형성된 셀 영역;
    상기 실리콘 기판 내에 형성된 제2 트랜치와, 상기 실리콘 기판 상에 형성되고 상기 제2 트랜치에 의해 오버레이 키로 이용되는 제2 절연막 패턴과, 상기 제2 절연막 패턴 상에 형성되고 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정되어 형성된 제2 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제2 부분에 형성된 오버레이 키 영역; 및
    상기 실리콘 기판 내에 형성되어 얼라인 키로 이용되는 제3 트랜치와, 상기 제3 트랜치 내에 형성된 제2 매몰 절연막과, 상기 제2 매몰 절연막 및 실리콘 기판 상에 형성된 제3 도전막 패턴으로 구성되고, 상기 실리콘 기판의 제3 부분에 형성된 얼라인 키 영역으로 이루어지는 것을 특징으로 하는 집적회로 반도체 소자.
  7. 제6항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  8. 제6항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 두께로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  9. 제6항에 있어서, 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 구성되는 것을 특징으로 하는 집적회로 반도체 소자.
  10. 실리콘 기판의 셀 영역 및 얼라인 키 영역의 제1 트랜치에 각각 매몰된 제1 매몰 절연막 및 제2 매몰 절연막을 형성하는 단계;
    상기 실리콘 기판의 셀 영역 및 오버레이 키 영역에 각각 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계;
    상기 셀 영역은 제1 포토레지스트 패턴으로 덮고 제2 절연막 패턴 및 제2 매몰 절연막을 마스크로 상기 오버레이 키 영역 및 얼라인 키 영역의 실리콘 기판을 식각하여 각각 제2 트랜치와 제3 트랜치를 형성하는 단계;
    상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판의 전면에 도전막을 형성하는 단계;
    상기 얼라인 키 영역의 제3 트랜치를 얼라인 키로 이용하고 상기 제2 트랜치에 의해 제2 절연막 패턴을 오버레이 키로 하여 상기 도전막 상에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 상기 도전막을 패터닝하여 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정된 도전막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  11. 제10항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  12. 제10항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막 및 Si3N4막 및 SiO2막의 삼층막으로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  13. 제10항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 두께로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  14. 제10항에 있어서, 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  15. 제10항에 있어서, 상기 오버레이 키 및 얼라인 키 영역의 실리콘 기판을 식각할 때 Cl2 가스, HBr 가스 또는 BCl3 가스를 이용한 플라즈마로 수행하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  16. 실리콘 기판의 셀 영역 및 얼라인 키 영역의 제1 트랜치에 각각 매몰된 제1 매몰 절연막 및 제2 매몰 절연막을 형성하는 단계;
    상기 실리콘 기판의 셀 영역 및 오버레이 키 영역에 각각 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계;
    상기 셀 영역 및 얼라인 키 영역은 제1 포토레지스트 패턴으로 덮고 제2 절연막 패턴을 마스크로 상기 오버레이 키 영역의 실리콘 기판을 식각하여 제2 트랜치를 형성하는 단계;
    상기 셀 영역, 오버레이 키 영역 및 얼라인 키 영역을 갖는 실리콘 기판의 전면에 도전막을 형성하는 단계;
    상기 얼라인 키 영역의 제1 트랜치를 얼라인 키로 이용하고 상기 제2 트랜치에 의해 제2 절연막 패턴을 오버레이 키로 하여 상기 도전막 상에 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 마스크로 상기 도전막을 패터닝하여 상기 제2 절연막 패턴에 의해 오버레이 및 미스 얼라인 보정된 도전막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  17. 제16항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 SiO2막, SiON막 및 Si3N4막중의 단일막 또는 다층막으로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  18. 제16항에 있어서, 상기 제1 절연막 패턴 및 제2 절연막 패턴은 100∼300Å의 두께로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  19. 제16항에 있어서, 상기 제1 도전막 패턴, 제2 도전막 패턴 및 제3 도전막 패턴은 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
  20. 제16항에 있어서, 상기 오버레이 키 영역의 실리콘 기판을 식각할 때 Cl2 가스, HBr 가스 또는 BCl3 가스를 이용한 플라즈마로 수행하는 것을 특징으로 하는 집적회로 반도체 소자의 제조방법.
KR10-2003-0038321A 2003-06-13 2003-06-13 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법 KR100505690B1 (ko)

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