KR100843045B1 - 반도체 소자의 오버레이 버니어 형성방법 - Google Patents

반도체 소자의 오버레이 버니어 형성방법 Download PDF

Info

Publication number
KR100843045B1
KR100843045B1 KR1020060060353A KR20060060353A KR100843045B1 KR 100843045 B1 KR100843045 B1 KR 100843045B1 KR 1020060060353 A KR1020060060353 A KR 1020060060353A KR 20060060353 A KR20060060353 A KR 20060060353A KR 100843045 B1 KR100843045 B1 KR 100843045B1
Authority
KR
South Korea
Prior art keywords
forming
vernier
region
oxide film
film
Prior art date
Application number
KR1020060060353A
Other languages
English (en)
Other versions
KR20080001898A (ko
Inventor
김상민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060060353A priority Critical patent/KR100843045B1/ko
Publication of KR20080001898A publication Critical patent/KR20080001898A/ko
Application granted granted Critical
Publication of KR100843045B1 publication Critical patent/KR100843045B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

본 발명은 반도체 소자의 오버레이 형성 방법에 관한 것으로, 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계, 모버니어 마스크를 사용하여 제 1 산화막을 패터닝하는 단계, 패터닝된 제 1 산화막을 포함한 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 상부에 제 2 산화막을 형성하는 단계, 버니어 형성영역의 내부 중앙에 패턴이 포함된 오버레이 모버니어 오픈 마스크를 사용하여 제 2 산화막을 패터닝하는 단계, 패터닝된 제 2 산화막 및 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계, 셀 영역에 형성된 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법을 포함하고, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 한다.
반도체 메모리 소자, 오버레이, 모버니어, 자버니어, 마스크 레이아웃

Description

반도체 소자의 오버레이 버니어 형성방법{Method of manufacturing a overlay vernier in the semiconductor cell}
도 1은 종래의 반도체 소자의 형성방법을 나타낸 단면도이다.
도 2는 본 발명의 마스크를 나타낸 도면이다.
도 3(a) 내지 도 3(d)는 도 2를 사용한 오버레이 형성방법을 나타낸 단면도이다.
도 4는 본 발명의 다른 실시예를 나타낸 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 제 1 산화막
103 : 폴리 실리콘막 104 : 제 2 산화막
105 : 하드마스크 106 : SiON 막
107a, 107b : 패턴
본 발명은 반도체 소자에 관한 것으로, 특히 반도체 소자의 오버레이 버니어 형성방법에 관한 것이다.
일반적으로, 리소그라피 공정은 웨이퍼 상에 감광막을 도포한 후 노광 및 현상을 수행하는 공정으로서 마스킹을 필요로 하는 식각공정이나 이온주입공정 전에 수행된다. 집적소자의 제조공정은 리소그라피 공정 등을 적용하여 다층 패턴을 형성하는 과정으로 이루어지기 때문에 상하부층 패턴간의 정확한 정렬이 요구된다. 오버레이 정확도(overlay accuracy)란 공정의 전후 단계에서 형성된 상하부층 패턴간의 정렬상태를 나타내는 지수로서 소자의 고집적화에 따라 중요한 변수로서 작용한다. 오버레이 정확도는 웨이퍼의 스크라이브 레인(scrtibe lane)에 형성되는 오버레이 버니어(overlay vernier)를 이용하여 측정한다. 또한, 오버레이 측정패턴은 전 스텝(step)에서 형성된 모버니어와 현 스텝에서 형성된 자버니어로 이루어지는데, 모버니어는 실제 셀 패턴과 동일한 물질의 패턴으로 이루어지고, 자버니어는 포토레지스트 패턴으로 이루어진다.
도 1은 종래의 반도체 소자의 형성방법을 나타낸 단면도이다. 반도체 소자는 버니어 형성 영역과 셀 영역으로 구분된다. 반도체 기판(11) 상부에 산화막(12)을 형성하고 버니어 패턴의 마스크를 사용하여 제 1 산화막(12)을 식각한다. 결과물 상부에 폴리 실리콘막(13), 제 2 산화막(14), 하드 마스크막(15) 및 SiON 막(16)을 순차적으로 형성한다. 셀 역역의 SiON 막(16) 상부에 포토 마스크 공정을 통해 레지스트 셀 패턴(17a)을 형성한다. 오버레이 모버니어 산화막 패턴이 형성된 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴(17b)을 형성한다.
a-카본(a-carbon) 하드 마스크를 사용하는 마스크 공정에 있어서, 후속 마스크공정에서 형성되는 오버레이 자버니어 레지스트 패턴과 정상적인 오버레이 공정을 진행하기 위해서는 반드시 오버레이 모버니어 산화막 패턴의 단차를 형성시켜야 한다. 이를 위해서 모버니어 오픈마스크를 사용하여 모버니어 산화막 패턴위에 형성된 제 2 산화막(14)을 제거해서 단차를 형성한다. 이후 단차가 발생한 모버니어 산화막 패턴위에 a-카본 하드 마스크를 형성하고 이를 보호하기 위해 그 상부에 SiON과 같은 필름을 얇게 캐핑(capping)하고 포토 마스크 공정을 그 상부층에서 진행하게 된다.
그러나, 후속 마스크 공정 진행시 포토 레지스트 패턴을 형성할 때 셀패턴이 정상적으로 형성되도록 노광초점을 맞추게 되고, 이때 오버레이 모버니어가 형성되는 영역의 자오버레이 패턴은 정상적인 노광 초점에서 벗어나게 된다. 이는, 스크라이브 레인쪽에 형성된 오버레이 모버니어 산화막 패턴의 단차를 형성시키기 위해 모버니어 오픈마스크 후에 제 2 산화막(14)을 제거하여 셀영역과의 단차가 발생되었기 때문이다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 오버레이 버니어 형성방법은, 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계, 모버니어 마스크를 사용하여 제 1 산화막을 패터닝하는 단계, 패터닝된 제 1 산화막을 포함한 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막의 상부에 제 2 산화막을 형성하는 단계, 버니어 형성영역의 내부 중앙에 패턴이 포함된 오버레이 모버니어 오픈 마스크를 사용하여 제 2 산화막을 패터닝하는 단계, 패터닝된 제 2 산화막 및 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계, 셀 영역에 형성된 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 마스크를 나타낸 도면이다. (a)는 제 1 산화막 형성 후에 산화막을 식각하기 위한 오버레이 모버니어 마스크 레이아웃이다. 마스크는 크롬(Cr) 영역(A)과 크롬이 없는 영역(B)으로 구분되어 형성된다. 크롬이 없는 영역 의 산화막이 식각되도록 하여 버니어 형성 영역과 셀 영역으로 구분한다. (b)는 제 2 산화막을 식각하기 위해 오버레이 모버니어 영역을 오픈(open)하는 마스크의 레이아웃이다. 이때, 버니어 형성 영역에 크롬 영역을 추가하여 마스크를 형성한다. 상기 마스크를 사용하여 버니어 형성 영역의 제 2 산화막 식각을 하지 않는다. 그러면 버니어 형성 영역과 셀 영역간의 단차가 줄어들게 되어 초점을 맞추기가 용이해 진다. 상기 마스크를 사용한 반도체 소자의 형성 방법은 도 3과 같다.
도 3(a) 내지 도 3(d)는 도 2를 사용한 오버레이 형성방법을 나타내는 단면도이다.
도 3(a)를 참조하면, 하부층(미도시)이 형성된 반도체 기판(101)의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막(102)을 형성한다. 제 1 산화막(102)을 도 2(a)의 모버니어 마스크를 사용하여 식각한다. 그러면, 버니어 영역과 셀 영역에 패턴이 형성된다. 형성된 결과물 상부에 폴리 실리콘막(103)을 형성한 후 제 2 산화막(104)을 결과물의 전면이 덮이도록 매립한다.
도 3(b)를 참조하면, 제 2 산화막(104) 상부를 화학적 기계적 연마(CMP)공정을 통해 평탄화한다. 이때, 폴리 실리콘막(103)이 드러나지 않도록 한다.
도 3(c)를 참조하면, 도 2(b)의 모버니어 오픈 마스크를 사용하여 식각한다. 버니어 형성 영역의 자버니어 패턴영역(V)과 셀 영역의 셀 패턴 영역(C)을 제외한 나머지 영역의 제 2 산화막(104)은 식각되어 폴리 실리콘막(103)이 드러나도록 한다. 이때, 식각 장비로는 RIE, ME-RIE, ICP, ECR, 헬리콘(helicon) 등을 사용할 수 있고 플라즈마 타입에 상관없이 모든 종류의 에처(etcher)를 사용할 수 있다.
도 3(d)를 참조하면, 도 3(c)에서 형성된 결과물 전면에 카본 하드마스크(105)를 형성하고 이를 보호하기 위해 SiON 막(106)을 카본 하드마스크(105) 상부에 형성한다. 셀 영역의 셀 패턴 영역(C) 상부에 셀 영역 패턴(107a)을 형성한다. 자버니어 패턴영역(V) 상부에 자버니어 패턴(107b)을 형성한다. 자버니어 패턴(107b)과 셀 영역 패턴(107a)은 높이가 같거나 또는 자버니어 패턴(107b)이 더 낮도록 형성한다. 따라서, 차후 진행되는 포토 마스크 공정시 자버니어 패턴의 디포커스(defocus)를 방지하여 원하는 자버니어 패턴을 형성할 수 있다.
도 4는 본 발명의 다른 실시예를 나타낸 도면이다. 도 4(a)는 버니어 형성 영역에 크롬 마스크를 추가한다. 도 3(a)에서 제 1 산화막(102) 식각시 버니어 형성 영역에 제 1 산화막(102)을 잔류시켜 높이를 유지함으로써 버니어 형성 영역과 셀 영역간의 높이차를 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 오버레이 형성방법은, 버니어 형성 영역의 자버니어 형성 영역과 셀과의 단차를 줄임으로써 자버니 어 노광시 초점 불일치를 방지하여 정상적인 자버니어 패턴을 형성하는 오버레이 공정을 진행하도록 할 수 있다.

Claims (4)

  1. 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계;
    모버니어 마스크를 사용하여 상기 제 1 산화막을 패터닝하는 단계;
    패터닝된 상기 제 1 산화막을 포함한 상기 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막의 상부에 제 2 산화막을 형성하는 단계;
    상기 버니어 형성영역의 내부 중앙에 패턴이 포함된 오버레이 모버니어 오픈 마스크를 사용하여 상기 제 2 산화막을 패터닝하는 단계;
    패터닝된 상기 제 2 산화막 및 상기 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계; 및
    상기 셀 영역에 형성된 상기 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 상기 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법.
  2. 하부층이 형성된 반도체 기판의 버니어 형성영역 및 셀 영역 상부에 제 1 산화막을 형성하는 단계;
    상기 버니어 형성영역의 내부 중앙에 패턴이 포함된 모버니어 마스크를 사용하여 상기 제 1 산화막을 패터닝하는 단계;
    패터닝된 상기 제 1 산화막 및 상기 반도체 기판의 표면을 따라 폴리 실리콘막을 형성하는 단계;
    상기 폴리 실리콘막이 완전히 매립되도록 제 2 산화막을 형성하는 단계;
    오버레이 모버니어 오픈 마스크를 사용하여 상기 제 2 산화막을 패터닝하는 단계;
    패터닝된 상기 제 2 산화막 및 상기 폴리 실리콘막의 상부에 하드 마스크막 및 SiON막을 형성하는 단계; 및
    상기 셀 영역에 형성된 상기 SiON막의 상부에 레지스트 셀 패턴을 형성하고, 상기 버니어 형성 영역에는 오버레이 자버니어 레지스트 패턴을 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성방법.
  3. 제 1 항에 있어서,
    상기 오버레이 모버니어 오픈 마스크는 상기 버니어 형성 영역 내부의 중앙에 크롬 패턴을 추가하여 상기 제 2 산화막의 내부영역의 식각을 방지하여 셀 영역과의 높이 차이를 감소하는 반도체 소자의 오버레이 버니어 형성방법.
  4. 제 2 항에 있어서,
    상기 오버레이 모버니어 마스크는 상기 버니어 형성 영역의 내부 중앙에 크롬 패턴을 추가하여 상기 제 1 산화막의 내부영역의 식각을 방지하여 셀 영역과의 높이 차이를 감소하는 반도체 소자의 오버레이 버니어 형성방법.
KR1020060060353A 2006-06-30 2006-06-30 반도체 소자의 오버레이 버니어 형성방법 KR100843045B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060060353A KR100843045B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 오버레이 버니어 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060060353A KR100843045B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 오버레이 버니어 형성방법

Publications (2)

Publication Number Publication Date
KR20080001898A KR20080001898A (ko) 2008-01-04
KR100843045B1 true KR100843045B1 (ko) 2008-07-01

Family

ID=39213779

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060060353A KR100843045B1 (ko) 2006-06-30 2006-06-30 반도체 소자의 오버레이 버니어 형성방법

Country Status (1)

Country Link
KR (1) KR100843045B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003610A (ko) * 1998-06-29 2000-01-15 김영환 반도체소자의 정렬마크 형성방법
KR20040101715A (ko) * 2003-05-26 2004-12-03 주식회사 하이닉스반도체 플래시 메모리 소자의 오버레이 버니어 형성방법
KR20040107299A (ko) * 2003-06-13 2004-12-20 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
KR20060064148A (ko) * 2004-12-08 2006-06-13 주식회사 하이닉스반도체 반도체 소자의 중첩 버니어 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000003610A (ko) * 1998-06-29 2000-01-15 김영환 반도체소자의 정렬마크 형성방법
KR20040101715A (ko) * 2003-05-26 2004-12-03 주식회사 하이닉스반도체 플래시 메모리 소자의 오버레이 버니어 형성방법
KR20040107299A (ko) * 2003-06-13 2004-12-20 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
KR20060064148A (ko) * 2004-12-08 2006-06-13 주식회사 하이닉스반도체 반도체 소자의 중첩 버니어 형성방법

Also Published As

Publication number Publication date
KR20080001898A (ko) 2008-01-04

Similar Documents

Publication Publication Date Title
US7723181B2 (en) Overlay alignment mark and alignment method for the fabrication of trench-capacitor dram devices
KR101150639B1 (ko) 반도체 소자의 패턴 형성 방법
TWI473143B (zh) 在半導體裝置中形成微型圖案之方法
US7556897B2 (en) Methods of forming reticles
KR20110055912A (ko) 반도체 소자의 콘택홀 형성방법
US20060292497A1 (en) Method of forming minute pattern of semiconductor device
US7638263B2 (en) Overlay accuracy measurement vernier and method of forming the same
CN108666207B (zh) 制作半导体元件的方法
US8048764B2 (en) Dual etch method of defining active area in semiconductor device
US7611961B2 (en) Method for fabricating semiconductor wafer with enhanced alignment performance
KR100810895B1 (ko) 반도체 소자 및 그 제조방법
JP2009239030A (ja) 半導体装置の製造方法
KR100281213B1 (ko) 반도체 장치 제조 방법
JP2005159264A (ja) パターン形成方法及び半導体装置の製造方法
KR100796509B1 (ko) 반도체 소자의 제조방법
KR100843045B1 (ko) 반도체 소자의 오버레이 버니어 형성방법
TWI443758B (zh) 形成閘極導體結構的方法
US11682557B2 (en) Recognition method for photolithography process and semiconductor device
US7939451B2 (en) Method for fabricating a pattern
US20020051914A1 (en) Method of forming alignment marks for photolithographic processing
KR20060136174A (ko) 미세 패턴 형성 방법
KR20090069091A (ko) 오버레이 버니어 형성 방법
KR100559619B1 (ko) 중첩도 측정용 정렬 마크 및 그 제조 방법
KR100818387B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR20090044409A (ko) 스페이서 패터닝을 이용한 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee