KR101874586B1 - 포토키를 이용한 반도체 소자의 제조 방법 - Google Patents

포토키를 이용한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101874586B1
KR101874586B1 KR1020120086005A KR20120086005A KR101874586B1 KR 101874586 B1 KR101874586 B1 KR 101874586B1 KR 1020120086005 A KR1020120086005 A KR 1020120086005A KR 20120086005 A KR20120086005 A KR 20120086005A KR 101874586 B1 KR101874586 B1 KR 101874586B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
mask
pattern layer
forming
Prior art date
Application number
KR1020120086005A
Other languages
English (en)
Other versions
KR20140019632A (ko
Inventor
한제우
윤준호
김동찬
민경진
박재홍
장용문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120086005A priority Critical patent/KR101874586B1/ko
Priority to US13/957,572 priority patent/US9230808B2/en
Publication of KR20140019632A publication Critical patent/KR20140019632A/ko
Application granted granted Critical
Publication of KR101874586B1 publication Critical patent/KR101874586B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605—Workpiece metrology
    • G03F7/70616—Monitoring the printed patterns
    • G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체 소자의 제조 방법은 패턴층이 형성된 제1 영역과 포토키가 형성된 제2 영역으로 구분되어 있는 기판을 제공하는 단계와, 상기 제1 영역 및 제2 영역의 상기 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층의 일부분을 제거하여 상기 제2 영역의 상기 포토키를 노출하는 홀을 형성하는 단계와, 기 포토키를 노출하는 홀을 매립하도록 매립 산화층을 형성하는 단계와, 상기 실리콘층 및 상기 매립 산화층 상에 마스크층을 형성하는 단계와, 상기 매립 산화층 아래에 형성된 포토키를 얼라인 키로 이용하여 상기 마스크층보다 상부 레벨로 상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크층의 일부를 식각하여 마스크 패턴층을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 및 상기 마스크 패턴층을 식각 마스크로 하여 상기 실리콘층의 일부분을 식각하여 상기 제1 영역의 상기 패턴층을 노출하는 단계를 포함한다.

Description

포토키를 이용한 반도체 소자의 제조 방법{Fabrication Method of semiconductor device using photo key}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 포토키를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조시에 기판 상에 복수개의 물질층들을 형성하고, 물질층들을 사진식각공정을 통하여 패터닝하여 패턴층들을 형성한다. 따라서, 반도체 소자의 제조시 사진식각공정을 통하여 순차적으로 형성된 패턴층들간의 얼라인(정렬, alignment)이나 오버레이(overlay) 정확도를 높이는 것이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 패턴층들간의 얼라인이나 오버레이 정확도를 높일 수 있는 포토키를 이용한 반도체 소자의 제조 방법을 제공하는 데 있다.
상술한 해결하고자 하는 과제를 달성하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 패턴층이 형성된 제1 영역과 포토키가 형성된 제2 영역으로 구분되어 있는 기판을 제공하는 단계와, 상기 제1 영역 및 제2 영역의 상기 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층의 일부분을 제거하여 상기 제2 영역의 상기 포토키를 노출하는 홀을 형성하는 단계와, 기 포토키를 노출하는 홀을 매립하도록 매립 산화층을 형성하는 단계와, 상기 실리콘층 및 상기 매립 산화층 상에 마스크층을 형성하는 단계와, 상기 매립 산화층 아래에 형성된 포토키를 얼라인 키로 이용하여 상기 마스크층보다 상부 레벨로 상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크층의 일부를 식각하여 마스크 패턴층을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 및 상기 마스크 패턴층을 식각 마스크로 하여 상기 실리콘층의 일부분을 식각하여 상기 제1 영역의 상기 패턴층을 노출하는 단계를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 매립 산화층은 다마슨 방법으로 형성할 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 매립 산화층은 홀을 매립하면서 제1 영역 및 제2 영역의 전면에 산화층을 형성하고, 실리콘층을 식각 저지층으로 산화층을 식각하여 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 홀의 바닥 및 양측벽에 라이너층을 더 형성할 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 상기 패턴층은 금속층으로 형성하고, 상기 실리콘층의 일부분을 식각하는 단계 후에, 상기 제1 영역의 패턴층의 상부와 상기 남아 있는 실리콘 패턴들 사이에 도전층을 형성하는 단계와, 상기 실리콘 패턴들을 제거하여 하부 도전 패턴층을 형성하는 단계와, 상기 하부 도전 패턴층 상에 유전체층 및 상부 도전 패턴층을 순차적으로 형성하여 커패시터를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 포토레지스트 패턴을 형성할 때 포토키는 기판 상에 형성된 패턴층과 정렬되도록 하는 오버레이 키일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 실리콘층을 식각하는 단계에서 제1 영역에 형성된 패턴층을 노출할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 패턴층은 금속층으로 형성하고, 실리콘 패턴층을 형성한 후에, 제1 영역의 패턴층의 상부와 실리콘 패턴층을 구성하는 실리콘 패턴들의 내부에 도전층을 형성하고, 실리콘 패턴층을 제거하여 하부 도전 패턴층을 형성하고, 하부 도전 패턴층 상에 유전체층 및 상부 도전 패턴층을 순차적으로 형성하여 커패시터를 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 제1 영역은 셀 및 주변회로 영역이고, 제2 영역은 스크라이브 라인 영역일 수 있다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은 패턴층이 형성된 셀 및 주변회로 영역과, 포토키가 형성된 스크라이브 라인 영역으로 구분되어 있는 기판을 제공하는 단계와, 상기 기판의 셀 및 주변회로 영역과 스크라이브 라인 영역 상에 몰드 실리콘층을 형성하는 단계와, 상기 몰드 실리콘층의 일부분을 식각하여 상기 스크라이브 라인 영역의 상기 포토키를 노출하는 홀을 형성하는 단계와, 상기 포토키을 노출하는 홀을 매립하도록 매립 산화층을 형성하는 단계와, 상기 몰드 실리콘층 및 상기 매립 산화층 상에 지지층을 형성하는 단계와, 상기 매립 산화층 하부에 형성된 포토키를 얼라인 키로 이용하여 상기 지지층보다 상부 레벨로 상기 지지층 상에 마스크 패턴층을 형성하는 단계와, 상기 마스크 패턴층을 식각 마스크로 상기 지지층의 일부분을 식각하여 지지 패턴층을 형성하는 단계와, 상기 마스크 패턴층을 제거하는 단계와, 상기 지지 패턴층을 식각 마스크로 상기 몰드 실리콘층의 일부분을 식각하여 상기 셀 및 주변회로 영역의 상기 패턴층을 노출하는 단계를 포함한다..
본 발명의 기술적 사상의 일 실시예에 있어서, 몰드 실리콘층의 내부에 내부 지지층을 더 형성할 수 있다. 본 발명의 기술적 사상의 일 실시예에 있어서, 매립 산화층을 형성하는 단계 후에 매립 산화층 및 지지층 상에 제2 지지층을 더 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 마스크 패턴층은 매립 산화층 및 몰드 실리콘층 상에 복수개의 마스크층들을 형성하고, 매립 산화층 하부에 형성된 포토키를 이용하여 패턴층의 상부 레벨의 최상부 마스크층 상에 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 최상부 마스크층을 식각하여 최상부 마스크 패턴층을 형성하고, 최상부 마스크 패턴층을 식각 마스크로 이용하여 복수개의 마스크층들을 순차적으로 식각하여 형성할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 몰드 실리콘층의 일부분을 식각하여 몰드 실리콘 패턴층을 형성하고, 상기 몰드 실리콘 패턴층의 형성 후에 상기 셀 및 주변회로 영역의 패턴층의 상부와 상기 몰드 실리콘 패턴층을 구성하는 몰드 실리콘 패턴들의 내부에 상기 지지 패턴층에 의하여 지지되는 하부 도전 패턴층을 형성하는 단계 및 상기 몰드 실리콘 패턴층을 제거하는 단계를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 몰드 실리콘 패턴층을 제거하는 단계 후에, 하부 도전 패턴층 상에 유전체층 및 상부 도전 패턴층을 순차적으로 형성하여 커패시터를 형성할 수 있다.
본 발명의 기술적 사상은 제1 영역의 실리콘층과 같은 레벨에 있는 제2 영역의 실리콘층을 매립 산화층으로 교체한다. 제2 영역의 포토키 상에 형성되는 매립 산화층은 제1 영역의 실리콘층에 비하여 광투과가 잘 될 수 있다. 이에 따라, 제2 영역의 포토키는 노광 공정이나 오버레이 측정 공정시 얼라인 키 및 오버레이 키 역할을 용이하게 수행할 수 있다.
본 발명의 기술적 사상은 포토키 상에 실리콘층을 형성하지 않고 매립 산화층을 형성함으로써 기판 상에 형성된 패턴과 하부 도전 패턴층간을 잘 정렬하여 형성할 수 있고, 오버레이 레지듀얼값을 줄일 수 있다.
도 1 내지 도 6은 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 7 내지 도 13은 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 14 내지 도 26은 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 27은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조시 발생하는 오버레이 레지듀얼을 도시한 도면이다.
도 28은 본 발명의 기술적 사상에 의한 제조된 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
도 29는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 개략도이다.
도 30은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명의 사상은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 사상을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 사상의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명의 사상을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하 본 발명의 실시예들은 어느 하나의 실시예로 구현될 수도 있고, 복수개의 실시예들을 병합하여 구현할 수 도 있다. 이하 본 발명의 실시예들에서 동일한 참조번호는 동일한 부재를 나타낼 수 있다. 이하에서 산화층은 실리콘 산화층을 의미할 수 있고, 질화층은 실리콘 질화층을 의미할 수 있다.
도 1 내지 도 6은 본 발명의 기술적 사상의 제1 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 1을 참조하면, 패턴층(102)이 형성된 제1 영역과 포토키(104)가 형성된 제2 영역으로 구분되어 있는 기판(100)을 제공한다. 기판(100)은 실리콘 기판일 수 있다. 제1 영역은 셀/주변회로 영역(셀 및 주변회로 영역)일 수 있다. 제2 영역은 스크라이브 라인(Scribe line) 영역 또는 스크라이브 레인(Scribe lane) 영역일 수 있다. 패턴층(102)은 기판(100)에 형성되는 다양한 층, 예컨대 도전층이나 절연층일 수 있다. 패턴층(102)은 소자형성용 패턴층일 수 있다. 패턴층(102)은 복수개의 패턴들로 이루어질 수 있다. 제1 영역에는 트랜지스터(미도시) 및 불순물 영역(미도시)이 형성되어 있을 수도 있다.
제2 영역의 포토키(104)는 패턴층(102)과 동일한 물질로 형성될 수 있다. 포토키(104)는 복수개의 패턴들로 이루어질 수 있다. 패턴층(102) 및 포토키(104)는 절연층(106)으로 절연될 수 있다. 절연층(106)은 산화층일 수 있다. 제1 영역 및 제2 영역 상에 실리콘층(108)을 형성할 수 있다. 실리콘층(108)은 패턴층(102) 및 포토키(104) 상에 형성될 수 있다.
도 2를 참조하면, 실리콘층(108)을 패터닝하여 제2 영역의 포토키(104)가 형성된 포토키 부분을 노출하는 홀(110)을 형성할 수 있다. 홀(110)은 실리콘층(108)을 사진식각공정을 이용하여 형성할 수 있다. 홀(110)을 형성하는 이유는 제1 영역의 실리콘층(108)과 같은 레벨에 있는 제2 영역의 실리콘층(108)을 다른 물질로 교체하기 위함이다.
홀(110)의 바닥 및 양측벽에 필요에 따라 라이너층(112)을 형성할 수 있다. 라이너층(112)은 질화층으로 형성할 수 있다. 라이너층(112)은 후공정에 형성되는 매립 산화층의 식각을 방지하기 위하여 형성할 수 있다. 라이너층(112)은 150Å 내지 250Å의 두께로 형성할 수 있다.
도 3을 참조하면, 포토키(104)를 노출하는 홀(110)을 매립하도록 매립 산화층(114)을 형성할 수 있다. 매립 산화층(114)은 다마슨(damascene) 방법으로 형성할 수 있다. 매립 산화층(114)은 홀(110)을 매립하면서 제2 영역 및 제1 영역의 전면에 산화층(116)을 형성하고, 실리콘층(108)을 식각 저지층으로 산화층(116)을 식각, 예컨대 에치백 또는 화학기계적연마하여 형성할 수 있다.
이와 같은 공정을 통하여 제1 영역의 실리콘층(108)과 같은 레벨에 있는 제2 영역의 실리콘층(108)을 매립 산화층(114)으로 교체할 수 있다. 제2 영역의 포토키(104) 상에 형성되는 매립 산화층(114)은 제1 영역의 실리콘층(108)에 비하여 광투과가 잘 될 수 있다. 이에 따라, 제2 영역의 포토키(104)는 노광 공정이나 오버레이 측정 공정시 얼라인 키 및 오버레이 키 역할을 용이하게 수행할 수 있다.
도 4를 참조하면, 실리콘층(108) 및 매립 산화층(114) 상에 마스크층(118)을 형성할 수 있다. 마스크층(118)은 실리콘층(108) 및 매립 산화층(114)과 식각 선택비를 가질 수 있는 물질층으로 형성할 수 있다. 마스크층(118)은 질화층으로 형성할 수 있다.
마스크층(118) 상에 포토레지스트 패턴(120)을 형성할 수 있다. 포토레지스트 패턴(120)은 매립 산화층(114) 하부에 형성된 포토키(104)를 이용하여 패턴층(102)에 정렬되도록 패턴층(102)의 상부 레벨의 마스크층(118) 상에 형성할 수 있다.
포토레지스트 패턴(120)을 형성할 때 포토키(104)는 기판(100) 상에 형성된 패턴층과 정렬되도록 얼라인 키 및 오버레이 키 역할을 수행할 수 있다. 앞서 설명한 바와 같이, 제2 영역의 포토키(104) 상에 형성되는 매립 산화층(114)은 제1 영역의 몰드 실리콘층(108)에 비하여 광투과가 잘 될 수 있기 때문에, 제2 영역의 포토키(104)는 노광 공정이나 오버레이 측정 공정시 얼라인 키 및 오버레이 키 역할을 용이하게 수행하여 포토레지스트 패턴(120)을 패턴층(102)에 정렬되도록 형성할 수 있다.
도 5 및 도 6을 참조하면, 도 5에 도시한 바와 같이 포토레지스트 패턴(120)을 식각 마스크로 마스크층(118)을 식각하여 마스크 패턴층(122)을 형성할 수 있다. 이어서, 포토레지스트 패턴(120)을 제거한 후, 도 6에 도시한 바와 같이 마스크 패턴층(122)을 식각 마스크로 실리콘층(108)을 식각하여 실리콘 패턴층(124)을 형성할 수 있다. 실리콘층(108)을 식각하는 단계에서 제1 영역에 형성된 패턴층(102)을 노출하는 홀(128)을 형성할 수 있다.
실리콘 패턴층(124)을 형성할 때, 매립 산화층(114)도 일부 식각되어 매립 산화 패턴층(126)이 형성될 수 있다. 결과적으로, 본 발명의 기술적 사상은 매립 산화층(114) 하부에 형성된 포토키(104)를 이용하여 실리콘층(108)을 패터닝하여 패턴층(102)의 상부 레벨에 패턴층(102)과 정렬되도록 실리콘 패턴층(124)을 형성할 수 있다.
도 7 내지 도 13은 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 본 발명의 기술적 사상의 제2 실시예에 의한 반도체 소자의 제조 방법은 제1 실시예를 커패시터 형성에 적용한 일 예를 도시한 것이다.
도 7을 참조하면, 패턴층(202)이 형성된 셀/주변회로 영역(셀 및 주변회로 영역)과 포토키(204)가 형성된 스크라이브 라인 영역으로 구분되어 있는 기판(200)을 제공한다. 기판(200)은 실리콘 기판일 수 있다. 패턴층(202)은 소자형성용 패턴층일 수 있다. 패턴층(202)은 금속층일 수 있으며, 비트 라인 패턴일 수 있다. 패턴층(202)은 복수개의 패턴들로 이루어질 수 있다. 패턴층(202)은 콘택 플러그 형태로 형성될 수 있다. 셀/주변회로 영역에는 트랜지스터(미도시) 및 불순물 영역(미도시)이 형성되어 있을 수도 있다.
포토키(204)는 패턴층(202)과 동일한 물질로 형성될 수 있다. 포토키(204)는 복수개의 패턴들로 이루어질 수 있다. 포토키(204)는 콘택 플러그 형태로 형성될 수 있다. 패턴층(202) 및 포토키(204)는 층간 절연층(206), 예컨대 산화층으로 절연될 수 있다.
셀/주변회로 영역 및 스크라이브 라인 영역 상에 몰드 실리콘층(208)을 형성할 수 있다. 몰드 실리콘층(208)은 패턴층(202) 및 포토키(204)의 상에 형성될 수 있다. 몰드 실리콘층(208)은 몰드 역할을 수행할 수 있는 물질층일 수 있다. 몰드 실리콘층(208)은 비교적 두꺼운 층으로 약 10000 내지 20000Å으로 형성할 수 있다.
몰드 실리콘층(208)은 후공정을 통하여 몰드 실리콘 패턴층(도 12의 224)으로 형성된다. 몰드 실리콘 패턴층(도 12의 224)은 몰드 산화 패턴층에 비하여 종횡비를 향상시켜 커패시턴스를 향상시킬 수 있다. 또한, 몰드 실리콘 패턴층(도 12의 224)은 몰드 산화 패턴층에 비하여 하부폭의 크기가 상부폭보다 작은 현상을 방지할 수 있다. 몰드 실리콘 패턴층(도 12의 224)은 종횡비가 증가하더라도 몰드 산화 패턴층에 비하여 휘어지거나 넘어지는 현상을 억제할 수 있다.
도 8 및 도 9를 참조하면, 몰드 실리콘층(208)을 패터닝하여 스크라이브 라인 영역의 포토키(204)가 형성된 포토키 부분을 노출하는 홀(210)을 형성할 수 있다. 홀(210)을 형성하는 이유는 셀/주변회로 영역의 몰드 실리콘층(208)과 같은 레벨에 있는 스크라이브 라인 영역의 몰드 실리콘층(208)을 다른 물질로 교체하기 위함이다. 홀(210)의 바닥 및 양측벽에 필요에 따라 라이너층(212), 예컨대 질화층을 형성할 수 있다. 라이너층(212)은 후공정에서 후공정에 형성되는 매립 산화층의 식각을 방지하기 위하여 형성할 수 있다. 라이너층(212)은 150Å 내지 250Å의 두께로 형성할 수 있다.
이어서, 도 9에 도시한 바와 같이 포토키(204)가 형성된 포토키 부분을 노출하는 홀(210)을 매립하도록 매립 산화층(214)을 형성할 수 있다. 매립 산화층(214)은 다마슨(damascene) 방법으로 형성할 수 있다. 즉, 매립 산화층(214)은 홀(210)을 매립하면서 스크라이브 라인 영역 및 셀/주변회로 영역의 전면에 산화층(216)을 형성하고, 몰드 실리콘층(208)을 식각 저지층으로 산화층(216)을 에치백, 예컨대 에치백 또는 화학기계적연마하여 형성할 수 있다.
이와 같은 공정을 통하여 셀/주변회로 영역의 몰드 실리콘층(208)과 같은 레벨에 있는 스크라이브 라인 영역의 몰드 실리콘층(208)을 매립 산화층(214)으로 교체할 수 있다. 스크라이브 라인 영역의 포토키 부분 상에 형성되는 매립 산화층(214)은 셀/주변회로 영역의 몰드 실리콘층(208)에 비하여 광투과가 잘 될 수 있다. 이에 따라, 스크라이브 라인 영역의 포토키(204)는 노광 공정이나 오버레이 측정 공정시 얼라인 키 및 오버레이 키 역할을 용이하게 수행할 수 있다.
도 10 및 도 11을 참조하면, 몰드 실리콘층(208) 및 매립 산화층(214) 상에 마스크층(218)을 형성할 수 있다. 도 11에 도시한 바와 같이 마스크층(218) 상에 포토레지스트 패턴(220)을 형성할 수 있다. 포토레지스트 패턴(220)은 매립 산화층(214) 하부에 형성된 포토키(204)를 이용하여 패턴층(202)에 정렬되도록 패턴층(202)의 상부 레벨의 마스크층(218) 상에 형성할 수 있다.
도 12를 참조하면, 포토레지스트 패턴(220)을 식각 마스크로 마스크층(218)을 식각하여 마스크 패턴층(222)을 형성할 수 있다. 계속하여, 포토레지스트 패턴(220)을 제거한 후, 마스크 패턴층(222)을 식각 마스크로 몰드 실리콘층(208)을 식각하여 몰드 실리콘 패턴층(224)을 형성할 수 있다. 몰드 실리콘층(208)을 식각하는 단계에서 셀/주변회로 영역에 형성된 패턴층(202)을 노출하는 홀(225)을 형성할 수 있다. 몰드 실리콘 패턴층(224)을 형성할 때, 매립 산화층(214)도 일부 식각되어 매립 산화 패턴층(226)이 형성될 수 있다.
이와 같이 매립 산화층(214) 하부에 형성된 포토키(204)를 이용하여 몰드 실리콘층(208)을 패터닝하여 패턴층(202)의 상부 레벨에 패턴층(202)과 정렬되도록 몰드 실리콘 패턴층(224)을 형성할 수 있다.
도 13을 참조하면, 마스크 패턴층(222)을 제거한 후에, 셀/주변회로 영역의 패턴층(202)의 상부와 몰드 실리콘 패턴층(224)을 구성하는 몰드 실리콘 패턴들의 내부에 도전층(미도시)을 형성할 수 있다. 도전층은 금속층, 예컨대 티타늄/티타늄 질화층으로 형성할 수 있다. 이어서, 몰드 실리콘 패턴층(224)을 제거하여 하부 도전 패턴층(228)을 형성할 수 있다. 하부 도전 패턴층(228)은 실린더형태로 형성될 수 있다. 몰드 실리콘 패턴층(224)은 불산 또는 LAL(Limulus amoebocyte lysate)을 이용하여 이용하여 제거될 수 있다.
하부 도전 패턴층(228) 상에 유전체층(230) 및 상부 도전 패턴층(232)을 순차적으로 형성하여 커패시터를 형성할 수 있다. 상부 도전 패턴층(232)은 금속층, 예컨대 티타늄/티타늄 질화층이나 SiGe층으로 형성할 수 있다.
도 14 내지 도 26은 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
구체적으로, 본 발명의 기술적 사상의 제3 실시예에 의한 반도체 소자의 제조 방법은 제1 실시예를 커패시터 형성에 적용한 일 예를 도시한 것이다.
도 14를 참조하면, 패턴층(302)이 형성된 셀/주변회로 영역(셀 및 주변회로 영역)과 포토키(304)가 형성된 스크라이브 라인 영역으로 구분되어 있는 기판(300)을 제공한다. 기판(300)은 실리콘 기판일 수 있다. 패턴층(302)은 소자형성용 패턴층일 수 있다. 패턴층(302)은 금속층일 수 있으며, 비트 라인 패턴일 수 있다. 패턴층(302) 및 포토키(304)는 층간 절연층(306), 예컨대 산화층으로 절연될 수 있다. 패턴층(302), 포토키(304) 및 층간 절연층(306) 상에는 제1 라이너층(307)이 형성될 수 있다. 제1 라이너층(307)은 150Å 내지 250Å의 두께로 형성할 수 있다. 제1 라이너층(307)은 질화층일 수 있다. 제1 라이너층(307)은 필요에 따라 형성하지 않을 수도 있다.
셀/주변회로 영역 및 스크라이브 라인 영역 상에 몰드 실리콘층(308)을 형성할 수 있다. 몰드 실리콘층(308)은 하부 몰드 실리콘층(308a) 및 상부 몰드 실리콘층(308b)으로 형성할 수 있다. 몰드 실리콘층(308)은 몰드 역할을 수행할 수 있는 물질층일 수 있다. 몰드 실리콘층(308)은 비교적 두꺼운 층으로 약 10000 내지 20000Å으로 형성할 수 있다.
몰드 실리콘층(308)은 후공정을 통하여 몰드 실리콘 패턴층(도 21의 324으로 형성된다. 몰드 실리콘 패턴층(도 21의 324)은 몰드 산화 패턴층에 비하여 종횡비를 향상시켜 커패시턴스를 향상시킬 수 있다. 또한, 몰드 실리콘 패턴층(도 21의 324)은 몰드 산화 패턴층에 비하여 하부폭의 크기가 상부폭보다 작은 현상을 방지할 수 있다. 몰드 실리콘 패턴층(도 21의 324)은 종횡비가 증가하더라도 몰드 산화 패턴층에 비하여 휘어지거나 넘어지는 현상을 억제할 수 있다.
하부 몰드 실리콘층(308a) 및 상부 몰드 실리콘층(308b) 사이에는 내부 지지층(309)을 형성할 수 있다. 내부 지지층(309)은 질화층으로 형성할 수 있다. 몰드 실리콘층(308), 즉 상부 몰드 실리콘층(308b) 상에 제1 지지층(311)을 형성할 수 있다. 제1 지지층(311)은 질화층으로 형성할 수 있다. 내부 지지층(309) 및/또는 제1 지지층(311)은 필요에 따라 형성하지 않을 수 있다.
몰드 실리콘층(308)은 후공정에서 실리콘 패턴층으로 형성할 경우 산화 패턴층에 비하여 넘어지지 않고 상부 및 하부간의 패턴 폭 차이를 줄일 수 있다. 제1 지지층(311) 상에 스크라이브 라인 영역의 상부 부분을 노출하는 제1 포토레지스트 패턴(313)을 형성할 수 있다.
도 15를 참조하면, 제1 포토레지스트 패턴(313)을 식각 마스크로 제1 지지층(311), 몰드 실리콘층(308) 및 내부 지지층(309)을 식각하여 스크라이브 라인 영역의 포토키 부분을 노출하는 홀(310)을 형성할 수 있다. 다시 말해, 제1 지지층(311), 몰드 실리콘층(308) 및 내부 지지층(309)을 패터닝하여 스크라이브 라인 영역의 포토키 영역을 노출하는 홀(310)을 형성할 수 있다. 홀(310)을 형성하는 이유는 셀/주변회로 영역의 몰드실리콘층(308)과 같은 레벨에 있는 스크라이브 라인 영역의 몰드 실리콘층(308)을 다른 물질로 교체하기 위함이다.
도 16을 참조하면, 홀(310)의 바닥 및 양측벽에 필요에 따라 제2 라이너층(312), 예컨대 질화층을 형성할 수 있다. 제2 라이너층(312)은 150Å 내지 250Å의 두께로 형성할 수 있다. 제2 라이너층(312)은 후속의 몰드 실리콘 패턴층의 제거시 매립 산화층을 보호하기 위하여 형성할 수 있다. 제2 라이너층(312)은 필요에 따라 형성하지 않을 수도 있다.
이어서, 포토키(304)가 형성된 포토키 부분을 노출하는 홀(310)을 매립하도록 매립 산화층(314)을 형성할 수 있다. 매립 산화층(314)은 다마슨(damascene) 방법으로 형성할 수 있다. 즉, 매립 산화층(314)은 홀(310)을 매립하면서 스크라이브 라인 영역 및 셀/주변회로 영역의 전면에 산화층(316)을 형성하고, 제1 지지층(311)을 식각 저지층으로 산화층(316)을 식각, 예컨대 에치백 또는 화학기계적연마하여 형성할 수 있다.
이와 같은 공정을 통하여 셀/주변회로 영역의 몰드 실리콘층(308)과 같은 레벨에 있는 스크라이브 라인 영역의 몰드 실리콘층(308)을 매립 산화층(114)으로 교체할 수 있다. 스크라이브 라인 영역의 포토키 부분 상에 형성되는 매립 산화층(314)은 셀/주변회로 영역의 몰드 실리콘층(308)에 비하여 광투과가 잘 될 수 있다. 이에 따라, 스크라이브 라인 영역의 포토키(304)는 노광 공정이나 오버레이 측정 공정시 얼라인 키 및 오버레이 키 역할을 용이하게 수행할 수 있다.
도 17 및 도 18을 참조하면, 매립 산화층(314) 및 지지층(311) 상에 제2 지지층(315)을 더 형성할 수 있다. 제2 지지층(315)은 매립 산화층(314)을 보호하는 보호층을 역할을 수행할 수 있다. 제2 지지층(315)은 질화층으로 형성할 수 있다. 제2 지지층(315)은 필요에 따라 형성하지 않을 수도 있다.
이어서, 제2 지지층(315) 상에 복수개의 마스크층들(318)을 형성할 수 있다. 마스크층들(318)은 제1 산화층(318a), 폴리실리콘층(318b), 제2 산화층(318c), 반사방지층(318d) 및 질화층(318e)으로 구성될 수 있다. 제1 산화층(318a)은 8000Å 내지 10000Å, 폴리실리콘층(318b)은 4000Å 내지 6000Å, 제2 산화층(318c)은 1000Å 내지 3000Å, 반사방지층(318d)은 1000Å 내지 3000Å, 질화층(318e)은 500Å 내지 1000Å으로 형성할 수 있다. 반사 방지층(118d)은 필요에 따라 형성하지 않을 수도 있다. 마스크층들(318)중 질화층(318e)은 최상부 마스크층이다. 이와 같이 제2 지지층(315) 상에 복수개의 마스크층들(318)을 형성하는 이유는 반도체 소자의 고집적화됨에 따라 후속 공정의 몰드 실리콘층(308)을 미세하게 패터닝하기 위한 것이다.
마스크층들(318)중 최상부 마스크층(318e) 상에 제2 포토레지스트 패턴(320)을 형성할 수 있다. 포토레지스트 패턴(320)은 매립 산화층(314) 하부에 형성된 포토키(304)를 이용하여 패턴층(302)에 정렬되도록 패턴층(302)의 상부 레벨의 최상부 마스크층(318e) 상에 형성할 수 있다.
계속하여, 도 18에 도시한 바와 같이 제2 포토레지스트 패턴(320)을 마스크로 최상부 마스크층(318e) 및 반사 방지층(318d)을 식각하여 최상부 마스크 패턴층(318e-1) 및 반사 방지 패턴층(318d-1)을 형성한다. 이어서, 제2 포토레지스트 패턴(320)을 제거한다.
도 19를 참조하면, 최상부 마스크 패턴층(318e-1) 및 반사 방지 패턴층(318d-1)을 식각 마스크로 제2 산화층(318c)을 식각하여 제2 산화 패턴층(318c-1)을 형성한다. 최상부 마스크 패턴층(318e-1) 및 반사 방지 패턴층(318d-1)은 제2 산화 패턴층(318c-1)의 식각시 제거될 수 있다. 계속하여, 제2 산화 패턴층(318c-1)을 식각 마스크로 폴리실리콘층(318b), 제1 산화층(318a), 제2 지지층(315) 및 제1 지지층(311)을 식각하여 폴리실리콘 패턴층(318b-1), 제1 산화 패턴층(318a-1), 제2 지지 패턴층(315-1) 및 제1 지지 패턴층(311-1)을 형성한다. 폴리실리콘층(318b), 제1 산화층(318a), 제2 지지층(315) 및 제1 지지층(311)의 식각시에 스크라이브 라인 영역 상의 매립 산화층(314)도 식각될 수 있다.
도 20 및 도 21을 참조하면, 제2 산화 패턴층(318c-1) 및 폴리실리콘 패턴층(318b-1)을 제거한다. 제2 산화 패턴층(318c-1)은 앞서의 식각 공정시 제거될 수도 있다. 이어서, 도 21에 도시한 바와 같이 제1 산화 패턴층(318a-1), 제2 지지 패턴층(315-1) 및 제1 지지 패턴층(311-1)을 식각 마스크로 몰드 실리콘층(308) 및 내부 지지층(309)을 식각하여 몰드 실리콘 패턴층(324) 및 제1 내부 지지 패턴층(309-1)을 형성할 수 있다.
몰드 실리콘층(308)을 식각하는 단계에서 셀/주변회로 영역에 형성된 패턴층(302)을 노출하는 홀(323)을 형성할 수 있다. 몰드 실리콘 패턴층(324)을 형성할 때, 매립 산화층(314)도 더 식각될 수 있다. 이와 같이 매립 산화층(314) 하부에 형성된 포토키(304)를 이용하여 몰드 실리콘층(308)을 패터닝하여 패턴층(302)의 상부 레벨에 패턴층(302)과 정렬되도록 몰드 실리콘 패턴층(324)을 형성할 수 있다.
도 22를 참조하면, 셀/주변회로 영역의 패턴층(302)의 상부와 몰드 실리콘 패턴층(324)을 구성하는 몰드 실리콘 패턴들의 내부에 하부 도전 패턴층(328)을 형성할 수 있다. 다시 말해, 셀/주변회로 영역의 패턴층(302)을 노출하는 홀(323)을 매립하도록 하부 도전 패턴층(328)을 형성할 수 있다. 그리고, 매립 산화층(314) 내에도 하부 도전 패턴층(329)이 형성될 수 있다. 하부 도전 패턴층(328, 329)은 금속층, 예컨대 티타늄/티타늄 질화층으로 형성할 수 있다. 이어서, 제1 산화 패턴층(318a-1)을 제거할 수 있다.
도 23을 참조하면, 제2 지지 패턴층(315-1) 및 제1 지지 패턴층(311-1)을 패터닝하여 제3 지지 패턴층(311-2) 및 제4 지지 패턴층(315-2)을 형성한다. 셀/주변회로 영역에 형성된 제3 지지 패턴층(311-2) 및 제4 지지 패턴층(315-2)은 하부 도전 패턴층(328)의 도전 패턴들 사이를 지지하는 역할을 수행하고, 스크라이브 라인 영역 상의 제3 지지 패턴층(311-2) 및 제4 지지 패턴층(315-2)은 매립 산화층(314)을 보호하는 역할을 수행한다.
도 24를 참조하면, 제3 지지 패턴층(311-2) 및 제4 지지 패턴층(315-2)으로 스크라이브 라인 영역을 보호하면서 셀/주변회로 영역과 스크라이브 라인 영역 사이의 내부 지지 패턴층(309-1) 및 몰드 실리콘 패턴층(324)을 식각한다. 이렇게 될 경우에는 기판(300) 상에서 높이가 줄여진 몰드 실리콘 패턴층(324-1)이 형성될 수 있고, 셀/주변회로 영역의 하부 도전 패턴층(328)을 지지하는 제2 내부 지지 패턴층(309-2)이 형성될 수 있다.
도 25 및 도 26을 참조하면, 높이가 줄여진 몰드 실리콘 패턴층(324-1)을 제거한다. 몰드 실리콘 패턴층(324-1)은 불산 또는 LAL(Limulus amoebocyte lysate)을 이용하여 제거될 수 있다. 이렇게 몰드 실리콘 패턴층(324)을 식각하여 높이를 줄인 후에 제거할 경우 보다 더 용이하게 몰드 실리콘 패턴층(324)을 제거할 수 있다. 이어서, 셀 /주변회로 영역의 하부 도전 패턴층(328) 상에 유전체층(330) 및 상부 도전 패턴층(332)을 순차적으로 형성한다. 상부 도전 패턴층(332)은 금속층, 예컨대 티타늄/티타늄 질화층이나 SiGe층으로 형성할 수 있다. 이렇게 되면, 하부 도전 패턴층(328) 상에 유전체층(330) 및 상부 도전 패턴층(332)으로 이루어진 커패시터가 형성될 수 있다.
도 27은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자 제조시 발생하는 오버레이 레지듀얼을 도시한 도면이다.
구체적으로, 오버레이 레지듀얼값은 반도체 소자의 제조 공정에서 전공정과 현공정에서 형성된 패턴들간의 정렬 상태를 나타내는 수치이다. 이러한 오버레이 레지듀얼값을 측정하는 방법은 기판 상에 형성된 패턴과 레티클 상의 오버레이 마크를 중첩시켜 노광시켰을 때 기판 상에 남아있는 패턴의 크기를 측정한다. 즉, 패턴의 정렬 상태가 양호할 경우 패턴과 마크가 정확하게 일치하여 오버레이 레지듀얼값이 존재하지 않게 되며, 패턴의 정렬 상태가 불량할 경우 패턴과 마크가 일치하지 않아 오버레이 레지듀얼값이 존재한다.
본 발명의 기술적 사상의 실시예들에 따라 매립 산화층을 몰드 산화층으로 이용한 경우 오버레이 레지듀얼값은 약 8nm이다. 이에 반하여, 본 발명의 기술적 사상의 실시예들과는 다르게 매립 산화층을 몰드 산화층으로 이용하지 않고, 몰드 실리콘층을 이용할 경우 오버레이 레지듀얼은 약 16nm이다. 이와 같이 본 발명의 기술적 사상에 따를 경우 오버레이 레지듀얼값이 작은 이유는 몰드 산화층의 광투과도가 몰드 실리콘층보다 좋기 때문으로 이해될 수 있다. 결과적으로, 본 발명의 기술적 사상에 따라 반도체 소자를 제조할 경우 오버레이 레지듀얼값을 크게 줄일 수 있다.
도 28은 본 발명의 기술적 사상에 의한 제조된 반도체 소자를 포함하는 메모리 모듈의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다. 복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 반도체 소자는 DRAM(Dynamic random access memory)일 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM(single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM(dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM(fully buffered DIMM)일 수 있다.
도 29는 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 30은 본 발명의 기술적 사상에 의해 제조된 반도체 소자를 포함하는 시스템의 개략도이다.
구체적으로, 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다. 시스템(3000)의 메모리(3200)는 RAM(random access memory) 및 ROM(read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브(floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함할 수 있다. 특히, 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 본 발명을 다양한 실시예를 들어 상세하게 설명하였으나, 본 발명은 전술한 실시예들 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100, 200, 300: 기판, 102, 202, 302: 패턴층, 104, 204, 304: 포토키, 108: 실리콘층, 110, 210, 225, 310: 홀, 112, 212, 307, 312: 라이너층, 114, 214, 314: 매립 산화층, 118, 218, 318: 마스크층, 120, 220, 313, 320: 포토레지스트 패턴, 122, 222: 마스크 패턴층, 124: 실리콘 패턴층, 208, 308: 몰드 실리콘층, 224, 324: 몰드 실리콘 패턴층, 228, 328: 하부 도전 패턴층, 230, 330: 유전체층, 232, 332: 상부 도전 패턴층, 311, 315: 지지층,

Claims (10)

  1. 패턴층이 형성된 제1 영역과 포토키가 형성된 제2 영역으로 구분되어 있는 기판을 제공하는 단계;
    상기 제1 영역 및 제2 영역의 상기 기판 상에 실리콘층을 형성하는 단계;
    상기 실리콘층의 일부분을 제거하여 상기 제2 영역의 상기 포토키를 노출하는 홀을 형성하는 단계;
    상기 포토키를 노출하는 홀을 매립하도록 매립 산화층을 형성하는 단계;
    상기 실리콘층 및 상기 매립 산화층 상에 마스크층을 형성하는 단계;
    상기 매립 산화층 아래에 형성된 포토키를 얼라인 키로 이용하여 상기 마스크층보다 상부 레벨로 상기 마스크층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 하여 상기 마스크층의 일부를 식각하여 마스크 패턴층을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 마스크 패턴층을 식각 마스크로 하여 상기 실리콘층의 일부분을 식각하여 상기 제1 영역의 상기 패턴층을 노출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 매립 산화층은 다마슨 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서, 상기 매립 산화층을 형성하는 단계는,
    상기 홀을 매립하면서 상기 제1 영역 및 제2 영역의 전면에 산화층을 형성하는 단계; 및
    상기 실리콘층을 식각 저지층으로 상기 산화층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 홀의 바닥 및 양측벽에 라이너층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 패턴층은 금속층으로 형성하고,
    상기 실리콘층의 일부분을 식각하는 단계 후에,
    상기 제1 영역의 패턴층의 상부와 상기 남아 있는 실리콘 패턴들 사이에 도전층을 형성하는 단계;
    상기 실리콘 패턴들을 제거하여 하부 도전 패턴층을 형성하는 단계; 및
    상기 하부 도전 패턴층 상에 유전체층 및 상부 도전 패턴층을 순차적으로 형성하여 커패시터를 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 포토레지스트 패턴을 형성할 때, 상기 포토키는 상기 기판 상에 형성된 상기 패턴층과 정렬되도록 하는 오버레이 키인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 패턴층이 형성된 셀 및 주변회로 영역과, 포토키가 형성된 스크라이브 라인 영역으로 구분되어 있는 기판을 제공하는 단계;
    상기 기판의 셀 및 주변회로 영역과 스크라이브 라인 영역 상에 몰드 실리콘층을 형성하는 단계;
    상기 몰드 실리콘층의 일부분을 식각하여 상기 스크라이브 라인 영역의 상기 포토키를 노출하는 홀을 형성하는 단계;
    상기 포토키을 노출하는 홀을 매립하도록 매립 산화층을 형성하는 단계;
    상기 몰드 실리콘층 및 상기 매립 산화층 상에 지지층을 형성하는 단계;
    상기 매립 산화층 하부에 형성된 포토키를 얼라인 키로 이용하여 상기 지지층보다 상부 레벨로 상기 지지층 상에 마스크 패턴층을 형성하는 단계;
    상기 마스크 패턴층을 식각 마스크로 상기 지지층의 일부분을 식각하여 지지 패턴층을 형성하는 단계;
    상기 마스크 패턴층을 제거하는 단계; 및
    상기 지지 패턴층을 식각 마스크로 상기 몰드 실리콘층의 일부분을 식각하여 상기 셀 및 주변회로 영역의 상기 패턴층을 노출하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 몰드 실리콘층의 내부에 내부 지지층을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 마스크 패턴층을 형성하는 단계는,
    상기 매립 산화층 및 몰드 실리콘층 상에 복수개의 마스크층들을 형성하는 단계;
    상기 매립 산화층 하부에 형성된 포토키를 이용하여 상기 패턴층의 상부 레벨의 상기 최상부 마스크층 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 상기 최상부 마스크층을 식각하여 최상부 마스크 패턴층을 형성하는 단계; 및
    상기 최상부 마스크 패턴층을 식각 마스크로 이용하여 상기 복수개의 마스크층들을 순차적으로 식각하여 상기 마스크 패턴층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 몰드 실리콘층의 일부분을 식각하여 몰드 실리콘 패턴층을 형성하고, 상기 몰드 실리콘 패턴층의 형성 후에 상기 셀 및 주변회로 영역의 패턴층의 상부와 상기 몰드 실리콘 패턴층을 구성하는 몰드 실리콘 패턴들의 내부에 상기 지지 패턴층에 의하여 지지되는 하부 도전 패턴층을 형성하는 단계; 및 상기 몰드 실리콘 패턴층을 제거하는 단계를 포함하고,
    상기 몰드 실리콘층을 제거하는 단계는, 상기 지지 패턴층 및 몰드 실리콘 패턴층을 식각하여 상기 몰드 실리콘 패턴층의 높이를 낮추는 단계; 및 상기 높이가 낮춰진 셀 및 주변회로 영역의 상기 몰드 실리콘 패턴층을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020120086005A 2012-08-06 2012-08-06 포토키를 이용한 반도체 소자의 제조 방법 KR101874586B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120086005A KR101874586B1 (ko) 2012-08-06 2012-08-06 포토키를 이용한 반도체 소자의 제조 방법
US13/957,572 US9230808B2 (en) 2012-08-06 2013-08-02 Method of fabricating semiconductor device using photo key

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120086005A KR101874586B1 (ko) 2012-08-06 2012-08-06 포토키를 이용한 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20140019632A KR20140019632A (ko) 2014-02-17
KR101874586B1 true KR101874586B1 (ko) 2018-07-04

Family

ID=50025898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120086005A KR101874586B1 (ko) 2012-08-06 2012-08-06 포토키를 이용한 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US9230808B2 (ko)
KR (1) KR101874586B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019082689A1 (ja) * 2017-10-26 2019-05-02 ソニーセミコンダクタソリューションズ株式会社 半導体装置、固体撮像素子、製造方法、および電子機器
KR102499041B1 (ko) * 2019-01-10 2023-02-14 삼성전자주식회사 반도체 소자 형성 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL166156C (nl) * 1971-05-22 1981-06-15 Philips Nv Halfgeleiderinrichting bevattende ten minste een op een halfgeleidersubstraatlichaam aangebrachte halfge- leiderlaag met ten minste een isolatiezone, welke een in de halfgeleiderlaag verzonken isolatielaag uit door plaatselijke thermische oxydatie van het half- geleidermateriaal van de halfgeleiderlaag gevormd isolerend materiaal bevat en een werkwijze voor het vervaardigen daarvan.
JPH03142820A (ja) * 1989-10-27 1991-06-18 Fuji Electric Co Ltd 半導体装置の製造方法
JPH03268355A (ja) * 1990-03-16 1991-11-29 Mitsubishi Electric Corp 半導体装置の製造方法
US6303460B1 (en) * 2000-02-07 2001-10-16 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method for manufacturing the same
JP3588582B2 (ja) * 2000-10-20 2004-11-10 松下電器産業株式会社 半導体装置の製造方法
JP3665275B2 (ja) * 2001-05-28 2005-06-29 沖電気工業株式会社 位置合わせマークの形成方法
KR100505690B1 (ko) * 2003-06-13 2005-08-03 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
US6933204B2 (en) * 2003-10-13 2005-08-23 International Business Machines Corporation Method for improved alignment of magnetic tunnel junction elements
DE102004063949B4 (de) 2004-09-09 2008-10-16 Qimonda Ag Verfahren zum Herstellen eines eine becherförmige Elektrodenstruktur aufweisenden Kondensators
KR20060035473A (ko) 2004-10-22 2006-04-26 삼성전자주식회사 실린더형 커패시터의 하부 전극 제조방법
JP2006135261A (ja) 2004-11-09 2006-05-25 Elpida Memory Inc キャパシタの製造方法
KR20070055243A (ko) 2005-11-25 2007-05-30 주식회사 하이닉스반도체 반도체 소자의 오버레이 패턴 형성방법
KR20070060349A (ko) 2005-12-08 2007-06-13 주식회사 하이닉스반도체 반도체 소자의 스토리지전극 형성방법
KR100732282B1 (ko) 2005-12-30 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20070084722A (ko) 2006-02-21 2007-08-27 주식회사 하이닉스반도체 실린더형 오버레이 버니어를 갖는 반도체소자의 제조방법
KR20070109018A (ko) * 2006-05-09 2007-11-15 삼성전자주식회사 반도체 장치의 제조 방법
JP2008218656A (ja) * 2007-03-02 2008-09-18 Denso Corp 半導体装置の製造方法及び半導体ウエハ
KR20080106650A (ko) 2007-06-04 2008-12-09 삼성전자주식회사 반도체 커패시터의 제조 방법
KR20090102071A (ko) 2008-03-25 2009-09-30 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 형성 방법
US8274777B2 (en) 2008-04-08 2012-09-25 Micron Technology, Inc. High aspect ratio openings
US7723178B2 (en) * 2008-07-18 2010-05-25 International Business Machines Corporation Shallow and deep trench isolation structures in semiconductor integrated circuits
KR101489329B1 (ko) * 2008-09-09 2015-02-06 삼성전자주식회사 포토키 및 이를 이용한 반도체 소자의 제조방법
KR101035395B1 (ko) 2008-09-29 2011-05-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20100073096A (ko) 2008-12-22 2010-07-01 주식회사 하이닉스반도체 반도체 소자의 커패시터 형성방법
KR20120005253A (ko) 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 메모리 디바이스의 오버레이 버니어

Also Published As

Publication number Publication date
US9230808B2 (en) 2016-01-05
KR20140019632A (ko) 2014-02-17
US20140038383A1 (en) 2014-02-06

Similar Documents

Publication Publication Date Title
US10096520B2 (en) Semiconductor device and method of fabricating the same
US20200176453A1 (en) Semiconductor structure with capacitor landing pad and method of make the same
US8557660B2 (en) Semiconductor device and method for forming the same
US8471305B2 (en) Semiconductor device and method of manufacturing the same
US10777560B2 (en) Semiconductor device and method of fabricating the same
US9496381B2 (en) Semiconductor device and method of fabricating the same
KR20130100463A (ko) 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR20130041630A (ko) 반도체 기억 소자의 형성 방법
US8372748B2 (en) Method for forming semiconductor device
US9177793B2 (en) Methods of fabricating a semiconductor device
KR101709172B1 (ko) 반도체 소자의 제조방법
KR101874586B1 (ko) 포토키를 이용한 반도체 소자의 제조 방법
US8884351B2 (en) Hybrid electrical contacts
JP4698427B2 (ja) 半導体装置の製造方法
US20110057240A1 (en) Semiconductor device and method of manufacturing the same
CN104517955A (zh) 半导体基板及其制造方法
KR100876768B1 (ko) 반도체 소자 및 그 제조 방법
US11233196B2 (en) Memory device structure including tilted sidewall and method for fabricating the same
KR101139461B1 (ko) 반도체 소자 및 그 형성 방법
WO2022062548A1 (zh) 存储器的制造方法和存储器
KR20230056455A (ko) 집적 회로 반도체 소자
US20110260226A1 (en) Semiconductor device and method for forming the same
KR100673130B1 (ko) 반도체 소자 및 그의 제조 방법
KR20150126425A (ko) 오버레이 버니어 마스크
KR20110012349A (ko) 셀 캐패시터 형성을 위한 오버레이 버니어

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant