KR20090044409A - 스페이서 패터닝을 이용한 패턴 형성방법 - Google Patents

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Abstract

본 발명의 스페이서 패터닝을 이용한 패턴 형성방법은, 미세 패턴이 형성되는 제1 영역 및 패드 패턴이 형성되는 제2 영역을 갖는 기판 위에 패턴대상막을 형성하는 단계와, 패턴대상막 위에 스페이서를 형성하되, 제1 영역에는 미세 패턴 형성용 제1 스페이서를 형성하고, 제2 영역에는 패드 패턴 정렬용 제2 스페이서를 형성하는 단계와, 제2 영역의 상기 패턴대상막 및 제2 스페이서 위에 패드 패턴 형성용 마스크막패턴을 제2 스페이서에 정렬시켜 형성하는 단계와, 그리고 제1 스페이서 및 마스크막패턴을 식각마스크로 패턴대상막에 대한 식각을 수행하여 제1 영역에 상기 제1 스페이서에 의해 한정되는 미세 패턴을 형성하고 제2 영역에 마스크막패턴에 의해 한정되는 패드 패턴을 형성하는 단계를 포함한다.
스페이서 패터닝 기술(SPT), 미세 패턴, 패드 패턴, 오정렬(misalign)

Description

스페이서 패터닝을 이용한 패턴 형성방법{Method of fabricating a pattern using spacer patterning}
본 발명은 반도체소자의 패턴 형성방법에 관한 것으로서, 특히 스페이서 패터닝을 이용한 패턴 형성방법에 관한 것이다.
최근 반도체소자의 집적도가 증가함에 따라 포토리소그라피 공정에서의 해상력 한계가 문제점으로 대두되고 있다. 따라서 최근에는 포토리소그라피 공정에서의 해상력의 한계를 넘는 미세 패턴을 형성하기 위한 하나의 방법으로서 스페이서 패터닝 기술(SPT; Spacer Patterning Technology)이 각광받고 있다. 스페이서 패터닝 기술은 희생막을 이용하여 스페이서 형태의 마스크막패턴을 형성한 후, 이 스페이서를 식각마스크로 한 식각으로 미세 패턴을 형성할 수 있는 기술이다. 스페이서 패터닝 기술을 적용할 경우, 스페이서의 두께 및 간격에 의해 각각 패턴의 폭과 피치(pitch)가 결정되며, 이에 따라, 스페이서의 두께 및 폭을 정밀하게 제어함으로써 포토리소그라피 공정에서의 해상력 한계를 넘는 미세 패턴을 형성할 수 있다.
그런데 대부분의 반도체소자들의 경우, 미세 패턴들 외에도 아직 포토리소그라피 공정의 해상력으로도 충분히 형성가능한 통상의 패턴들도 또한 포함하고 있 다. 이 경우 미세 패턴들은 스페이서 패터닝 기술을 이용하여 형성하는 반면에, 통상의 패턴들은 포토리소그라피 공정을 이용하여 형성하고 있다. 이와 같이 별도로 패턴 형성공정을 수행하는 경우, 미세 패턴과 통상적인 패턴 사이의 오정렬(misalign)이 발생할 수 있으며, 오정렬은 후속 공정에서 에러(error)를 유발시켜 소자의 안정성을 크게 저하시킨다.
일 예로서, 라인 형태를 갖는 게이트 미세 패턴과 이에 인접하는 패드 패턴을 형성하는 경우, 먼저 스페이서 패터닝 기술을 이용하여 패턴하고자 하는 대상막 위에 스페이서를 형성한다. 다음에 통상의 포토리소그라피에 따른 노광 및 현상을 수행하여 패드 패턴이 형성될 대상막 위에 포토레지스트막패턴을 형성한다. 그리고 스페이서 및 포토레지스트막패턴을 식각마스크로 하여 대상막을 식각함으로써 게이트 미세 패턴 및 패드 패턴을 형성한다. 이 경우, 스페이서 형성공정과 포토레지스트막패턴 형성공정이 별개로 이루어짐에 따라, 포토레지트막패턴 형성과정에서 오정렬이 발생할 수 있다. 그러면 후속 공정, 예컨대 컨택홀 형성공정을 수행하는데 있어서 패드 패턴 위의 컨택홀에 대해서도 오정렬이 발생된다. 이는 후속의 컨택홀 형성공정이 게이트 미세 패턴이 있는 셀 영역을 기준으로 오버레이(overlay)를 맞추어 이루어지기 때문이다. 앞서 언급한 바와 같이, 이와 같은 오정렬 발생은 소자의 안정성을 저하시키고, 심각한 경우 소자 자체의 불량을 유발할 수도 있다.
본 발명이 해결하고자 하는 과제는, 미세 패턴과 통상적인 패턴 형성에 있어서 오정렬의 발생을 억제시켜 소자의 안정성을 증가시킬 수 있도록 하는 스페이서 패터닝을 이용한 패턴 형성방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 패턴 형성방법은, 미세 패턴이 형성되는 제1 영역 및 패드 패턴이 형성되는 제2 영역을 갖는 기판 위에 패턴대상막을 형성하는 단계와, 패턴대상막 위에 스페이서를 형성하되, 제1 영역에는 미세 패턴 형성용 제1 스페이서를 형성하고, 제2 영역에는 패드 패턴 정렬용 제2 스페이서를 형성하는 단계와, 제2 영역의 상기 패턴대상막 및 제2 스페이서 위에 패드 패턴 형성용 마스크막패턴을 제2 스페이서에 정렬시켜 형성하는 단계와, 그리고 제1 스페이서 및 마스크막패턴을 식각마스크로 패턴대상막에 대한 식각을 수행하여 제1 영역에 상기 제1 스페이서에 의해 한정되는 미세 패턴을 형성하고 제2 영역에 마스크막패턴에 의해 한정되는 패드 패턴을 형성하는 단계를 포함한다.
제1 스페이서 및 제2 스페이서를 형성하는 단계는, 패턴대상막 위에 희생막패턴을 형성하되, 제1 영역에는 상대적으로 작은 폭의 제1 희생막패턴을 형성하고 제2 영역에는 상대적으로 큰 폭의 제2 희생막패턴을 형성하는 단계와, 제1 희생막패턴, 제2 희생막패턴 및 패턴대상막 위에 스페이서용 물질막을 형성하는 단계와, 패턴대상막이 노출되도록 스페이서용 물질막에 대한 식각을 수행하여 제1 희생막패턴의 측벽 및 제2 희생막패턴 측벽에 각각 제1 스페이서 및 제2 스페이서를 형성하는 단계와, 그리고 제1 희생막패턴 및 제2 희생막패턴을 제거하는 단계를 포함할 수 있다.
이 경우, 스페이서용 물질막은 스페이서용 물질막에 대한 식각시 희생막패턴 및 패턴대상막이 식각저지막으로 작용할 정도의 식각선택비를 갖는 물질로 형성할 수 있다. 일 예에서, 스페이서용 물질막은 폴리실리콘막으로 형성하고, 희생막패턴은 산화막으로 형성할 수 있다.
제1 스페이서는 라인 형태를 갖도록 형성하고 제2 스페이서는 원형 또는 사각 형태를 갖도록 형성할 수 있다.
패드 패턴 형성용 마스크막패턴은 포토레지스트막으로 형성할 수 있다.
패드 패턴 형성용 마스크막패턴을 제2 스페이서에 정렬시켜 형성하는 단계는, 패드 패턴 형성용 마스크막패턴과 제2 스페이서 사이의 간격을 측정하여 수행할 수 있다.
이 경우, 패드 패턴 형성용 마스크막패턴과 제2 스페이서 사이의 간격을 측정하여 오정렬이 발생된 경우 패드 패턴 형성용 마스크막패턴을 제거한 후 다시 패드 패턴 형성용 마스크막패턴을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 미세 패턴 형성을 위한 스페이서 형성시 패드 패턴 정렬용 스페이서도 함께 형성한 후에 패드 패턴 형성용 마스크막패턴을 패드 패턴 정렬 용 스페이서에 정렬시켜 형성함으로써 미세 패턴에 대한 패드 패턴의 오정렬을 방지할 수 있으며, 이에 따라 오정렬에 의한 소자의 안정성 저하를 억제할 수 있다는 이점이 제공된다.
도 1 내지 도 7은 본 발명에 따른 스페이서 패터닝을 이용한 패턴 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 도 1 내지 도 7에서 위에 나타낸 도면들은 레이아웃도들이며, 아래에 나타낸 도면들은 위의 레이아웃도의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.
도 1을 참조하면, 기판(100) 위에 패턴대상막(110)을 형성한다. 기판(100)은 실리콘기판이지만, 이에 한정되는 것은 아니다. 기판(100)은 제1 영역(101) 및 제2 영역(102)을 갖는다. 본 실시예에서 제1 영역(101)은 라인 형태의 게이트 미세 패턴이 형성되는 영역이고 제2 영역(102)은 원 또는 사각 형태의 패드 패턴이 형성되는 영역이다. 패턴대상막(110)은, 제1 영역(101)에서는 라인 형태의 게이트 미세 패턴으로 형성되고, 제2 영역(102)에서는 원 또는 사각 형태의 패드 패턴으로 형성될 막이다. 본 실시에에서 패턴대상막(110)은 질화막으로 형성하지만, 막의 기능이 다른 경우 질화막과는 다른 물질로 이루어지는 막일 수 있다는 것은 당연하다. 패턴대상막(110) 위에 희생막(120)을 형성한다. 희생막(120)은 산화막으로 형성한다. 희생막(120) 위에 마스크막패턴(131, 132)을 형성한다. 마스크막패턴(131, 132)은 레지스트막으로 형성한다. 마스크막패턴(131, 132)은 제1 마스크막패턴(131) 및 제2 마스크막패턴(132)으로 구별된다. 제1 마스크막패턴(131)은 제1 영역(101)에 형 성되는 라인 형태이고, 제2 마스크막패턴(132)은 제2 영역(102)에 형성되는 원형 형태이다. 비록 도면에는 원형 형태로 나타내었지만, 제2 마스크막패턴(132)은 사각 형태이거나 또는 다른 다각 형태일 수도 있다. 마스크막패턴(131, 132)은 통상의 레지스트막 형성, 포토리소그라피를 이용한 노광 및 현상을 이용해 형성할 수 있다.
도 2를 참조하면, 제1 마스크막패턴(도 1의 131) 및 제2 마스크막패턴(도 1의 132)을 식각마스크로 하여 희생막(120)의 노출 부분에 대한 식각을 수행한다. 이 식각에 의해 제1 영역(101)의 패턴대상막(110) 위에는 제1 희생막패턴(121)이 형성되고, 제2 영역(102)의 패턴대상막(110) 위에는 제2 희생막패턴(122)이 형성된다. 제1 희생막패턴(121)은 제1 마스크막패턴(도 1의 131)과 실질적으로 동일한 라인 형태로 형성된다. 제2 희생막패턴(122)은 제2 마스크막패턴(도 1의 132)과 실질적으로 동일한 원형 형태로 형성된다. 제1 희생막패턴(121) 및 제2 희생막패턴(122)을 형성한 후에는 제1 마스크막패턴(도 1의 131) 및 제2 마스크막패턴(도 1의 132)을 제거한다. 도 1을 참조하여 설명한 바와 같이, 제1 마스크막패턴(도 1의 131) 및 제2 마스크막패턴(도 1의 132)을 동시에 형성함에 따라, 제1 희생막패턴(121) 및 제2 희생막패턴(122) 사이의 간격(d1)은 실질적으로 오차 없이 정해진 룰(rule)에 부합되도록 할 수 있다.
도 3을 참조하면, 전면에, 즉 패턴대상막(110)의 노출면, 제1 희생막패턴(121) 및 제2 희생막패턴(122) 위에 스페이서 형성용 물질막(미도시)을 형성한다. 스페이서용 형성용 물질막에 대한 이방성 식각, 예컨대 에치백(etchback)을 수 행한다. 이 이방성 식각은 패턴대상막(110), 제1 희생막패턴(121) 및 제2 희생막패턴(122) 표면이 노출되도록 수행한다. 이를 위해서는 스페이서 형성용 물질막에 대한 식각시, 패턴대상막(110), 제1 희생막패턴(121) 및 제2 희생막패턴(122)이 식각저지막으로서 작용할 수 있을 정도로 충분한 식각선택비를 갖는 물질로 스페이서 형성용 물질막을 형성한다. 패턴대상막(110)을 질화막으로 형성하고, 제1 희생막패턴(121) 및 제2 희생막패턴(122)을 산화막으로 형성하는 경우, 스페이서 형성용 물질막은 폴리실리콘막으로 형성한다. 경우에 따라서는 패턴대상막(110), 제1 희생막패턴(121) 및 제2 희생막패턴(122)에 대해 식각선택비가 충분한 물질이라면 폴리실리콘막 외의 다른 물질막으로 형성할 수도 있다. 스페이서용 형성용 물질막에 대한 식각에 의해, 제1 희생막패턴(121) 측벽에는 제1 스페이서(141)가 형성되고, 제2 희생막패턴(122) 측벽에는 제2 스페이서(142)가 형성된다. 제1 스페이서(141)는 라인 형태의 미세 패턴을 형성하는데 사용할 식각마스크막으로 사용되며, 제2 스페이서(142)는 패드 패턴 형성시 사용되는 마스크막패턴의 정렬을 위해 사용된다. 제1 스페이서(141) 및 제2 스페이서(142)는 동일한 공정을 통해 형성되므로, 실질적으로 동일한 두께를 갖는다. 따라서 제1 스페이서(141)와 제2 스페이서(142)의 간격(d2) 또한 제1 희생막패턴(121) 및 제2 희생막패턴(122) 사이의 간격(도 2의 d2)에서 제1 스페이서(141) 및 제2 스페이서(142)의 두께를 뺀 간격이 유지된다.
도 4를 참조하면, 제2 스페이서(142)를 덮으면서 제1 스페이서(141)의 단부를 노출시키는 마스크막패턴(150)을 형성한다. 이 마스크막패턴(150)은 레지스트막으로 형성한다. 마스크막패턴(150)을 식각마스크로 한 식각에 의해 제1 스페이 서(141)의 노출된 단부를 제거한다. 이 식각에 의해 제1 스페이서(141)는 단부가 상호 분리된 라인 형태로 만들어진다. 제2 스페이서(142)는 마스크막패턴(150)에 의해 덮여 있으므로 위 식각에 의해 영향을 받지 않는다.
도 5를 참조하면, 도 4를 참조하여 설명한 바와 같이 제1 스페이서(141)의 단부를 분리한 후에는 마스크막패턴(도 4의 150)을 제거한다. 마스크막패턴(도 4의 150)을 제거함에 따라, 제1 영역(101)의 패턴대상막(110) 위에는 라인 형태의 제1 스페이서(141)가 노출되고, 제2 영역(102)의 패턴대상막(110) 위에는 제2 스페이서(142)가 노출된다. 도 3을 참조하여 설명한 바와 같이, 제1 영역(101)의 제1 스페이서(141)는 라인 형태의 미세 패턴을 형성하는데 사용할 식각마스크막으로 사용되며, 제2 영역(102)의 제2 스페이서(142)는 패드 패턴 형성시 사용되는 마스크막패턴의 정렬을 위해 사용된다.
도 6을 참조하면, 제2 영역(102)의 패턴대상막(110) 및 제2 스페이서(142) 위에 마스크막패턴(160)을 형성한다. 마스크막패턴(160)은 레지스트막으로 형성한다. 따라서 전면에 레지스트막을 형성한 후, 통상의 리소그라피에 의한 노광 및 현상을 수행함으로써 마스크막패턴(160)을 형성할 수 있다. 이 과정에서 오정렬이 발생할 수 있다. 따라서 마스크막패턴(160)을 형성한 후 마스크막패턴(160)의 오정렬 여부를 확인한다. 마스크막패턴(160)의 오정렬 여부는 마스크막패턴(160)의 측면과 제2 스페이서(142) 사이의 간격(d3)을 측정하여 확인한다. 마스크막패턴(160)의 측면과 제2 스페이서(142) 사이의 간격(d3) 측정은 통상의 측정 장치를 통해 이루어지며, 이 측정에 의해 마스크막패턴(160)이 충분히 정렬된 상태로 형성된 경우 후 속공정을 진행한다. 반면에 측정 결과 마스크막패턴(160)이 오정렬된 상태로 형성된 경우 마스크막패턴(160)을 제거하고, 다시 동일한 공정을 통해 마스크막패턴(160)을 형성한다. 그리고 마스크막패턴(160)의 정렬 여부를 동일한 방법을 사용하여 수행한다. 이 과정은 마스크막패턴(160)이 충분히 정렬된 상태로 형성될 때까지 반복적으로 수행한다.
도 7을 참조하면, 제1 스페이서(도 6의 141) 및 마스크막패턴(도 6의 160)을 식각마스크로 패턴대상막(도 6의 110)의 노출부분에 대한 식각을 수행하여, 제1 영역(101)의 기판(100) 위에 라인 형태의 게이트 미세 패턴(111)을 형성하고, 동시에 제2 영역(102)의 기판(100) 위에 패드 패턴(112)을 형성한다. 게이트 미세 패턴(111) 및 패드 패턴(112)을 형성한 후, 마스크막패턴(도 6의 160)을 제거한다. 이어서 제1 스페이서(도 6의 141) 및 제2 스페이서(도 6의 142)를 제거한다. 마스크막패턴(도 6의 160)은 제2 스페이서(도 6의 142)를 이용하여 정렬된 상태로 형성되었으므로, 마스크막패턴(도 6의 160)에 의해 패터닝되는 패드 패턴(112) 또한 충분히 정렬된 상태로 형성된다. 따라서 후속공정에서 제1 영역(101)의 게이트 미세 패턴(111)을 기준으로 컨택홀을 형성하더라도 패드 패턴(112) 상부의 컨택홀이 패드 패턴(112)에 대해 충분히 정렬된 상태로 형성되도록 할 수 있다.
도 1 내지 도 7은 본 발명에 따른 스페이서 패터닝을 이용한 패턴 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

Claims (8)

  1. 미세 패턴이 형성되는 제1 영역 및 패드 패턴이 형성되는 제2 영역을 갖는 기판 위에 패턴대상막을 형성하는 단계;
    상기 패턴대상막 위에 스페이서를 형성하되, 상기 제1 영역에는 미세 패턴 형성용 제1 스페이서를 형성하고, 상기 제2 영역에는 패드 패턴 정렬용 제2 스페이서를 형성하는 단계;
    상기 제2 영역의 상기 패턴대상막 및 제2 스페이서 위에 상기 패드 패턴 형성용 마스크막패턴을 상기 제2 스페이서에 정렬시켜 형성하는 단계; 및
    상기 제1 스페이서 및 상기 마스크막패턴을 식각마스크로 상기 패턴대상막에 대한 식각을 수행하여 상기 제1 영역에 상기 제1 스페이서에 의해 한정되는 미세 패턴을 형성하고 상기 제2 영역에 상기 마스크막패턴에 의해 한정되는 패드 패턴을 형성하는 단계를 포함하는 스페이서 패터닝을 이용한 패턴 형성방법.
  2. 제1항에 있어서, 상기 제1 스페이서 및 제2 스페이서를 형성하는 단계는,
    상기 패턴대상막 위에 희생막패턴을 형성하되, 상기 제1 영역에는 상대적으로 작은 폭의 제1 희생막패턴을 형성하고 상기 제2 영역에는 상대적으로 큰 폭의 제2 희생막패턴을 형성하는 단계;
    상기 제1 희생막패턴, 제2 희생막패턴 및 패턴대상막 위에 스페이서용 물질막을 형성하는 단계;
    상기 패턴대상막이 노출되도록 상기 스페이서용 물질막에 대한 식각을 수행하여 상기 제1 희생막패턴의 측벽 및 제2 희생막패턴 측벽에 각각 제1 스페이서 및 제2 스페이서를 형성하는 단계; 및
    상기 제1 희생막패턴 및 제2 희생막패턴을 제거하는 단계를 포함하는 스페이서 패터닝을 이용한 패턴 형성방법.
  3. 제2항에 있어서,
    상기 스페이서용 물질막은 상기 스페이서용 물질막에 대한 식각시 상기 희생막패턴 및 패턴대상막이 식각저지막으로 작용할 정도의 식각선택비를 갖는 물질로 형성하는 스페이서 패터닝을 이용한 패턴 형성방법.
  4. 제3항에 있어서,
    상기 스페이서용 물질막은 폴리실리콘막으로 형성하고, 상기 희생막패턴은 산화막으로 형성하는 스페이서 패터닝을 이용한 패턴 형성방법.
  5. 제1항에 있어서,
    상기 제1 스페이서는 라인 형태를 갖도록 형성하고 상기 제2 스페이서는 원형 또는 사각 형태를 갖도록 형성하는 스페이서 패터닝을 이용한 패턴 형성방법.
  6. 제1항에 있어서,
    상기 패드 패턴 형성용 마스크막패턴은 포토레지스트막으로 형성하는 스페이서 패터닝을 이용한 패턴 형성방법.
  7. 제1항에 있어서,
    상기 패드 패턴 형성용 마스크막패턴을 상기 제2 스페이서에 정렬시켜 형성하는 단계는, 상기 패드 패턴 형성용 마스크막패턴과 상기 제2 스페이서 사이의 간격을 측정하여 수행하는 스페이서 패터닝을 이용한 패턴 형성방법.
  8. 제7항에 있어서,
    상기 패드 패턴 형성용 마스크막패턴과 상기 제2 스페이서 사이의 간격을 측정하여 오정렬이 발생된 경우 상기 패드 패턴 형성용 마스크막패턴을 제거한 후 다시 패드 패턴 형성용 마스크막패턴을 형성하는 단계를 더 포함하는 스페이서 패터닝을 이용한 패턴 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130046812A (ko) * 2011-10-28 2013-05-08 삼성전자주식회사 반도체 소자 및 그 반도체 소자의 패턴 형성방법
US8810036B2 (en) 2011-10-28 2014-08-19 Samsung Electronics Co., Ltd. Semiconductor device and method forming patterns with spaced pads in trim region
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