KR100881813B1 - 반도체소자의 중첩마크 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로,

하부구조 상에 불투명층인 폴리실리콘막으로 인하여 광학적인 중첩도 측정 공정을 실시할 수 없었던 점을 극복하기 위하여

상기 폴리실리콘막의 예정된 영역에서 높은 단차가 구비되도록 하부구조를 패터닝하고 후속공정으로 층간절연막과 폴리실리콘막을 형성한 다음, 단차진 부분에 감광막패턴을 형성하여 박스 인 박스 형태의 중첩 마크를 형성함으로써 반도체소자의 수율, 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 중첩마크 형성방법{A method for forming a overlay vernier of a semiconductor device}

도 1 은 종래기술에 따른 반도체소자의 중첩마크를 도시한 단면도.

도 2a 및 도 2b 는 본 발명의 실시예에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.

도 3 은 종래기술과 본 발명에 따라 형성된 중첩마크를 도시한 평면 사진.

< 도면의 주요부분에 대한 부호의 설명 >

11,31 : 반도체기판

13,33 : 게이트전극용 도전층, 워드라인용 도전층

15,35 : 하부절연층 17,37 : 비트라인용 도전층

19,39 : 층간절연막 21,41 : 폴리실리콘막

23,43 : 감광막패턴

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정시 포토 리소그래피 공정에 사용되는 중첩마크를 형성하는 기술에 관 한 것이다.

일반적으로, 중첩마크 ( overlay vernier ) 는 반도체소자의 셀부와 같은 형태로 여유면적이 있는 스크라이브 라인 ( scribe line ) 과 주변회로부에 형성하되, 셀부와 같은 공정으로 형성한다.

그러나, 후속 공정으로 하부층을 도포하는 박막을 형성하는 경우는 하부구조가 거의 보이지 않아 중첩도를 측정할 수 없는 경우가 유발된다.

도 1 은 종래기술에 따른 반도체소자의 중첩 마크 형성방법을 도시한 단면도로서, 일측은 셀부를 도시하고 타측은 중첩마크가 구비되는 부분을 도시한다.

도 1 을 참조하면, 반도체기판(11) 상의 활성영역에 게이트전극용 도전층(13)을 패터닝하여 게이트전극을 형성한다.

상기 게이트전극 상부를 평탄화시키는 하부절연층(15)을 형성한다.

상기 하부절연층(15)을 통하여 상기 반도체기판(11)에 접속되는 비트라인용 도전층(17)을 형성하고

비트라인 마스크를 이용한 사진식각공정으로 상기 셀부의 비트라인용 도전층(17)을 식각하여 비트라인을 형성한 다음, 박스 인 박스 형태의 중첩마크 마스크를 이용한 사진식각공정으로 상기 타측의 비트라인용 도전층 중앙부를 사각구조로 식각한다.

전체표면상부를 평탄화시키는 층간절연막(19)을 형성한다.

상기 층간절연막(19) 상부에 폴리실리콘막(21)을 증착한다. 이때, 상기 폴리실리콘막(21)은 불투명층으로 상기 비트라인이 이루는 단차를 파악하기 어렵게 한다.

상기 폴리실리콘막(21) 상부에 감광막패턴(23)을 형성한다. 이때, 상기 감광막패턴(23)은 하부층인 폴리실리콘막(21)과 단차를 가져 측정마크의 역할을 한다.

상기 감광막패턴(23)의 형성후 중첩도를 측정하면 상기 감광막패턴(23)과 폴리실리콘막(21)이 이루는 단차만이 파악될 뿐, 그 하부층은 확인할 수 없다.

상기한 바와 같이 종래기술에 따른 반도체소자의 중첩 마크 형성방법은, 평탄화된 층간절연막 상부에 불투명한 폴리실리콘막을 증착하여 광학적으로 중첩도를 측정하기 어려운 문제점이 있다.

본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극인 워드라인의 형성공정시 예정된 부분이 식각되도록 패터닝하여 후속 공정으로 형성되는 폴리실리콘막이 하부구조에 의하여 단차를 가지며 형성되도록 하여 중첩도를 용이하게 측정하는 있도록 하는 반도체소자의 중첩마크 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은,

반도체소자의 셀부에 워드라인과 비트라인을 형성할 때 중첩마크가 구비되는 부분의 중앙부를 사각구조로 식각하는 공정과,

전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크 가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,

전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,

상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 것을 제1 특징으로 한다.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 중첩마크 형성방법은,

중첩마크가 구비되는 부분의 반도체기판에 트렌치를 형성하고 셀부에 워드라인이나 비트라인을 형성할 때 상기 트렌치 중앙 및 측벽에만 워드라인용이나 비트라인용 도전층을 형성하여 사각구조를 유지하는 공정과,

전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,

전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,

상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 것을 제2특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 및 도 2b 는 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도로서, 일측은 셀부를 도시하고 타측은 중첩마크가 구비되는 부분을 도시한다.

도 2a 를 참조하면, 반도체기판(31) 상에 게이트전극용 도전층(33)을 증착하고 게이트전극 마스크를 이용한 사진식각공정으로 상기 셀부의 게이트전극용 도전층(33)을 식각하여 상기 셀부에 게이트전극을 형성한다.

전체표면상부를 평탄화시키는 하부절연층(35)을 형성한다.

상기 타측의 중앙부가 사각구조로 식각된 박스 인 박스 형태의 바깥박스를 형성할 수 있도록 상기 하부절연층(35) 및 게이트전극용 도전층을 식각한다.

전체표면상부에 비트라인용 도전층(37)을 증착하고, 비트라인 마스크를 이용한 사진식각공정으로 상기 셀부의 비트라인용 도전층(37)을 식각하여 비트라인을 형성한다.

측정마크 마스크를 이용한 사진식각공정으로 상기 타측의 비트라인용 도전층을 식각하여 상기 타측의 게이트전극용 도전층(33)과 하부절연층(35) 적층구조가 이루는 사각구조의 측벽 및 상측에 남긴다.

전체표면상부에 층간절연막(39)을 1000 ∼ 30000 Å 두께로 형성하고 이를 평탄화식각한다. 이때, 상기 층간절연막(39)의 타측은 게이트전극용 도전층(33), 하부절연층(35) 및 비트라인용 도전층(37)으로 인한 단차 때문에 사각 구조로 중앙부가 오목한 구조로 형성된다. 상기 평탄화식각공정은 200 ∼ 5000 Å 두께만큼 실시한다.

전체표면상부에 폴리실리콘막(41)을 형성한다.

상기 폴리실리콘막(41) 상부에 감광막패턴(43)을 형성한다. 이때, 상기 감광막패턴(43)은 상기 타측에 구비되는 오목한 부분의 중앙부에 구비되어 박스 인 박스 형태의 중첩마크를 형성한다.

본 발명의 다른 실시예는 상기 도 2a 및 도 2b 의 공정에서 중첩마크가 구비되는 부분의 반도체기판에 사각구조의 트렌치를 형성하고 후속공정으로 워드라인이나 비트라인의 패터닝 공정시 상기 트렌치 상부 및 측벽에만 소정두께 형성한 다음, 후속 공정으로 박스 인 박스 형태의 중첩마크를 형성하는 것이다.

도 3 은 종래기술 및 본 발명에 따라 형성된 반도체소자의 중첩마크를 도시한 평면 사진이다.

도 3 을 참조하면, 종래기술에 따른 중첩마크는 하나의 박스만이 도시되어 있어 중첩도를 측정할 수 없으나, 본 발명에 따른 중첩마크는 박스 인 박스 형태를 이루고 있어 중첩도를 용이하게 측정할 수 있다.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 중첩마크 형성방법은, 불투명한 층의 하부구조가 보이지 않아 후속 공정에서 광학적으로 중첩도를 측정할 수 없는 문제점을 해결하기 위하여 단차를 갖는 구조로 하부구조를 형성함으로써 불투명층을 증착한 후에서 상기 불투명층이 갖는 단차를 이용하여 광학적으로 중첩도를 측정할 수 있고 그에 따른 반도체소자의 수율, 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (2)

1. 반도체소자의 셀부에 워드라인과 비트라인을 형성할 때 중첩마크가 구비되는 부분의 중앙부를 사각구조로 식각하는 공정과,

   전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,

   전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,

   상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.
2. 중첩마크가 구비되는 부분의 반도체기판에 트렌치를 형성하고 셀부에 워드라인이나 비트라인을 형성할 때 상기 트렌치 중앙 및 측벽에만 워드라인용이나 비트라인용 도전층을 형성하여 사각구조를 유지하는 공정과,

   전체표면상부에 층간절연막을 형성하고 이를 평탄화식각하되, 상기 중첩마크가 구비되는 부분의 층간절연막 중앙부가 사각구조로 오목하게 구비되는 공정과,

   전체표면상부에 불투명층인 폴리실리콘막을 증착하는 공정과,

   상기 중첩마크가 구비되는 부분의 오목한 부분 중앙부에 감광막패턴을 형성하여 상기 오목한 부분과 박스 인 박스 형태의 중첩마크를 형성하는 공정을 포함하는 반도체소자의 중첩마크 형성방법.

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