JP4537124B2 - オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 - Google Patents

Description

本発明は、集積回路半導体素子およびその製造方法に係り、さらに詳しくは、オーバーレイキーおよびアラインキーを有する集積回路半導体素子およびその製造方法に関する。

一般的に、集積回路半導体素子を製造する時、シリコン基板に浅いトレンチと埋没絶縁膜とを形成して単位素子を分離する。前記浅いトレンチは後続工程でシリコン基板の整列のためのアラインキーとして使われる。このようなアラインキーはシリコン基板上に所定のパターンを形成する時、露光マスクを正確な位置に整列させるために形成させる一種のパターンであってセル領域のパターンと同時に形成され、セル領域に影響を及ぼさないスクライブラインに形成する。

さらに、集積回路半導体素子を製造する時、シリコン基板上には写真エッチング工程を利用して多くの物質層パターンが形成される。これによって、シリコン基板上に形成された第１物質層パターンと前記第１物質層パターン上に形成される第２物質層パターン間のオーバーレイ関係を正確にするために第１物質層パターン形成時、オーバーレイキーを形成する。前記オーバーレイキーもセル領域に影響を与えないためにスクライブラインに形成する。

図１ないし図４は、従来技術によってオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。

図１を参照すれば、シリコン基板１１はセル領域、オーバーレイキー領域およびアラインキー領域が限定されている。前記アラインキー領域はシリコン基板１１内に浅いトレンチ分離工程を利用して浅いトレンチ１３を形成してアラインキーの役割を行う。

次いで、前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板１１の全面に薄い絶縁膜１５を形成する。前記セル領域およびオーバーレイキー領域はシリコン基板１１上に絶縁膜１５が形成され、前記アラインキー領域はトレンチ１３の内部およびシリコン基板１１上に絶縁膜１５が形成される。

次いで、前記絶縁膜１５上に前記アラインキー領域を覆うように第１フォトレジストパターン１７を形成する。前記セル領域の第１フォトレジストパターン１７は集積回路半導体素子形成のためのものであり、前記オーバーレイキー領域の第１フォトレジストパターン１７はオーバーレイキー形成のためのものである。

図２を参照すれば、前記第１フォトレジストパターン１７を利用して前記絶縁膜１５をエッチングして絶縁膜パターン１５ａを形成する。前記セル領域の絶縁膜パターン１５ａは集積回路半導体素子に利用されるものであり、前記オーバーレイキー領域の絶縁膜パターン１５ａは後続工程の導電膜パターンを形成する時、ミスアラインを補正できるオーバーレイキーの役割を行う。

図３を参照すれば、前記セル領域、オーバーレイキー領域およびアラインキー領域上に絶縁膜パターン１５ａが形成されたシリコン基板１１の全面に導電膜１９を形成する。次いで、前記導電膜１９上に写真工程を利用してアラインキー領域を覆うように第２フォトレジストパターン２１を形成する。

ここで、前記オーバーレイキーの役割を果たす絶縁膜パターン１５ａの厚さが薄いために（言い換えれば、シリコン基板と絶縁膜パターンとの段差が小さいために）オーバーレイ測定装置で光レーザーを利用した前記絶縁膜パターン１５ａの位置情報データが得られないので、前記第２フォトレジストパターン２１のミスアライン補正が不可能である。すなわち、オーバーレイ測定装置で前記第２フォトレジストパターン２１と前記絶縁膜パターン１５ａ間のオーバーレイ状態を測定し、ミスアラインを補正することが不可能である。

したがって、オーバーレイ測定装置により間接的な方法で前記アラインキーを利用して、前記第２フォトレジストパターン２１と前記絶縁膜パターン１５ａ間のオーバーレイ状態を測定して、前記第２フォトレジストパターン２１のミスアライン補正を行うことしかできない。

図４を参照すれば、前記第２フォトレジストパターン２１をマスクとして前記導電膜１９をエッチングして導電膜パターン１９ａを形成する。前述したように、絶縁膜パターン１５ａよりなるオーバーレイキーを利用して第２フォトレジストパターン２１のミスアライン補正を遂行できず、アラインキーを利用して第２フォトレジストパターン２１のミスアライン補正を遂行したために、セル領域の参照符号“ａ”で表示したように絶縁膜パターン１５ａと導電膜パターン１９ａ間のミスアラインがひどく現れる。

以上説明したように従来のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法は、オーバーレイキーの役割を果たす絶縁膜パターンの厚さが薄くてオーバーレイ測定装置を利用した第２フォトレジストパターンのミスアライン補正が不可能である。この結果、従来のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法は間接的に前記アラインキーを利用して第２フォトレジストパターンのミスアライン補正を行うことしかできない。しかし、これでは、絶縁膜パターンと導電膜パターン間のミスアラインがひどく現れるという問題点がある。

本発明が解決しようとする技術的課題は、オーバーレイキーの役割を果たす絶縁膜パターンの厚さが薄くても、オーバーレイ装置で絶縁膜パターンの位置情報データが確保できる、オーバーレイキーおよびアラインキーを有する集積回路半導体素子を提供するところにある。

また、本発明が解決しようとする他の技術的課題は、前記集積回路半導体素子の製造方法を提供するところにある。

前記技術的課題を達成するために、本発明の一例による集積回路半導体素子はシリコン基板内に形成された第１トレンチと、前記第１トレンチに埋没された第１埋没絶縁膜と、前記シリコン基板上に形成された第１絶縁膜パターンと、前記第１絶縁膜パターン上に形成された第１導電膜パターンとで構成され、前記シリコン基板の第１部分に形成されたセル領域を含む。本発明の集積回路半導体素子はシリコン基板内に形成された第２トレンチと、前記シリコン基板上に形成され、前記第２トレンチによってオーバーレイキーとして利用される第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正されて形成された第２導電膜パターンとで構成され、前記シリコン基板の第２部分に形成されたオーバーレイキー領域を含む。そして、本発明の集積回路半導体素子はシリコン基板内に形成され、アラインキーとして利用される第３トレンチと、前記第３トレンチ上に形成された第２埋没絶縁膜と、前記第２埋没絶縁膜と第３トレンチ上に、形成された第３導電膜パターンとで構成され、前記シリコン基板の第３部分上に形成されたアラインキー領域を含む。

前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で構成されうる。前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜およびＳｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で構成されうる。前記第１および第２絶縁膜パターンは１００〜３００Åの薄い厚さで構成されうる。前記第１ないし第３導電膜パターンは不純物がドーピングされたポリシリコン膜で構成されうる。

また、本発明の他の例による集積回路半導体素子はシリコン基板内に形成された第１トレンチと、前記第１トレンチに埋没された第１埋没絶縁膜と、前記シリコン基板上に形成された第１絶縁膜パターンと、前記第１絶縁膜パターン上に形成された第１導電膜パターンとで構成され、前記シリコン基板の第１部分に形成されたセル領域を含む。本発明の集積回路半導体素子は前記シリコン基板内に形成された第２トレンチと、前記シリコン基板上に形成され、前記第２トレンチによってオーバーレイキーとして利用される第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正されて形成された第２導電膜パターンで構成され、前記シリコン基板の第２部分に形成されたオーバーレイキー領域を含む。さらに、本発明の集積回路半導体素子は、前記シリコン基板内に形成されてアラインキーとして利用される第３トレンチと、前記第３トレンチ内に形成された第２埋没絶縁膜と、前記第２埋没絶縁膜およびシリコン基板上に形成された第３導電膜パターンで構成され、前記シリコン基板の第３部分に形成されたアラインキー領域と、を含む。

前記他の技術的課題を達成するために、本発明の集積回路半導体素子の製造方法は、シリコン基板のセル領域およびアラインキー領域の第１トレンチにそれぞれ埋没された第１埋没絶縁膜および第２埋没絶縁膜を形成することを含む。前記シリコン基板のセル領域およびオーバーレイキー領域にそれぞれ第１および第２絶縁膜パターンを形成する。前記セル領域は第１フォトレジストパターンで覆い、第２絶縁膜パターンおよび第２埋没絶縁膜をマスクとして前記オーバーレイキー領域およびアラインキー領域のシリコン基板をエッチングしてそれぞれ第２トレンチと第３トレンチを形成する。前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板の全面に導電膜を形成する。前記アラインキー領域の第３トレンチをアラインキーとして利用し、前記第２トレンチによって第２絶縁膜パターンをオーバーレイキーとして前記導電膜上に第２フォトレジストパターンを形成する。前記第２フォトレジストパターンをマスクとして前記導電膜をパターニングして前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正された導電膜パターンを形成する。

前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で形成されうる。前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜およびＳｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で形成されうる。前記第１および第２絶縁膜パターンは、１００〜３００Åの薄い厚さに形成されうる。前記第１ないし第３導電膜パターンは、不純物がドーピングされたポリシリコン膜で形成できる。前記オーバーレイキーおよびアラインキー領域のシリコン基板のエッチングには、Ｃｌ_２ガス、ＨＢｒガスまたはＢＣｌ_３ガスを利用したプラズマを用いることができる。

また、本発明の集積回路半導体素子の製造方法は、シリコン基板のセル領域およびアラインキー領域の第１トレンチにそれぞれ埋没された第１埋没絶縁膜および第２埋没絶縁膜を形成することを含む。前記シリコン基板のセル領域およびオーバーレイキー領域にそれぞれ第１および第２絶縁膜パターンを形成する。前記セル領域およびアラインキー領域を第１フォトレジストパターンで覆い、第２絶縁膜パターンをマスクとして前記オーバーレイキー領域のシリコン基板をエッチングして第２トレンチを形成する。前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板の全面に導電膜を形成する。前記アラインキー領域の第１トレンチをアラインキーとして利用し、前記第２トレンチによって第２絶縁膜パターンをオーバーレイキーとして利用して前記導電膜上に第２フォトレジストパターンを形成する。前記第２フォトレジストパターンをマスクとして前記導電膜をパターニングして、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正された導電膜パターンを形成する。

本発明はオーバーレイキーの役割を行う絶縁膜パターンの厚さが薄くても絶縁膜パターンに接して形成されたトレンチ間の段差が大きいために、オーバーレイ測定装置で光レーザーを利用した絶縁膜パターンの位置情報データが得られる。これによって、フォトレジストパターンと絶縁膜パターン間のオーバーレイ補正およびミスアライン補正が行える。

本発明は１次的に、アラインキー領域でアラインキーとして利用されるトレンチで、露光マスクをシリコン基板の正確な位置に整列させて、絶縁膜パターン上に形成された導電膜上にフォトレジストパターンを形成する。

さらに、本発明は２次的に、オーバーレイキー領域で前記フォトレジストパターンと絶縁膜パターン間のオーバーレイ状態を測定してオーバーレイおよびミスアライン補正を行う。

特に、本発明は従来技術とは異なって、オーバーレイキーの役割を行う絶縁膜パターンの厚さが薄くても、絶縁膜パターンに接して形成されたトレンチ間の段差が大きいために、オーバーレイ測定装置で光レーザーを利用した絶縁膜パターンの位置情報データが得られる。これによって、フォトレジストパターンと絶縁膜パターン間のオーバーレイ補正およびミスアライン補正を行うことができる。

以下、添付図面を参照して本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は様々な他の形態に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。図面で膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。

図５は、本発明の第１実施例によってオーバーレイキーおよびアラインキーを有する集積回路半導体素子を示す断面図である。

具体的に、本発明の集積回路半導体素子はシリコン基板１０１にセル領域、オーバーレイキー領域およびアラインキー領域が限定されている。前記アラインキー領域は集積回路半導体素子の製造時、１次的に露光マスクをシリコン基板上部の正確な位置に整列させるために利用される部分である。前記オーバーレイキー領域は集積回路半導体素子の製造時、２次的にシリコン基板上に形成された物質層パターンと前記物質層パターン上部に形成されるフォトレジストパターン間のオーバーレイ状態を測定してオーバーレイおよびミスアライン補正を行うための部分である。

前記セル領域は、シリコン基板１０１の第１部分に形成されている。前記セル領域はシリコン基板に第１トレンチ１０３が形成されている。前記第１トレンチ１０３には第１埋没絶縁膜１０５ａが埋没されている。前記第１埋没絶縁膜１０５ａは酸化膜で構成される。前記セル領域のシリコン基板１０１上には第１絶縁膜パターン１０７ａおよび第１導電膜パターン１１５ａが順次形成されている。

前記第１絶縁膜パターン１０７ａは１００〜３００Åの薄い厚さで構成される。前記第１絶縁膜パターン１０７ａはＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で構成される。特に、前記第１絶縁膜パターン１０７ａは、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で構成されうる。前記第１導電膜パターン１１５ａは不純物がドーピングされたポリシリコン膜で構成される。

前記オーバーレイキー領域は、シリコン基板１０１の第２部分に形成されている。前記オーバーレイキー領域には前記シリコン基板１０１内に第２トレンチ１１３ａが形成されている。前記オーバーレイキー領域のシリコン基板１０１上には前記第２トレンチ１１３ａによってオーバーレイキーとして利用される第２絶縁膜パターン１０７ｂが形成されている。

前記第２絶縁膜パターン１０７ｂは１００〜３００Åの薄い厚さで構成される。前記第２絶縁膜パターン１０７ｂは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で構成される。特に、前記第２絶縁膜パターン１０７ｂは、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で構成されうる。

本発明のオーバーレイキー領域はオーバーレイキーの役割を行う第２絶縁膜パターン１０７ｂの厚さが薄くても、前記第２絶縁膜パターン１０７ｂと第２トレンチ１１３ａ間の段差が大きいために、オーバーレイ測定装置で光レーザーを利用した前記第２絶縁膜パターン１０７ｂの位置情報データが得られる。これによって、前記第２絶縁膜パターン１０７ｂをオーバーレイキーとして利用してオーバーレイおよびミスアライン補正を行う。

前記第２絶縁膜パターン１０７ｂ上には前記第２絶縁膜パターン１０７ｂによってオーバーレイおよびミスアライン補正されて、正確な位置に第２導電膜パターン１１５ｂが形成されている。前記第２導電膜パターン１１５ｂは不純物がドーピングされたポリシリコン膜で構成される。

前記アラインキー領域は、シリコン基板１０１の第３部分に形成されている。前記アラインキー領域は、前記シリコン基板１０１内にアラインキーとして利用される第３トレンチ１１３ｂが形成されている。前記アラインキー領域の前記第３トレンチ１１３ｂ上には第２埋没絶縁膜１０５ｂが形成されている。前記第２埋没絶縁膜１０５ｂは酸化膜で構成される。前記第２埋没絶縁膜１０５ｂと第３トレンチ１１３ｂ上には第３導電膜パターン１１５ｃが形成されている。前記第３導電膜パターン１１５ｃは不純物がドーピングされたポリシリコン膜で構成される。

図６は、本発明の第２実施例としてオーバーレイキーおよびアラインキーを有する集積回路半導体素子を示す断面図である。図６において、図５と同じ参照番号には同じ部材を示す。

具体的には、本発明の第２実施例による集積回路半導体素子は、第１実施例と比較して、アラインキー領域のシリコン基板１０１をエッチングしていないことを除いては発明の構造および効果面で同一である。すなわち、前記アラインキー領域はシリコン基板１０１が全体的にエッチングされない。前記アラインキー領域はアラインキーとして利用される第３トレンチ１０３（製造方法では説明の便宜上、第１トレンチという）が形成されている。前記第３トレンチ１０３内に第２埋没絶縁膜１０５ｂが形成されている。前記第２埋没絶縁膜１０５ｂおよびシリコン基板１０１上に第３導電膜パターン１１５ｃが形成されている。

図７ないし図１４は、図５に示したオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示した断面図である。

図７を参照すれば、シリコン基板１０１がセル領域、オーバーレイキー領域およびアラインキー領域に限定されている。前記セル領域は、シリコン基板１０１内に第１トレンチ１０３および第１埋没絶縁膜１０５ａを形成する。

前記アラインキー領域は、シリコン基板１０１内に第１トレンチ１０３を形成してアラインキーの役割を果たさせる。前記アラインキー領域は、１次的にフォトレジストパターンを形成する時、アラインの役割を果たす。前記アラインキー領域の第１トレンチ１０３内には第２埋没絶縁膜１０５ｂを形成する。前記第１埋没絶縁膜１０５ａおよび第２埋没絶縁膜１０５ｂは酸化膜を利用して形成する。前記第１トレンチ１０３、第１埋没絶縁膜１０５ａおよび第２埋没絶縁膜１０５ｂはトレンチ分離工程を利用して形成する。

図８を参照すれば、前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板１０１の全面に１００〜３００Å厚さの薄い絶縁膜１０７を形成する。前記セル領域およびオーバーレイキー領域はシリコン基板１０１上に絶縁膜１０７が形成され、前記アラインキー領域は第２埋没絶縁膜１０５ｂおよびシリコン基板１０１上に絶縁膜１０７が形成される。前記絶縁膜１０７は、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で形成できる。特に、前記絶縁膜１０７は、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で形成できる。

次いで、前記アラインキー領域の絶縁膜１０７は露出させながら、前記セル領域およびオーバーレイキー領域上の絶縁膜１０７上に、第１フォトレジストパターン１０９を形成する。前記セル領域の第１フォトレジストパターン１０９は、集積回路半導体素子形成のためのものであり、前記オーバーレイキー領域の第１フォトレジストパターン１０９はオーバーレイキー形成のためのものである。

図９を参照すれば、前記第１フォトレジストパターン１０９をマスクとして前記絶縁膜１０７をエッチングして第１絶縁膜パターン１０７ａおよび第２絶縁膜パターン１０７ｂを形成する。前記セル領域の第１絶縁膜パターン１０７ａは、集積回路半導体素子に利用されるものであり、前記オーバーレイキー領域の第２絶縁膜パターン１０７ｂは、後続の導電膜パターンを形成する時、オーバーレイおよびミスアラインが補正できるオーバーレイキーの役割を行う。

図１０および図１１を参照すれば、セル領域を覆い、前記オーバーレイキー領域およびアラインキー領域を露出する第２フォトレジストパターン１１１を形成する。次いで、前記第２フォトレジストパターン１１１、絶縁膜パターン１０７ａ、１０７ｂおよび埋没絶縁膜１０５ａ、１０５ｂをマスクとして、シリコン基板１０１をエッチングして、第２および第３トレンチ１１３ａ、１１３ｂを形成する。前記オーバーレイキーおよびアラインキー領域のシリコン基板１０１をエッチングする際には、Ｃｌ_２ガス、ＨＢｒガスまたはＢＣｌ_３ガスを利用したプラズマを用いる。

前記オーバーレイキー領域に形成される第２トレンチ１１３ａは、前記第２絶縁膜パターン１０７ｂをオーバーレイキーとして作用させる重要な役割を果たす。すなわち、前記オーバーレイキーの役割を果たす第２絶縁膜パターン１０７ｂの厚さが薄くても、前記第２絶縁膜パターン１０７ｂと第２トレンチ１１３ａ間の段差が大きいために、オーバーレイ測定装置で光レーザーを利用した前記第２絶縁膜パターン１０７ｂの位置情報データが得られる。これによって、前記第２絶縁膜パターン１０７ｂがオーバーレイキーとして利用されうる。

そして、前記アラインキー領域に形成される第３トレンチ１１３ｂはアラインキーとして利用される。すなわち、前記第３トレンチ１１３ｂはシリコン基板１０１上に所定のパターンを形成する時、露光マスクを正確な位置に整列させるために形成させるアラインキーとして利用される。

図１２を参照すれば、前記セル領域、オーバーレイキー領域およびアラインキー領域の全面に導電膜１１５を形成する。導電膜１１５は、前記セル領域ではシリコン基板１０１および第１絶縁膜パターン１０７ａ上に形成され、前記オーバーレイキー領域ではシリコン基板１０１、第２トレンチ１１３ａおよび第２絶縁膜パターン１０７ｂ上に形成され、前記アラインキー領域では第３トレンチ１１３ｂおよび第２埋没絶縁膜１０５ｂ上に形成される。前記導電膜１１５は不純物がドーピングされたポリシリコン膜で形成する。

図１３を参照すれば、前記導電膜１１５上に写真工程を利用してアラインキー領域を覆う第３フォトレジストパターン１１７を形成する。前記オーバーレイキー領域で前記オーバーレイキーの役割を果たす第２絶縁膜パターンの厚さが薄くても前記第２絶縁膜パターン１０７ｂと第２トレンチ１１３ａ間の段差が大きいためにオーバーレイ測定装置で光レーザーを利用した前記第２絶縁膜パターン１０７ｂの位置情報データが得られる。

これによって、前記第２絶縁膜パターン１０７ｂをオーバーレイキーとして利用して２次的に前記第３フォトレジストパターン１１７のオーバーレイおよびミスアライン補正を行う。すなわち、オーバーレイ測定装置で前記第３フォトレジストパターン１１７と前記第２絶縁膜パターン１０７ｂ間のオーバーレイ状態を測定し、ミスアライン補正を遂行して正確な位置に第３フォトレジストパターン１１７を形成する。

図１４を参照すれば、前記第３フォトレジストパターン１１７をマスクとして前記導電膜１１５をエッチングして、第１導電膜パターン１１５ａ、第２導電膜パターン１１５ｂおよび第３導電膜パターン１１５ｃを形成する。前述したように第２トレンチ１１３ａによってオーバーレイキーとして利用される第２絶縁膜パターン１０７ｂに、第３フォトレジストパターン１１７と第２絶縁膜パターン１０７ｂ間のミスアライン補正を行うために、本発明はセル領域で第１絶縁膜パターン１０７ａと第１導電膜パターン１１５ａ間のミスアラインが発生しない。次いで、前記第３フォトレジストパターン１１７を除去すれば、図５と同じ構造となる。

図１５ないし図１９は、図６に示したオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示した断面図である。

図１５ないし図１９において、図７ないし図１４と同じ参照番号は同じ部材を示す。図１５ないし図１９に示した集積回路半導体素子の製造方法は、図７ないし図１４と比較して、第２フォトレジストパターン１１１がアラインキー領域にも形成されて、アラインキー領域に第３トレンチを形成していないことを除いては同一である。図１５ないし図１９の処理は、図７ないし図９の処理後に実行される。

まず、図７ないし図９に示した製造方法を実行する。すると、シリコン基板上に第１絶縁膜パターン１０７ａおよび第２絶縁膜パターン１０７ｂが形成される。前記セル領域の第１絶縁膜パターン１０７ａは、集積回路半導体素子に利用されるものであり、前記オーバーレイキー領域の第２絶縁膜パターン１０７ｂは後続の導電膜パターンを形成する時、ミスアラインを補正するためのオーバーレイキーの役割を果たす。次に、図１５ないし図１９の製造方法を進行する。

図１５および図１６を参照すれば、セル領域およびアラインキー領域を覆い、前記オーバーレイキー領域を露出する第２フォトレジストパターン１１１を形成する。次いで、前記第２フォトレジストパターン１１１および第２絶縁膜パターン１０７ｂをマスクとしてシリコン基板１０１をエッチングして第２トレンチ１１３ａを形成する。前記オーバーレイキー領域のシリコン基板１０１のエッチングには、Ｃｌ_２ガス、ＨＢｒガスまたはＢＣｌ_３ガスを利用したプラズマを用いる。

前述したように前記オーバーレイキー領域に形成される第２トレンチ１１３ａは、後続工程で、前記第２絶縁膜パターン１０７ｂをオーバーレイキーとして作用させるための重要な役割を果たす。すなわち、前記オーバーレイキーの役割を行う第２絶縁膜パターン１０７ｂの厚さが薄くても、前記第２絶縁膜パターン１０７ｂと第２トレンチ１１３ａ間の段差が大きいために、オーバーレイ測定装置で光レーザーを利用した前記第２絶縁膜パターン１０７ｂの位置情報データが得られる。これによって、前記第２絶縁膜パターン１０７ｂがオーバーレイキーとして利用されうる。

そして、前記アラインキー領域に形成されている第１トレンチ１０３（図６の説明では説明の便宜上、第３トレンチという）は、アラインキーとして利用される。すなわち、前記第１トレンチ１０３は、シリコン基板１０１上に所定のパターンを形成する時、露光マスクを正確な位置に整列させるために形成させるアラインキーとして利用される。

図１７を参照すれば、前記セル領域、オーバーレイキー領域およびアラインキー領域の全面に導電膜１１５を形成する。導電膜１１５は、前記セル領域ではシリコン基板１０１、第１埋没絶縁膜１０５ａおよび第１絶縁膜パターン１０７ａ上に形成され、前記オーバーレイキー領域ではシリコン基板１０１、第２トレンチ１１３ａおよび第２絶縁膜パターン１０７ｂ上に形成され、前記アラインキー領域ではシリコン基板１０１、および第２埋没絶縁膜１０５ｂ上に形成される。

図１８を参照すれば、前記導電膜１１５上に写真工程を利用してアラインキー領域を覆う第３フォトレジストパターン１１７を形成する。前記オーバーレイキー領域で前記オーバーレイキーの役割を行う第２絶縁膜パターンの厚さが薄くても、前記第２絶縁膜パターン１０７ｂと第２トレンチ１１３ａ間の段差が大きいために、オーバーレイ測定装置により、光レーザーを利用した前記第２絶縁膜パターン１０７ｂの位置情報データが得られる。

これによって、前記第２絶縁膜パターン１０７ｂをオーバーレイキーとして利用して前記第３フォトレジストパターン１１１のミスアライン補正を行う。すなわち、オーバーレイ測定装置で前記第３フォトレジストパターン１１７と前記第２絶縁膜パターン１０７ｂ間のオーバーレイ状態を測定し、ミスアライン補正を遂行して正確な位置に第３フォトレジストパターン１１７を形成する。

図１９を参照すれば、前記第３フォトレジストパターン１１７をマスクとして前記導電膜１１５をエッチングして、第１導電膜パターン１１５ａ、第２導電膜パターン１１５ｂおよび第３導電膜パターン１１５ｃを形成する。前述したように第２トレンチ１１３ａによって、オーバーレイキーとして利用される第２絶縁膜パターン１０７ｂに第３フォトレジストパターン１１７と第２絶縁膜パターン１０７ｂ間のミスアライン補正を行うので、本発明は、セル領域で第１絶縁膜パターン１０７ａと第１導電膜パターン１１５ａ間のミスアラインが発生しない。

本発明は、集積回路半導体素子とその製造方法に利用されうる。特に、本発明の集積回路半導体素子はオーバーレイキーおよびアラインキーを有するためにさらに容易に製造されうる。

従来技術のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 従来のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図２に続く従来のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図３に続く従来のオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 本発明の第１実施例によってオーバーレイキーおよびアラインキーを有する集積回路半導体素子を示す断面図である。 本発明の第２実施例によってオーバーレイキーおよびアラインキーを有する集積回路半導体素子を示す断面図である。 図５に示すオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示した断面図である。 図５に示したオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示した断面図である。 図８に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図９に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１０に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１１に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１２に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１３に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図６に示すオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１５に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１６に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１７に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。 図１８に続くオーバーレイキーおよびアラインキーを有する集積回路半導体素子の製造方法を説明するために示す断面図である。

符号の説明

１０１…シリコン基板、
１０３…第１トレンチ、
１０５ａ…第１埋没絶縁膜、
１０５ｂ…第２埋没絶縁膜、
１０７…絶縁膜、
１０７ａ…第１絶縁膜パターン、
１０７ｂ…第２絶縁膜パターン、
１０９…第１フォトレジストパターン、
１１１…第２フォトレジストパターン、
１１３ａ…第２トレンチ、
１１３ｂ…第３トレンチ、
１１５…導電膜、
１１５ａ…第１導電膜パターン、
１１５ｂ…第２導電膜パターン、
１１５ｃ…第３導電膜パターン、
１１７…第３フォトレジストパターン。

Claims (20)

1. シリコン基板内に形成された第１トレンチと、前記第１トレンチに埋没された第１埋没絶縁膜と、前記シリコン基板上に形成された第１絶縁膜パターンと、前記第１絶縁膜パターン上に形成された第１導電膜パターンとで構成され、前記シリコン基板の第１部分に形成されたセル領域と、
   前記シリコン基板内に形成された第２トレンチと、前記シリコン基板上に形成され、前記第２トレンチによってオーバーレイキーとして利用される第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正されて形成された第２導電膜パターンとで構成され、前記シリコン基板の第２部分に形成されたオーバーレイキー領域と、
   前記シリコン基板内に形成され、アラインキーとして利用される第３トレンチと、前記第３トレンチ上に形成された第２埋没絶縁膜と、前記第２埋没絶縁膜と第３トレンチ上に形成された第３導電膜パターンで構成され、前記シリコン基板の第３部分上に形成されたアラインキー領域と、よりなることを特徴とする集積回路半導体素子。
2. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で構成されることを特徴とする請求項１に記載の集積回路半導体素子。
3. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で構成されることを特徴とする請求項１に記載の集積回路半導体素子。
4. 前記第１および第２絶縁膜パターンは、１００〜３００Åの厚さで構成されることを特徴とする請求項１に記載の集積回路半導体素子。
5. 前記第１導電膜パターン、第２導電膜パターンおよび第３導電膜パターンは、不純物がドーピングされたポリシリコン膜で構成されることを特徴とする請求項１に記載の集積回路半導体素子。
6. シリコン基板内に形成された第１トレンチと、前記第１トレンチに埋没された第１埋没絶縁膜と、前記シリコン基板上に形成された第１絶縁膜パターンと、前記第１絶縁膜パターン上に形成された第１導電膜パターンとで構成され、前記シリコン基板の第１部分に形成されたセル領域と、
   前記シリコン基板内に形成された第２トレンチと、前記シリコン基板上に形成され、前記第２トレンチによってオーバーレイキーとして利用される第２絶縁膜パターンと、前記第２絶縁膜パターン上に形成され、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正されて形成された第２導電膜パターンとで構成され、前記シリコン基板の第２部分に形成されたオーバーレイキー領域と、
   前記シリコン基板内に形成されてアラインキーとして利用される第３トレンチと、前記第３トレンチ内に形成された第２埋没絶縁膜と、前記第２埋没絶縁膜およびシリコン基板上に形成された第３導電膜パターンとで構成され、前記シリコン基板の第３部分に形成されたアラインキー領域とよりなることを特徴とする集積回路半導体素子。
7. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で構成されることを特徴とする請求項６に記載の集積回路半導体素子。
8. 前記第１および第２絶縁膜パターンは、１００〜３００Åの厚さで構成されることを特徴とする請求項６に記載の集積回路半導体素子。
9. 前記第１導電膜パターン、第２導電膜パターンおよび第３導電膜パターンは、不純物がドーピングされたポリシリコン膜で構成されることを特徴とする請求項６に記載の集積回路半導体素子。
10. シリコン基板のセル領域およびアラインキー領域の第１トレンチにそれぞれ埋没された第１埋没絶縁膜および第２埋没絶縁膜を形成する段階と、
    前記シリコン基板のセル領域およびオーバーレイキー領域にそれぞれ第１および第２絶縁膜パターンを形成する段階と、
    前記セル領域を第１フォトレジストパターンで覆い、前記第２絶縁膜パターンおよび第２埋没絶縁膜をマスクとして前記オーバーレイキー領域および前記アラインキー領域のシリコン基板をエッチングして、それぞれ第２トレンチと第３トレンチとを形成する段階と、
    前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板の全面に導電膜を形成する段階と、
    前記アラインキー領域の第３トレンチをアラインキーとして利用し、前記第２トレンチによって第２絶縁膜パターンをオーバーレイキーとして前記導電膜上に第２フォトレジストパターンを形成する段階と、
    前記第２フォトレジストパターンをマスクとして前記導電膜をパターニングして前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正された導電膜パターンを形成する段階と、を含んでなることを特徴とする集積回路半導体素子の製造方法。
11. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で形成することを特徴とする請求項１０に記載の集積回路半導体素子の製造方法。
12. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、Ｓｉ_３Ｎ_４膜およびＳｉＯ_２膜の３層膜で形成することを特徴とする請求項１０に記載の集積回路半導体素子の製造方法。
13. 前記第１および第２絶縁膜パターンは、１００〜３００Åの厚さで形成することを特徴とする請求項１０に記載の集積回路半導体素子の製造方法。
14. 前記第１ないし第３導電膜パターンは、不純物がドーピングされたポリシリコン膜で形成することを特徴とする請求項１０に記載の集積回路半導体素子の製造方法。
15. 前記オーバーレイキーおよびアラインキー領域のシリコン基板のエッチングには、Ｃｌ_２ガス、ＨＢｒガスまたはＢＣｌ_３ガスを利用したプラズマを用いることを特徴とする請求項１０に記載の集積回路半導体素子の製造方法。
16. シリコン基板のセル領域およびアラインキー領域の第１トレンチにそれぞれ埋没された第１埋没絶縁膜および第２埋没絶縁膜を形成する段階と、
    前記シリコン基板のセル領域およびオーバーレイキー領域にそれぞれ第１および第２絶縁膜パターンを形成する段階と、
    前記セル領域およびアラインキー領域を第１フォトレジストパターンで覆い、第２絶縁膜パターンをマスクとして前記オーバーレイキー領域のシリコン基板をエッチングして第２トレンチを形成する段階と、
    前記セル領域、オーバーレイキー領域およびアラインキー領域を有するシリコン基板の全面に導電膜を形成する段階と、
    前記アラインキー領域の第１トレンチをアラインキーとして利用し、前記第２トレンチによって第２絶縁膜パターンをオーバーレイキーとして利用して前記導電膜上に第２フォトレジストパターンを形成する段階と、
    前記第２フォトレジストパターンをマスクとして前記導電膜をパターニングして、前記第２絶縁膜パターンによってオーバーレイおよびミスアライン補正された導電膜パターンを形成する段階と、を含んでなることを特徴とする集積回路半導体素子の製造方法。
17. 前記第１および第２絶縁膜パターンは、ＳｉＯ_２膜、ＳｉＯＮ膜およびＳｉ_３Ｎ_４膜の中から選択される単一膜または多層膜で形成することを特徴とする請求項１６に記載の集積回路半導体素子の製造方法。
18. 前記第１および第２絶縁膜パターンは、１００〜３００Åの厚さで形成することを特徴とする請求項１６に記載の集積回路半導体素子の製造方法。
19. 前記第１ないし第３導電膜パターンは、不純物がドーピングされたポリシリコン膜で形成することを特徴とする請求項１６に記載の集積回路半導体素子の製造方法。
20. 前記オーバーレイキー領域のシリコン基板のエッチングには、Ｃｌ_２ガス、ＨＢｒガスまたはＢＣｌ_３ガスを利用したプラズマを用いることを特徴とする請求項１６に記載の集積回路半導体素子の製造方法。