KR20140049313A - 반도체 소자의 정렬 키 및 이의 형성 방법 - Google Patents

반도체 소자의 정렬 키 및 이의 형성 방법 Download PDF

Info

Publication number
KR20140049313A
KR20140049313A KR1020120115429A KR20120115429A KR20140049313A KR 20140049313 A KR20140049313 A KR 20140049313A KR 1020120115429 A KR1020120115429 A KR 1020120115429A KR 20120115429 A KR20120115429 A KR 20120115429A KR 20140049313 A KR20140049313 A KR 20140049313A
Authority
KR
South Korea
Prior art keywords
dummy
holes
dummy holes
hole
channel insulating
Prior art date
Application number
KR1020120115429A
Other languages
English (en)
Inventor
정우영
임용현
유정아
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120115429A priority Critical patent/KR20140049313A/ko
Priority to US13/718,711 priority patent/US9570402B2/en
Publication of KR20140049313A publication Critical patent/KR20140049313A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/5442—Marks applied to semiconductor devices or parts comprising non digital, non alphanumeric information, e.g. symbols
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 정렬 키 및 이의 형성 방법에 관한 것으로, 반도체 기판의 스크라이브 영역 상에 형성된 물질막과, 상기 물질막을 관통하는 제1 더미 홀 및 제2 더미 홀, 상기 제1 더미 홀의 내부에 형성된 제1 채널 절연막, 상기 제2 더미 홀의 내부에 형성된 제2 채널 절연막, 상기 제1 더미 홀의 상부 측벽 및 상기 제1 채널 절연막 상부에 형성된 제1 캡핑막, 및 상기 제2 더미 홀의 상부 측벽 및 상기 제2 채널 절연막 상부에 형성되며, 상기 제1 캡핑막의 저면부 높이보다 높은 저면부 높이를 갖도록 형성된 제2 캡핑막을 포함한다.

Description

반도체 소자의 정렬 키 및 이의 형성 방법{Alignment key of semiconductor device and method of fabricating the same}
본 발명은 반도체 소자의 정렬 키 및 이의 형성 방법에 관한 것으로, 특히 안정적인 정렬 신호를 검출할 수 있는 반도체 소자의 정렬 키 및 이의 형성 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 콘택홀을 포함한 각종 도전 패턴들은 웨이퍼 위에 소정의 박막을 형성한 후, 원하는 회로패턴을 형성하기 위한 리소그라피(lithography) 공정을 진행한다.
상기 리소그라피 공정은 피식각층 상에 포토레지스트막을 도포하는 공정과 상기 포토레지스트막을 포토마스크를 이용해서 노광하는 공정 및 노광된 포토레지스트를 현상하는 공정을 포함하며, 이렇게 형성된 포토레지스트 패턴을 이용해서 피식각층을 식각함에 따라 콘택홀을 포함한 각종 도전 패턴들을 형성하게 된다.
여기서, 상기 리소그라피 공정을 수행하기 위해서는 웨이퍼와 포토마스크 간의 정확한 정렬이 필요하다. 이것은 다층구조의 반도체 소자를 제조함에 있어 상하부층들간의 오버레이 정확도가 크게 요구되고 있기 때문이다.
이에, 통상의 반도체 제조 공정에서는 상하부층들간의 오버레이 정확도를 파악하기 위해 정렬키(alignment key)를 삽입시키고 있다. 상기 정렬키는 소위 레티클(reticle)이라 불리우는 포토마스크를 정확한 위치에 정렬시키기 위해 웨이퍼에 형성시키는 일종의 패턴으로서, 셀 영역에 영향을 주지 않는 웨이퍼의 스크라이브 영역에 형성되며, 이러한 정렬키는 리소그라피 공정 이전 단계에서 셀 영역에 형성되는 실제 패턴의 형성 공정과 동시에 형성된다.
그러나 3차원 소자를 구현함에 있어서 스택 수가 많아짐에 따라 정렬 신호로 입사되는 레이저 빔과 반도체 기판(10)에 반사되는 레이저 빔이 서로 상쇄되어 측정되는 신호가 약해질 수 있다. 이로 인하여 정렬도의 오차가 발생할 수 있다.
본 발명의 실시 예는 반도체 기판 상에 패턴들의 임계치수를 서로 다르게 형성하고 후속 식각 공정시 식각량 차이를 유발시킴으로써, 식각량 차이에 따라 발생하는 단차를 정렬키로 활용할 수 있는 반도체 소자의 정렬키 및 이의 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 정렬키는 반도체 기판 상에 형성된 물질막과, 상기 물질막을 관통하는 제1 더미 홀 및 제2 더미 홀, 상기 제1 더미 홀의 내부에 형성된 제1 채널 절연막, 상기 제2 더미 홀의 내부에 형성된 제2 채널 절연막, 상기 제1 더미 홀의 상부 측벽 및 상기 제1 채널 절연막 상부에 형성된 제1 캡핑막, 및 상기 제2 더미 홀의 상부 측벽 및 상기 제2 채널 절연막 상부에 형성되며, 상기 제1 캡핑막의 저면부 높이보다 높은 저면부 높이를 갖도록 형성된 제2 캡핑막을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 정렬키는 반도체 기판 상에 형성된 물질막과, 상기 물질막을 관통하는 다수의 제1 더미 홀들 및 다수의 제2 더미 홀들과, 상기 제1 더미 홀들의 내부에 형성된 제1 채널 절연막과, 상기 제2 더미 홀들의 내부에 형성된 제2 채널 절연막과, 상기 제1 더미 홀들의 상부 측벽 및 상기 제1 채널 절연막 상부의 표면을 따라 형성된 제1 캡핑막, 및 상기 제2 더미 홀들의 상부가 매립되도록 형성되어 상기 제1 캡핑막의 저면부 높이보다 높은 상부 표면 높이를 갖는다.
본 발명의 실시 예에 따른 반도체 소자의 정렬키 형성 방법은 반도체 기판의 스크라이브 영역 상에 다층의 물질막을 형성하는 단계와, 상기 다층의 물질막을 식각하여 임계치수가 서로 다른 제1 더미 홀 및 제2 더미 홀을 형성하는 단계와, 상기 제1 및 제2 더미 홀의 내부를 채널 절연막으로 채우는 단계와, 식각 공정을 실시하여 상기 제1 및 제2 더미 홀 상단부에 형성된 상기 채널 절연막을 일부 식각하되, 상기 제1 더미 홀과 상기 더미 홀 내부에 잔류하는 상기 채널 절연막의 상부 표면 높이가 서로 다르도록 형성하는 단계, 및 상기 제1 및 제2 더미 홀 내에 잔류하는 채널 절연막 상에 캡핑막을 형성하되, 상기 채널 절연막의 상부 표면 높이에 따라 상기 제1 더미 홀에 형성되는 캡핑막의 높이와 상기 제2 더미 홀에 형성되는 캡핑막의 높이가 서로 상이하게 형성되는 단계를 포함한다.
본 발명의 실시 예에 따르면, 반도체 기판 상에 다수의 패턴들을 형성하되 패턴들의 임계치수를 서로 다르게 형성함으로써, 후속 식각 공정시 패턴들의 임계치수에 따라 식각량이 차이나도록 하여 식각량 차이에 따라 발생하는 단차를 정렬키로 활용한다. 이로 인하여 정렬키의 오차를 감소시킬 수 있다.
도 1 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 정렬키를 나타내는 도면이다.
도 7 내지 도 11은 본 발명의 다른 실시 예에 따른 반도체 소자의 정렬키를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1 내지 도 6은 본 발명의 일실시 예에 따른 반도체 소자의 정렬키를 나타내는 도면이다.
도 1을 참조하면, 스크라이브 영역으로 정의된 반도체 기판(100) 상에 다수의 물질막들(101; 101a 내지 101f)을 형성한다. 다수의 물질막들(101)은 산화막 및 질화막을 교대로 적층하여 형성할 수 있으며, 이외 다른 물질로도 형성할 수 있다. 다수의 물질막들(101)의 적층 수는 형성하고자 하는 메모리 셀 영역에 수직 구조로 형성되는 메모리 셀들의 적층 수에 따라 다양하게 설계될 수 있다.
도 2를 참조하면, 다수의 물질막들(101)을 식각하여 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들을 형성한다. 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들은 메모리 셀 영역에 수직 구조의 채널 홀 형성 공정과 동시에 진행된다. 이때, 제1 더미 홀(DH1)들의 임계 치수(A)가 제2 더미 홀(DH2)들의 임계치수(B)보다 크도록 형성하는 것이 바람직하다.
도 3은 도 2에 도시된 공정을 진행한 반도체 소자의 레이아웃도이다. 도 3을 참조하면, 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들은 서로 평행한 바(bar) 형태로 형성되는게 바람직하지만, 이외에 아일랜드타입이나 원형등 다양한 형태로 형성될 수 있다. 또한 제1 더미 홀(DH1)들의 임계 치수(A)가 제2 더미 홀(DH2)들의 임계치수(B)보다 크도록 형성된다.
도 4를 참조하면, 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 측벽에 채널막(102) 및 채널 절연막(103)을 형성될 수 있다. 채널막(102)은 폴리 실리콘막으로 형성될 수 있으며, 채널 절연막(103)은 산화막으로 형성될 수 있다.
이때 채널막(102) 형성 이전에 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 측벽에 산화막, 질화막, 산화막으로 형성된 ONO 구조의 메모리 막을 더 형성할 수 있다.
도 5를 참조하면, 식각 공정을 실시하여 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 상단부에 형성된 채널 절연막(103)을 식각하여 제거한다. 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 이용하여 진행될 수 있다. 이때 제1 더미 홀(DH1)들의 임계치수가 제2 더미 홀(DH2)들의 임계치수보다 크므로 제1 더미 홀(DH1)들에 형성된 채널 절연막(103)의 식각량이 제2 더미 홀(DH2)들에 형성된 채널 절연막(103)의 식각량보다 많아진다. 따라서 제1 더미 홀(DH1)들 내부에 잔류하는 채널 절연막(103) 상단부 높이는 제2 더미 홀(DH2)들 내부에 잔류하는 채널 절연막(103) 상단부 높이 보다 X만큼 낮아진다.
도 6을 참조하면, 제1 더미 홀(DH1)들의 노출되는 상부 표면 및 제1 더미 홀(DH1)들 내부에 잔류하는 채널 절연막(103) 상단부 표면을 따라 캡핑막(104)을 형성한다. 또한 제2 더미 홀(DH2)들의 노출되는 상부 표면 및 제2 더미 홀(DH2)들 내부에 잔류하는 채널 절연막(103) 상단부 표면을 따라 캡핑막(104)을 형성한다. 즉, 캡핑막(104)은 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 상단부가 매워지지 않도록 노출된 표면을 따라 U자형으로 형성하는 것이 바람직하다.
캡핑막(104)은 폴리 실리콘막으로 형성될 수 있다. 이때 제1 더미 홀(DH1) 내에 형성된 캡핑막(104)의 저면 높이와 제2 더미 홀(DH2) 내에 형성된 캡핑막(104)의 저면 높이는 X만큼 차이가 발생한다.
상술한 바와 같이 본원 발명의 일실시 예에 따르면, 더미 홀들의 크기를 서로 다르게 형성하여 후속 더미 홀 내부에 형성된 채널 절연막의 상단부 식각 공정시 식각량 차이에 따라 상단부 높이에서 차이가 발생한다. 이로 인하여 채널 절연막 상에 형성되는 캡핑막의 높이가 더미 홀에 따라 다르게 발생하여 정렬 신호 측정 공정시 단차가 발생하는 것으로 측정된다.
도 7 내지 도 11은 본 발명의 다른 실시 예에 따른 반도체 소자의 정렬키를 나타내는 도면이다.
도 7을 참조하면, 스크라이브 영역으로 정의된 반도체 기판(200) 상에 다수의 물질막들(201; 201a 내지 201f)을 형성한다. 다수의 물질막들(201)은 산화막 및 질화막을 교대로 적층하여 형성될 수 있다. 다수의 물질막들(201)의 적층 수는 형성하고자 하는 메모리 셀 영역에 수직 구조로 형성되는 메모리 셀들의 적층 수에 따라 다양하게 설계될 수 있다.
도 8를 참조하면, 다수의 물질막들(201)을 식각하여 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들을 형성한다. 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들은 메모리 셀 영역에 수직 구조의 채널 홀 형성 공정과 동시에 진행된다. 이때 제2 더미 홀(DH2)의 양단부에는 제1 더미 홀들(DH1)이 배치되도록 형성하는 것이 바람직하지만 여기에 한정하지 않고 그 반대로 제2 더미 홀(DH2)등의 임계치수(B)가 제1 더미 홀(DH1)들의 임계치수(A)보다 크도록 형성할 수도 있다. 또한 제1 더미 홀(DH1)들 간의 간격이 제2 더미 홀(DH2)들 간의 간격보다 넓게 형성할 수도 있지만 여기에 한정하지 않는다. 본 발명의 일실시 예에서는 제1 더미 홀(DH1)들의 간의 간격 및 임계치수(A)가 제2 더미 홀(DH2)들간의 간격 및 임계치수(B)보다 큰 것을 전제로 설명한다.
도 9는 도 8에 도시된 공정을 진행한 반도체 소자의 레이아웃도이다. 도 9를 참조하면, 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들은 서로 평행한 바(bar) 형태로 형성되는게 바람직하지만, 이외에 아일랜드타입이나 원형등 다양한 형태로 형성될 수 있다. 또한 제1 더미 홀(DH1)들의 임계 치수(A)가 제2 더미 홀(DH2)들의 임계치수(B)보다 크며, 제1 더미 홀(DH1)들 간의 간격이 제2 더미 홀(DH2)들 간의 간격보다 넓게 형성된다.
도 10을 참조하면, 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 측벽에 채널막(202) 및 채널 절연막(203)을 형성한다. 채널막(202)은 폴리 실리콘막으로 형성될 수 있으며, 채널 절연막(203)은 산화막으로 형성될 수 있다.
이때 채널막(202) 형성 이전에 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 측벽에 산화막, 질화막, 산화막으로 형성된 ONO 구조의 메모리 막을 더 형성할 수 있다.
도 11을 참조하면, 식각 공정을 실시하여 제1 더미 홀(DH1)들 및 제2 더미 홀(DH2)들의 상단부에 형성된 채널 절연막(203)을 일부 식각하여 제거한다. 식각 공정은 습식 식각 공정 또는 건식 식각 공정을 이용하여 진행될 수 있다. 이때 제1 더미 홀(DH1)들의 임계치수가 제2 더미 홀(DH2)들의 임계치수보다 크므로 제1 더미 홀(DH1)들에 형성된 채널 절연막(203)의 식각량이 제2 더미 홀(DH2)들에 형성된 채널 절연막(103)의 식각량보다 많아진다. 따라서 제1 더미 홀(DH1)들 내부에 잔류하는 채널 절연막(103) 상단부 높이는 제2 더미 홀(DH2)들 내부에 잔류하는 채널 절연막(103) 상단부 높이 보다 낮다.
이 후, 전체 구조 상에 캡핑막(204)을 형성한다. 캡핑막(204)은 제2 더미 홀(DH2)들의 내부는 완전히 채우면서, 제2 더미 홀(DH1)은 일부 공간이 발생할 수 있는 두께로 형성한다.
이 후, 캡핑막(204)을 포함한 전체 구조 상에 채널 상부 절연막(205)을 형성한후 물질막(201)이 노출되도록 평탄화 공정을 진행하여 캡핑막(204) 및 채널 상부 절연막(205)이 제1 더미 홀(DH1) 내부에 잔류하도록 한다.
상술한 본원 발명의 다른 실시 예에 따르면, 제1 더미 홀(DH1)과 제2 더미 홀(DH2)의 임계치수를 서로 상이하게 하여 후속 채널 절연막의 상단부 식각 공정시 식각량 차이에 따라 상단부 높이에서 차이가 발생한다. 이로 인하여 후속 캡핑막 형성 공정시 임계치수가 상대적으로 큰 제1 더미 홀(DH1)은 완전히 매립되지 않고 임계치수가 상대적으로 작은 제2 더미 홀(DH2)은 완전히 매립되어 후속 정렬 신호 측정 공정시 단차가 발생하는 것으로 측정된다.
100, 200 : 반도체 기판 101, 201 : 물질막
102, 202 : 채널막 103, 203 : 채널 절연막
104, 204 : 캡핑막 205 : 채널 상부 절연막

Claims (23)

  1. 반도체 기판 상에 형성된 물질막;
    상기 물질막을 관통하는 제1 더미 홀 및 제2 더미 홀;
    상기 제1 더미 홀의 내부에 형성된 제1 채널 절연막;
    상기 제2 더미 홀의 내부에 형성된 제2 채널 절연막;
    상기 제1 더미 홀의 상부 측벽 및 상기 제1 채널 절연막 상부에 형성된 제1 캡핑막; 및
    상기 제2 더미 홀의 상부 측벽 및 상기 제2 채널 절연막 상부에 형성되며, 상기 제1 캡핑막의 저면부 높이보다 높은 저면부 높이를 갖도록 형성된 제2 캡핑막을 포함하는 반도체 소자의 정렬키.
  2. 제 1 항에 있어서,
    상기 제1 더미 홀의 임계치수는 상기 제2 더미 홀의 임계치수보다 큰 반도체 소자의 정렬키.
  3. 제 1 항에 있어서,
    상기 제1 채널 절연막의 상부 표면 높이는 상기 제2 채널 절연막의 상부 표면 높이보다 낮은 반도체 소자의 정렬키.
  4. 제 1 항에 있어서,
    상기 물질막은 다수의 산화막과 다수의 질화막이 교대로 적층된 구조인 반도체 소자의 정렬키.
  5. 제 1 항에 있어서,
    상기 제1 더미 홀 및 상기 제2 더미 홀의 측벽에 형성된 채널막을 더 포함하는 반도체 소자의 정렬키.
  6. 제 1 항에 있어서,
    상기 제1 더미 홀 및 상기 제2 더미 홀의 상단부에 형성된 상기 제1 캡핑막과 상기 제2 캡핑막은 상기 제1 더미 홀 및 상기 제2 더미 홀의 상단부가 완전히 매립되지 않도록 U자형으로 형성된 반도체 소자의 정렬키.
  7. 제 1항에 있어서
    상기 제1 더미 홀 상단부에 형성된 상기 제1 캡핑막은 상기 제1 더미 홀의 상단부가 완전히 매립되지 않도록 U자형으로 형성되며,
    상기 제2 더미 홀 상단부에 형성된 상기 제2 캡핑막은 상기 제2 더미 홀의 상단부가 완전히 매립되도록 형성된 반도체 소자의 정렬키.
  8. 반도체 기판 상에 형성된 물질막;
    상기 물질막을 관통하는 다수의 제1 더미 홀들 및 다수의 제2 더미 홀들;
    상기 제1 더미 홀들의 내부에 형성된 제1 채널 절연막;
    상기 제2 더미 홀들의 내부에 형성된 제2 채널 절연막;
    상기 제1 더미 홀들의 상부 측벽 및 상기 제1 채널 절연막 상부의 표면을 따라 형성된 제1 캡핑막; 및
    상기 제2 더미 홀들의 상부가 매립되도록 형성되어 상기 제1 캡핑막의 저면부 높이보다 높은 상부 표면 높이를 갖는 제2 캡핑막을 포함하는 반도체 소자의 정렬키.
  9. 제 8 항에 있어서,
    상기 제1 더미 홀들의 상부가 매립되도록 상기 제1 캡핑막 상에 형성된 채널 상부 절연막을 더 포함하는 반도체 소자의 정렬키.
  10. 제 8 항에 있어서,
    상기 제2 더미 홀들의 양단부에 상기 제1 더미 홀들이 배치된 반도체 소자의 정렬키.
  11. 제 8 항에 있어서,
    상기 제1 더미 홀들의 양단부에 상기 제2 더미 홀들이 배치된 반도체 소자의 정렬키.
  12. 제 8 항에 있어서,
    상기 제1 더미 홀들의 임계치수는 상기 제2 더미 홀들의 임계치수보다 큰 반도체 소자의 정렬키.
  13. 제 8 항에 있어서,
    상기 제1 더미 홀들의 간격은 상기 제2 더미 홀들의 간격보다 넓은 반도체 소자의 정렬키.
  14. 제 8 항에 있어서,
    상기 제1 채널 절연막의 상부 표면 높이는 상기 제2 채널 절연막의 상부 표면 높이보다 낮은 반도체 소자의 정렬키.
  15. 제 8 항에 있어서,
    상기 물질막은 다수의 산화막과 다수의 질화막이 교대로 적층된 구조인 반도체 소자의 정렬키.
  16. 제 8 항에 있어서,
    상기 제1 더미 홀들 및 상기 제2 더미 홀들의 측벽에 형성된 채널막을 더 포함하는 반도체 소자의 정렬키.
  17. 제 8 항에 있어서,
    상기 제1 더미 홀들의 상단부에 형성된 상기 제1 캡핑막은 상기 제1 더미 홀들이 완전히 매립되지 않도록 U자형으로 형성된 반도체 소자의 정렬키.
  18. 반도체 기판의 스크라이브 영역 상에 다층의 물질막을 형성하는 단계;
    상기 다층의 물질막을 식각하여 임계치수가 서로 다른 제1 더미 홀 및 제2 더미 홀을 형성하는 단계;
    상기 제1 및 제2 더미 홀의 내부를 채널 절연막으로 채우는 단계;
    식각 공정을 실시하여 상기 제1 및 제2 더미 홀 상단부에 형성된 상기 채널 절연막을 일부 식각하되, 상기 제1 더미 홀과 상기 더미 홀 내부에 잔류하는 상기 채널 절연막의 상부 표면 높이가 서로 다르도록 형성하는 단계; 및
    상기 제1 및 제2 더미 홀 내에 잔류하는 채널 절연막 상에 캡핑막을 형성하되, 상기 채널 절연막의 상부 표면 높이에 따라 상기 제1 더미 홀에 형성되는 캡핑막의 높이와 상기 제2 더미 홀에 형성되는 캡핑막의 높이가 서로 상이하게 형성되는 단계를 포함하는 반도체 소자의 정렬키 형성 방법.
  19. 제 18 항에 있어서,
    상기 식각 공정시 상기 제1 더미 홀 및 상기 제2 더미 홀의 임계 치수에 따라 상기 채널 절연막의 식각량이 조절되는 반도체 소자의 정렬키 형성 방법.
  20. 제 18 항에 있어서,
    상기 제1 및 제2 더미홀을 형성한 후 상기 채널 절연막을 형성하기 전에 상기 제1 및 제2 더미홀의 측벽에 채널막을 형성하는 단계를 더 포함하는 반도체 소자의 정렬키 형성 방법.
  21. 제 18 항에 있어서,
    상기 캡핑막 형성 공정시 상기 제1 및 제2 더미홀의 임계치수에 따라 더미 홀의 상단부가 완전히 채워지거나 더미홀의 측벽 및 채널 절연막 상단부 표면을 따라 U형으로 형성되는 반도체 소자의 정렬키 형성 방법.
  22. 제 18항에 있어서,
    상기 다층의 물질막은 산화막 및 질화막이 교대로 적층된 구조로 형성하는 반도체 소자의 정렬키 형성 방법.
  23. 제 18 항에 있어서,
    상기 캡핑막은 폴리 실리콘막으로 형성하며, 상기 제1 더미 홀에 형성된 캡핑막의 저면부 높이와 상기 제2 더미 홀에 형성된 캡핑막의 저면부 높이가 서로 다르게 형성되는 반도체 소자의 정렬키 형성 방법.
KR1020120115429A 2012-10-17 2012-10-17 반도체 소자의 정렬 키 및 이의 형성 방법 KR20140049313A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120115429A KR20140049313A (ko) 2012-10-17 2012-10-17 반도체 소자의 정렬 키 및 이의 형성 방법
US13/718,711 US9570402B2 (en) 2012-10-17 2012-12-18 Alignment key of semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120115429A KR20140049313A (ko) 2012-10-17 2012-10-17 반도체 소자의 정렬 키 및 이의 형성 방법

Publications (1)

Publication Number Publication Date
KR20140049313A true KR20140049313A (ko) 2014-04-25

Family

ID=50474664

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120115429A KR20140049313A (ko) 2012-10-17 2012-10-17 반도체 소자의 정렬 키 및 이의 형성 방법

Country Status (2)

Country Link
US (1) US9570402B2 (ko)
KR (1) KR20140049313A (ko)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0155835B1 (ko) * 1995-06-23 1998-12-01 김광호 반도체 장치의 얼라인 키 패턴 형성방법
KR20040003936A (ko) 2002-07-05 2004-01-13 주식회사 하이닉스반도체 반도체 소자의 얼라인 마크
KR20040013245A (ko) 2002-08-05 2004-02-14 삼성전자주식회사 조밀한 서치 얼라인 키를 갖는 반도체 장치
KR100505690B1 (ko) * 2003-06-13 2005-08-03 삼성전자주식회사 오버레이 키 및 얼라인 키를 갖는 집적회로 반도체 소자및 그 제조방법
US7923363B2 (en) * 2004-09-15 2011-04-12 Nxp B.V. SONOS memory device with optimized shallow trench isolation
KR20080061869A (ko) 2006-12-28 2008-07-03 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 반도체 소자의 제조 방법
KR100875175B1 (ko) * 2007-08-31 2008-12-22 주식회사 동부하이텍 반도체 소자의 제조방법
JP2011129761A (ja) * 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法
US20120000814A1 (en) * 2010-06-30 2012-01-05 Christopher Lawrence Smith Container for a fabric stain treatment device
KR101176900B1 (ko) * 2010-09-06 2012-08-30 주식회사 유진테크 반도체 소자의 제조 방법
US20120132984A1 (en) * 2010-09-09 2012-05-31 Rohm Co., Ltd. Semiconductor device and method of manufacturing the same as well as semiconductor memory and method of manufacturing the same
JP5737922B2 (ja) * 2010-12-14 2015-06-17 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体デバイスの製造方法
JP2012134425A (ja) * 2010-12-24 2012-07-12 Toshiba Corp 半導体記憶装置、半導体ウェーハ及び半導体記憶装置の製造方法
CN103125023B (zh) * 2011-09-28 2016-05-25 丰田自动车株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
US20140103547A1 (en) 2014-04-17
US9570402B2 (en) 2017-02-14

Similar Documents

Publication Publication Date Title
US9490217B1 (en) Overlay marks and semiconductor process using the overlay marks
US20100052191A1 (en) Metrology Mark with Elements Arranged in a Matrix, Method of Manufacturing Same and Alignment Method
KR100739259B1 (ko) 중첩도 측정 버니어 및 그 형성 방법
KR100689709B1 (ko) 반도체 디바이스 제조를 위한 오버레이 마크 및 이를이용한 오버레이 측정방법
US7541120B2 (en) Manufacturing method of semiconductor device
KR100746619B1 (ko) 오버레이 버니어 키 및 오버레이 버니어 키의 형성방법
KR100427501B1 (ko) 반도체 제조방법
US7316963B2 (en) Method for manufacturing semiconductor device
JP2006332177A (ja) 半導体ウエハ、その製造方法及びマスク
KR20140049313A (ko) 반도체 소자의 정렬 키 및 이의 형성 방법
US20100227451A1 (en) Method for manufacturing semiconductor device
TWI678725B (zh) 半導體元件及其關鍵尺寸的定義方法
CN108735714B (zh) 半导体元件及其关键尺寸的定义方法
KR20110043300A (ko) 활성 영역 구조체의 형성방법
KR20100078947A (ko) 반도체 소자의 제조방법
KR100946023B1 (ko) 반도체 소자의 정렬키 및 이의 형성 방법
KR20100072554A (ko) 플래시 메모리 소자의 오버레이 마크 및 그 형성방법
KR20100134417A (ko) 반도체 소자의 오버레이 버니어 형성 방법
KR100672174B1 (ko) 반도체 소자의 정렬키 형성 방법
KR100668742B1 (ko) 구형 리세스채널용 트랜치의 임계치수 측정방법
TW201818468A (zh) 關鍵尺寸欄結構與半導體結構
KR20120005253A (ko) 반도체 메모리 디바이스의 오버레이 버니어
CN117878098A (zh) 一种用于硅通孔tsv套刻标记
KR101031396B1 (ko) 반도체소자의 중첩마크 형성방법
JP2015032783A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination