KR100398576B1 - 정렬 정확도 향상방법 - Google Patents

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Abstract

본 발명은 기판의 주변영역에 오버레이키(overlay key) 형성 시, 상기 오버레이키의 정렬 정확도(alignment accuracy)를 향상시킬 수 있는 정렬 정확도의 향상방법에 관해 개시한다.
개시된 본 발명의 정렬 정확도의 향상방법은 반도체기판의 셀영역 및 주변영역에 절연층 및 제 1도전층을 차례로 형성하는 공정과, 절연층 및 제 1도전층을 선택 식각하여 셀영역에 게이트절연층 및 게이트를 형성하는 동시에 주변영역에 블로킹패턴을 각각 형성하는 공정과, 셀영역의 게이트 및 상기 주변영역의 블로킹패턴을 덮으며, 셀영역 및 주변영역에 기판의 소정부위를 노출시키는 각각의 콘택홀을 가진 층간절연층을 형성하는 공정과, 층간절연층 상에 콘택홀을 덮도록 제 2도전층을 형성하는 공정과, 제 2도전층을 식각하여 상기 셀영역에 상기 콘택홀을 매립시키는 도전플러그를 형성하는 동시에 주변영역에 층간절연층과 단차진 오버레이키를 형성하는 공정을 구비한다.

Description

정렬 정확도 향상방법{A method for improving alignment accuracy}
본 발명은 정렬 정확도 향상방법에 관한 것으로, 보다 상세하게는 기판의 주변영역에 오버레이(overlay) 측정부를 형성할 경우, 상기 오버레이 측정부의 어라인 정확도를 향상시킬 수 있는 정렬 정확도 향상방법에 관한 것이다.
일반적으로 알려진 바와 같이, 반도체소자의 집적도가 증가함에 따라 미세한 패턴의 형성뿐만 아니라 노광공정에서 마스크 패턴과 반도체기판 간의 정확한 겹침 정확도(registration accuracy)가 요구되고 있다.
반도체 기판 상에 패턴을 형성하기 위해서는, 포토레지스트와 같은 감광성 물질을 도포한 후 유리 마스크상의 이미지를 감광성 물질 위에 전사시켜 노광시켜야 한다. 즉, 마스크상의 특정표지를 반도체 기판의 임의의 지점(얼라인 키)과 일치시킨 다음, 유리 마스크 위로 광선을 투사하여 그 패턴의 이미지를 기판 위로 전사하여야 한다.
한편, 반도체장치의 고집적화와 더불어 각 층마다 미스얼라인 마진(misalign margin)이 감소함으로 인해 보다 정확한 얼라인이 요구된다.
얼라인 장치가 얼라인 키의 위치를 찾지 못하여 마스크 얼라인이 제대로 되지 않을 경우 미스얼라인(misalign), 패턴이동(kpotern shift) 등의 여러 문제를 일으키게 되고 제품의 수율 및 실패에 직접적인 영향을 미치므로, 얼라인 키의 능력의향상이 절실히 요구되고 있다. 뿐만 아니라, 반도체 소자의 고집적화 추세에 따라 공정이 더욱 복잡해지고, 포토레지스트패턴의 마스킹 및 노광의 횟수가 증가함으로 인하여 초기 단계에서 형성된 얼라인 키의 패턴이 마모되거나 소실되어 그능력을 발휘할 수 없게 되는 경향이 있다.
따라서, 얼라인 키를 형성할 때 오버레이 키(overlay key)를 동시에 형성하는데, 이는 마스크와 반도체 기판을 얼라인한 후에 얼라인 상태를 확인하기 위한 것으로 얼라인 키보다 큰 패턴으로 형성하여 어미자로 하고 상기 어미자 상에 감광막을 사용하여 아들자를 형성한다.
도 1a 내지 도 1c는 종래 기술에 따른 오버레이키의 제조를 보인 공정순서도이다.
종래 기술에 따른 오버레이키의 제조방법은, 도 1a에 도시된 바와 같이, 먼저 셀영역 및 주변영역을 포함한 반도체기판(100) 전면에 제 1절연층(102)과, 다결정실리콘층(104), 텅스텐실리사이드층(106), 제 2절연층(108), 제 3절연층(110)을 차례로 형성한 후, 도 1b에 도시된 바와 같이, 주변영역은 제거하고, 셀영역에는 포토리쏘그라피(photolithography)공정에 의해 식각하여 게이트(120)를 형성한다.
이때, 제 1절연층과 제 3절연층으로는 산화막을 이용하며, 제 2절연층으로는 질화막을 이용한다. 또한, 게이트 하부의 잔류된 제 1절연층은 게이트절연층(121)이 된다.
이어서, 상기 결과의 셀영역 및 주변영역에 BPSG(BoroPhosphor Silicate Glass)를 증착하여 층간절연층(112)을 형성한 후, 상기 층간절연층(112)을 식각하여 각각의 랜딩플러그콘택(LPC:Landing Plug Contact)(114)을 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 랜딩플러그콘택(114)을 포함한 상기 구조 상에 다결정실리콘층 등의 도전물질을 증착한 후, 화학기계적연마(CMP:Chemical Mechanical Polishing) 방법으로 폴리싱(polishing)하여 셀영역 에 도전플러그(116) 및 주변영역에 오버레이키(118)를 형성한다.
그러나, 종래의 반도체장치의 제조방법에서는 도전플러그 형성 시, 층간절연층과 다결정실리콘층 간의 단차가 거의 없으므로, 랜딩플러그콘택 오버레이 측정부에서 층간절연층과 다결정실리콘층을 구분하기가 어려웠다.
즉, 후속의 공정에서 도전플러그 패턴과의 오버레이(overlay)를 계측할 경우, 도 2a 내지 도 2c에 도시된 바와 같이, 층간절연층과 다결정실리콘층 간의 시그널 (signal) 구분이 어려워서 오버레이 계측 불량이 초래되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 랜딩플러크콘택의 오버레이의 계측을 정확하게 진행하여 정렬 정확도를 향상시킬 수 있는 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 오버레이키의 제조를 보인 공정순서도.
도 2a 내지 도 2c는 종래의 오버레이키의 평면도, 단면도 및 시그널을 도시한 도면.
도 3a 내지 도 3c는 본 발명에 따른 오버레이키의 제조를 보인 공정순서도.
도 4a 내지 도 4c는 본 발명에 따른 오버레이키의 평면도, 단면도 및 시그널을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 제 1절연층
204. 다결정실리콘층 206. 텅스텐실리사이드층
208. 제 2절연층 210. 제 3절연층
212. 층간절연층 214. 랜딩플러그콘택
216. 도전플러그 220. 게이트
221. 게이트절연층 230. 보조패턴
상기 목적을 달성하기 위한 본 발명의 정렬 정확도 향상방법은 반도체기판의 셀영역 및 주변영역에 절연층 및 제 1도전층을 차례로 형성하는 공정과, 절연층 및 제 1도전층을 선택 식각하여 셀영역에 게이트절연층 및 게이트를 형성하는 동시에 주변영역에 블로킹패턴을 각각 형성하는 공정과, 셀영역의 게이트 및 상기 주변영역의 블로킹패턴을 덮으며, 셀영역 및 주변영역에 기판의 소정부위를 노출시키는 각각의 콘택홀을 가진 층간절연층을 형성하는 공정과, 층간절연층 상에 콘택홀을덮도록 제 2도전층을 형성하는 공정과, 제 2도전층을 식각하여 상기 셀영역에 상기 콘택홀을 매립시키는 도전플러그를 형성하는 동시에 주변영역에 층간절연층과의 단차진 오버레이키를 형성하는 공정을 구비한 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명에 따른 반도체장치의 제조를 보인 공정순서도이다.
본 발명의 오버레이키의 제조는, 도 3a에 도시된 바와 같이, 먼저, 셀영역 및 주변영역을 포함한 반도체기판(200) 전면에 제 1절연층(202), 다결정실리콘층
(204), 텅스텐실리사이드층(206), 제 2절연층(208) 및 제 3절연층(210)을 차례로 형성한다. 이때, 상기 제 1절연층(202)과 제 3절연층(210)은 산화막을 화학기상증착하고, 제 2절연층(208)은 질화막을 화학기상증착하여 이를 이용한다.
이어서, 도 3b에 도시된 바와 같이, 포토리쏘그라피 공정에 의해 제 1절연층(202)과, 다결정실리콘층(204), 텅스텐실리사이드층(206), 제 2절연층(208) 및 제 3절연층(210)의 소정부위를 식각하여 셀영역에는 게이트절연층을 포함한 게이트(220)를 형성하고, 주변영역에는 보조패턴(230)을 형성한다.
이때, 게이트(220) 하부의 잔류된 제 1절연층은 게이트절연층(121)이 된다.
그 다음, 상기 결과의 셀영역 및 주변영역에 BPSG를 증착하여 층간절연층(212)을 형성한 후, 상기 층간절연층(212)을 식각하여 각각의 랜딩플러그콘택(LPC)(214)을 형성한다.
이 후, 도 3c에 도시된 바와 같이, 랜딩플러그콘택(214)을 포함한 상기 구조 상에 다결정실리콘층을 증착한 후, 화학기계적 연마 등의 방법으로 폴리싱하여 셀영역 및 주변영역에 각각의 도전플러그(216) 및 오버레이키(218)을 형성한다.
상기 오버레이키(218)는 층간절연층(212)의 표면으로 부터 돌출된 형상을 가지도록 형성되며, 이 과정에서 보조패턴(230)의 최상층인 제 3절연층(210)이 식각될 수 있으며, 도면에는 도시되어 있지 않지만, 그 하부의 제 2절연층(208)까지 모두 식각될 수 있다.
따라서, 상기 보조패턴(230)은 층간절연층(212)과 다결정실리콘층의 경계부분의 선택적 폴리싱이 가능하도록 해주는 역할을 한다.
도 4a 내지 도 4c는 본 발명에 따른 오버레이키의 평면도, 단면도 및 시그널을 도시한 도면이다.
본 발명은, 도 4a 내지 도 4c에 도시된 바와 같이, 주변영역에 보조패턴 (230)을 추가하여 층간절연층의 표면으로 부터 돌출된 형상을 가지는 오버레이키
(218)를 형성함으로써, 층간절연층과 다결정실리콘층 간의 오버레이 계측 시그널
(signal) 구분하기가 용이해지므로 랜딩플러크콘택의 오버레이 계측을 정확하게 할 수 있다.
이상에서와 같이, 본 발명의 정렬 정확도의 향상방법에서는 셀영역에 게이트을 패터닝 시 주변영역의 랜딩플러그콘택 형성영역 주변에 보조패턴을 함께 패터닝함으로써, 이 후의 도전플러그 형성을 위한 폴리싱 공정 진행에서 층간절연층과 다결정실리콘층의 경계부분의 선택적 폴리싱이 가능하다.
따라서, 본 발명에서는 층간절연층과 다결정실리콘층 간의 오버레이 계측 시그널 구분이 용이해지므로 후속의 공정에서 도전플러그 패턴과의 오버레이 계측 시에 정확한 정렬이 가능하다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (2)

  1. 반도체기판의 셀영역 및 주변영역에 절연층 및 제 1도전층을 차례로 형성하는 공정과,
    상기 절연층 및 제 1도전층을 선택 식각하여 상기 셀영역에 게이트절연층 및 게이트를 형성하는 동시에 상기 주변영역에 블로킹패턴을 각각 형성하는 공정과,
    상기 셀영역의 게이트 및 상기 주변영역의 블로킹패턴을 덮으며, 상기 셀영역 및 주변영역에 기판의 소정부위를 노출시키는 각각의 콘택홀을 가진 층간절연층을 형성하는 공정과,
    상기 층간절연층 상에 상기 콘택홀을 덮도록 제 2도전층을 형성하는 공정과,
    상기 제 2도전층을 식각하여 상기 셀영역에 상기 콘택홀을 매립시키는 도전플러그를 형성하는 동시에 상기 주변영역에 상기 층간절연층과의 단차진 오버레이키를 형성하는 공정을 구비한 것을 특징으로 하는 정렬 정확도의 향상방법.
  2. 제 1항에 있어서, 상기 제 2도전층 식각 공정은 화학기계적 연마 방식에 의해 폴리싱하는 것을 특징으로 하는 정렬 정확도의 향상방법.
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