KR20020002009A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하고, 상기 게이트전극의 측벽에 절연막 스페이서를 형성한 다음, 전체표면 상부에 도전층을 형성하고 화학적 기계적 연마(chemical mechanical polishing)방법으로 상기 도전층을 제거하여 콘택플러그를 형성한 다음, 전체표면 상부에 상기 마스크절연막패턴과 식각선택비 차이를 갖는 질화막을 소정 두께 형성하고, 상기 질화막 상부에 산화막을 형성한 다음, 비트라인 콘택마스크를 식각마스크로 이용하여 상기 산화막 및 질화막을 제거하여 비트라인 콘택홀을 형성함으로써 상기 비트라인 콘택홀을 형성하기 위한 식각공정 시 게이트전극 상부에 형성되어 있는 마스크절연막패턴이 손실되는 것을 방지하여 비트라인과 게이트전극 간에 브리지(bridge)가 발생하는 것을 방지하여 반도체소자의 동작특성 및 공정수율을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 콘택홀을 형성하기 위한 식각공정 시 게이트전극 상부에 형성되어 있는 마스크절연막패턴이 손상되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R = k * λ / NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photomask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두 층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰(design rule)이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 시 마스크들 간의 정확하고 엄격한 정렬을 요구하기 때문에 공정여유도가 감소된다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬 시의 오배열 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정 시의 임계크기변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법에서 자기정렬콘택(self aligned contact, SAC)방법이 있는데, 상기 자기정렬콘택방법은 식각선택비 차이를 이용하여 콘택홀을 형성하는 방법이다.
도시되어있지는 않으나, 종래기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
먼저, 반도체기판에서 소자분리영역으로 예정되는 부분에 소자분리절연막을 형성하고, 전체표면 상부에 게이트절연막, 게이트전극용 도전층, 마스크절연막의 적층구조를 형성한다.
다음, 상기 반도체기판의 활성영역에서 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴, 게이트전극과 마스크절연막패턴을 형성한다.
그 다음, 상기 적층구조 패턴의 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서의 양쪽 반도체기판에 불순물이온을 주입하여 소오스/드레인 접합영역을 형성한다.
다음, 전체표면 상부에 도전층을 형성하고, 화학적 기계적 연마(chemical mechanical polishing, CMP)방법으로 상기 도전층을 제거하여 상기 소오스/드레인 접합영역에 접속되는 콘택플러그를 형성한다.
그 다음, 전체표면 상부에 층간절연막을 형성하고, 상기 콘택플러그 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택 마스크를 식각마스크로 상기 층간절연막을 식각하여 비트라인 콘택홀을 형성한다.
다음, 상기 비트라인 콘택홀을 통하여 상기 콘택플러그와 접속되는 비트라인을 형성한다.
상기 종래기술에 따른 반도체소자의 제조방법은, 도 1 에 도시된 바와 같이 비트라인 콘택홀을 형성하기 위한 식각공정에서 상기 게이트전극(100) 상에 형성되어 있는 마스크 절연막 패턴이 손실되어 상기 게이트전극을 노출시키는 현상이 발생하였고, 그로 인하여 게이트전극(100)과 비트라인(200) 간에 브리지가 발생되었다. 이를 해결하기 위하여 마스크절연막 패턴을 두께를 두껍게 형성하였으나 이로 인하여 게이트전극 마스크를 사용한 식각공정 및 후속공정을 곤란하게 하는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 콘택플러그 형성 후 질화막을 소정 두께 형성하여 후속 비트라인 콘택홀을 형성하기 위한 식각공정 시 게이트전극 상에 형성되어 있는 마스크 절연막 패턴이 손실되는 것을 방지하여 소자 간에 브리지가 발생하는 것을 방지할 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1 은 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 게이트전극 및 비트라인의 상태를 나타내는 도면.
도 2a 내지 도 2e 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 40 : 반도체기판 12, 42 : 소자분리절연막
14, 44 : 게이트절연막패턴 16, 46, 100 : 게이트전극
18, 48 : 텅스텐질화막 패턴 20, 50 : 텅스텐막 패턴
22, 52 : 마스크절연막패턴 24, 54 : 절연막 스페이서
26, 56 : 콘택플러그 28, 60 : 질화막
30 : 산화막 32, 64 : 감광막패턴
34 : 비트라인 콘택홀 36, 66, 200 : 비트라인
58 : 제1산화막 62 : 제2산화막
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법의 특징은,
반도체기판 상부에 게이트절연막, 게이트전극용 도전층, 마스크절연막의 적층구조를 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 적층구조패턴을 형성하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서 양측 반도체기판에 불순물이온을 주입하여 접합영역을 형성하는 공정과,
전체표면 상부에 도전층을 형성하고, 화학적 기계적 연마공정으로 상기 접합영역에 접속되는 콘택플러그를 형성하되, 상기 화학적 기계적 연마공정 시 상기 마스크절연막패턴이 손실되어 상기 콘택플러그와 마스크절연막패턴 간에 단차가 형성되는 공정과,
전체표면 상부에 상기 마스크절연막패턴과 식각선택비를 갖는 질화막을 형성하여 상기 화학적 기계적 연마공정 시 손실된 마스크절연막패턴을 보상하는 공정과,
상기 질화막 상부에 산화막을 형성하는 공정과,
상기 산화막과 질화막을 비트라인 콘택마스크를 식각마스크로 이용한 식각공정으로 제거하여 비트라인 콘택홀을 형성하는 공정과,
상기 비트라인 콘택홀을 통하여 상기 콘택플러그와 접속되는 비트라인을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e 는 본 발명의 제 1 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(12)을 형성하고, 전체표면 상부에 게이트절연막(도시 안됨), 게이트전극용 도전층(도시 안됨), 텅스텐층(도시 안됨), 텅스텐질화막(도시 안됨) 및 마스크절연막(도시 안됨)의 적층구조를 순차적으로 형성한다. 이때, 상기 마스크절연막은 질화막을 1200 ∼ 1800Å 두께로 형성한다.
다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(22), 텅스텐질화막패턴(20), 텅스텐층패턴(18), 게이트전극(16) 및 게이트절연막패턴(14)의 적층구조패턴을 형성한다.
그 다음, 상기 적층구조패턴의 측벽에 절연막 스페이서(24)를 형성한다. 상기 절연막 스페이서(24)는 질화막으로 형성한다. (도 2a 참조)
다음, 전체표면 상부에 다결정실리콘층과 같은 도전층(도시 안됨)을 형성하고, 화학적 기계적 연마방법으로 상기 도전층을 제거하여 콘택플러그(26)를 형성한다. 이때, 상기 화학적 기계적 연마공정으로 상기 마스크절연막패턴(22)이 소정 두께 손실된다.
한편, 상기 화학적 기계적 연마공정 대신 전면식각공정을 실시할 수도 있으며, 상기 화학적 기계적 연마공정을 실시한 다음, 전면식각공정을 실시할 수도 있다. 그리고, 그 반대로 전면식각공정을 먼저 실시한 다음, 화학적 기계적 연마공정을 실시할 수도 있다. (도 2b 참조)
그 다음, 전체표면 상부에 상기 마스크절연막패턴(22)과 식각선택비 차이를 갖는 질화막(28)을 200 ∼ 500Å 두께로 형성한다. 이때, 상기 질화막(28)은 상기 마스크절연막패턴(22)과 식각선택비가 같은 질화막으로 형성할 수 있으며, 상기 질화막(28)은 상기 화학적 기계적 연마공정으로 손실된 마스크절연막패턴(22)을 보상해주기 위해 형성된다.
다음, 상기 질화막(28) 상부에 산화막(30)을 300 ∼ 1000Å 두께로 형성한다.
그 다음, 전체표면 상부에 상기 콘택플러그(26)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 감광막패턴(32)을 형성한다. (도 2c 참조)
그리고, 상기 감광막패턴(32)을 식각마스크로 상기 산화막(30) 및 질화막(28)을 식각하여 비트라인 콘택홀(34)을 형성한다. 이때, 상기 산화막(30)과 질화막(28)은 단일공정으로 식각할 수도 있으며, 상기 산화막(30)을 선택적으로 식각한 다음, 상기 질화막(28)을 식각할 수 있다.
다음, 상기 감광막패턴(32)을 제거한다. (도 2d 참조)
그 다음, 상기 비트라인 콘택홀(34)을 통하여 상기 콘택플러그(26)와 접속되는 비트라인(36)을 형성한다. (도 2e 참조)
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 상기 제1실시예의 도 2b 까지의 공정을 실시한 다음의 공정을 도시한다.
반도체기판(40) 상부에 상기 제1실시예에서와 같이 소자분리절연막(42)과 게이트절연막패턴(44), 게이트전극(46), 텅스텐층패턴(48), 텅스텐질화막패턴(50) 및 마스크절연막패턴(52)의 적층구조패턴과 상기 적층구조패턴의 측벽에 절연막 스페이서(54)와 콘택플러그(56)를 형성한다.
다음, 전체표면 상부에 제1산화막(58), 질화막(60) 및 제2산화막(62)을 순차적으로 형성한다. 이때, 상기 제1산화막(58)은 100 ∼ 500Å 두께로 형성하고, 상기 질화막(60)은 200 ∼ 500Å 두께로 형성하고 상기 제2산화막(62)은 300 ∼ 1000Å 두께로 형성한다.
여기서, 상기 제1산화막(58)과 제2산화막(62)은 동일한 산화막으로 형성할 수도 있고, 서로 다른 종류의 산화막으로 형성할 수도 있다.
또한, 상기 질화막(60) 상부에 제2산화막(62)의 형성공정을 생략할 수도 있다.
그 후, 후속 공정으로 상기 제1실시예의 도 2c 내지 도 2e 의 공정에서와 같이 비트라인 콘택으로 예정되는 부분을 노출시키는 감광막패턴(64)을 식각마스크로 이용하여 상기 제2산화막(62), 질화막(60) 및 제1산화막(58)을 식각하여 비트라인 콘택홀(도시 안됨)을 형성하고, 상기 비트라인 콘택홀을 통하여 상기 콘택플러그(56)와 접속되는 비트라인(66)을 형성한다.
여기서, 상기 제2산화막(62), 질화막(6) 및 제1산화막(58)을 단일공정을 식각할 수도 있으며, 식각선택비 차이를 이용하여 각각의 박막을 식각할 수도 있다.
상기 제2실시예에서는 상기 감광막패턴(64)을 식각마스크로 이용하여 상기 제2산화막(62)과 질화막(60)을 식각한 다음, 제1산화막(58)을 식각하여 상기 마스크절연막패턴(52)의 손실을 최소화할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 콘택홀 제조방법은 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하고, 상기 게이트전극의 측벽에 절연막 스페이서를 형성한 다음, 전체표면 상부에 도전층을 형성하고 화학적 기계적 연마(chemical mechanical polishing)방법으로 상기 도전층을 제거하여 콘택플러그를 형성한 다음, 전체표면 상부에 상기 마스크절연막패턴과 식각선택비 차이를 갖는 질화막을 소정 두께 형성하고, 상기 질화막 상부에 산화막을 형성한 다음, 비트라인 콘택마스크를 식각마스크로 이용하여 상기 산화막 및 질화막을 제거하여 비트라인 콘택홀을 형성함으로써 상기 비트라인 콘택홀을 형성하기 위한 식각공정 시 게이트전극 상부에 형성되어 있는 마스크절연막패턴이 손실되는 것을 방지하여 비트라인과 게이트전극 간에 브리지(bridge)가 발생하는 것을 방지하여 반도체소자의 동작특성 및 공정수율을 향상시킬 수 있는 이점이 있다.

Claims (15)

  1. 반도체기판 상부에 게이트절연막, 게이트전극용 도전층, 마스크절연막의 적층구조를 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴, 게이트전극 및 게이트절연막패턴의 적층구조패턴을 형성하는 공정과,
    상기 적층구조의 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서 양측 반도체기판에 불순물이온을 주입하여 접합영역을 형성하는 공정과,
    전체표면 상부에 도전층을 형성하고, 화학적 기계적 연마공정으로 상기 접합영역에 접속되는 콘택플러그를 형성하되, 상기 화학적 기계적 연마공정 시 상기 마스크절연막패턴이 손실되어 상기 콘택플러그와 마스크절연막패턴 간에 단차가 형성되는 공정과,
    전체표면 상부에 상기 마스크절연막패턴과 식각선택비를 갖는 질화막을 형성하여 상기 화학적 기계적 연마공정 시 손실된 마스크절연막패턴을 보상하는 공정과,
    상기 질화막 상부에 산화막을 형성하는 공정과,
    상기 산화막과 질화막을 비트라인 콘택마스크를 식각마스크로 이용한 식각공정으로 제거하여 비트라인 콘택홀을 형성하는 공정과,
    상기 비트라인 콘택홀을 통하여 상기 콘택플러그와 접속되는 비트라인을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크절연막은 질화막을 1200 ∼ 1800Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 콘택플러그는 상기 도전층은 전면식각공정으로 제거하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 콘택플러그는 상기 도전층을 화학적 기계적 연마공정을 제거한 다음, 전면식각공정을 실시하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 콘택플러그는 상기 도전층을 전면식각공정으로 제거한 다음, 화학적 기계적 연마공정을 실시하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 질화막은 상기 마스크절연막과 같은 종류의 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 질화막은 200 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 산화막은 300 ∼ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 콘택홀 제조방법.
  9. 제 1 항에 있어서,
    상기 콘택플러그를 형성한 다음, 제1산화막, 질화막, 제2산화막의 적층구조를 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제1산화막은 100 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 질화막은 200 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 제2산화막은 300 ∼ 1000Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 질화막 상부에 제2산화막의 형성공정을 생략하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 제1산화막과 제2산화막은 동일한 종류의 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 제1산화막과 제2산화막은 서로 다른 종류의 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100910868B1 (ko) * 2002-12-26 2009-08-06 주식회사 하이닉스반도체 반도체소자 제조 방법

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