JP2712098B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2712098B2 JP2712098B2 JP6316087A JP31608794A JP2712098B2 JP 2712098 B2 JP2712098 B2 JP 2712098B2 JP 6316087 A JP6316087 A JP 6316087A JP 31608794 A JP31608794 A JP 31608794A JP 2712098 B2 JP2712098 B2 JP 2712098B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- layer
- substrate
- type
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 239000012535 impurity Substances 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000000758 substrate Substances 0.000 description 24
- 230000015556 catabolic process Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 2
- 230000001154 acute effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/405—Resistive arrangements, e.g. resistive or semi-insulating field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
高耐圧でプレーナ型の半導体装置に関する。 【０００２】 【従来の技術】一般にプレーナ型の半導体装置は逆バイ
アス印加時に接合の湾曲部に電界集中が生じ、平面接合
に比べて耐圧が低くなることが知られている。このため
高耐圧プレーナ型半導体装置では電界集中を緩和する種
々の工夫がなされている。 【０００３】図３に従来のプレーナ型半導体装置の断面
図を示す。図３の半導体装置ではｎ-型Ｓｉ基板３１に
選択的にｐ型拡散層３２が形成され、このｐ型拡散層３
２と基板３１との間に逆バイアスが印加されるようにな
っている。 【０００４】拡散層３２と基板３１とのなす接合の基板
表面に露出する部分およびその外側に絶縁膜３４が形成
され、この絶縁膜３４の上に、所定幅の高抵抗体膜から
なる、いわゆるフィールド・プレート３５が形成されて
いる。 【０００５】フィールド・プレート３５の一端は拡散層
３２の金属電極３６により拡散層３２と同電位に設定さ
れ、他端は基板３１に形成されたｎ+型拡散層３３上に
設けられている金属電極３７により基板３１の電位に設
定されている。 【０００６】また拡散層３２が形成されているのと反対
側の基板３１の表面には金属電極３８が形成されてい
る。このような構造では、ｐｎ接合に逆バイアスを印加
したとき高抵抗のフィールド・プレート３５に微少電流
が流れてその内部に電位勾配が形成される。この結果、
基板３１に伸びる空乏層は図３の破線で示すようにな
り、基板３１表面での電界強度が緩和される。 【０００７】しかしこのような構造の場合、図３に示す
ようにｐｎ接合に沿って基板３１内部に伸びる空乏層の
先端に湾曲部３９が形成され、この湾曲部３９に大きい
電界集中が見られる。この電界集中のため、図３のよう
なプレーナ型半導体装置の耐圧は平面接合の半導体装置
の約７０％までが限界となっていた。 【０００８】 【発明が解決しようとする課題】上述したように従来の
プレーナ型半導体装置では、平面接合の半導体装置に比
べて耐圧が低いという問題があった。本発明は上記の問
題を解決し、従来のプレーナ型半導体装置に比べて高い
耐圧を持つ半導体装置を提供することを目的とする。 【０００９】 【課題を解決するための手段】上記の問題を解決するた
めに本発明は、第１導電型の第１半導体層表面に選択的
に第２導電型の第２半導体層が形成され、これらの第１
半導体層および第２半導体層間の接合の表面に露出する
部分およびその外側が絶縁膜により覆われ、この絶縁膜
上に高抵抗体膜が設けられた半導体装置において、前記
高抵抗体膜のうち前記接合の表面に露出する部分の側の
端部近傍に不純物がドーピングされて、このドーピング
された部分が低抵抗となっていることを特徴とする半導
体装置を提供する。 【００１０】 【作用】本発明によれば、第１半導体層と第２半導体層
との接合の表面に露出する部分の側の高抵抗体膜端部に
不純物がドーピングされ、ドーピングされた部分が低抵
抗となるので、接合からの空乏層の伸びがなだらかにな
って電界の集中が緩和され、プレーナ型の半導体装置が
従来と比べて高耐圧となる。 【００１１】 【実施例】以下、本発明の実施例を説明する。図１に本
発明の実施例に係る半導体装置の断面図を示す。この実
施例は半導体装置として縦型ＭＯＳＦＥＴを形成してい
る。 【００１２】図１では、第１半導体層として比抵抗５０
Ω・ｃｍ程度のｎ-型Ｓｉ基板１１が用いられ、この一
方の表面にＢをイオン注入し５μｍ程度拡散して、第２
半導体層のｐ+型ベース層１２が形成されている。そし
てこのｐ+型ベース層１２内の表面にＡｓのイオン注入
と熱処理を行ってｎ+ソース層１３が形成されている。 【００１３】２つのｐ+型ベース層１２に挟まれた基板
１１の表面にはゲート酸化膜１４が形成され、ゲート酸
化膜１４上に５００ｎｍ程度の厚さの多結晶シリコン膜
より構成されるゲート電極１５が設けられ、ｎ-型基板
１１とｎ+型ソース層１３とに挟まれたｐ+型ベース層１
２がゲート領域となっている。 【００１４】またｐ+型ベース層１２の、ゲート領域と
なる反対側の表面端部付近から、フィールド領域を覆う
ように絶縁膜１６としてＣＶＤ酸化膜が形成されてい
る。絶縁膜１６上には高抵抗体膜２１として半絶縁性多
結晶シリコン膜が積層されている。高抵抗体膜２１のＬ
で示される、ｎ-型基板１１およびｐ+型ベース層１２間
のｐｎ接合端からフィールド領域に伸びる範囲には不純
物としてＰがドーピングされていて、この部分が低抵抗
となっている。さらに高抵抗体膜２１上には絶縁膜２３
としてＣＶＤ酸化膜が積層されている。 【００１５】そしてｐ+型ベース層１２およびｎ+型ソー
ス層１３に同時にコンタクトするようにＡｌを蒸着して
ソース電極１７、１８が形成され、ソース電極１８は絶
縁膜２３上にまで覆い被さるようになっている。 【００１６】基板１１の、ソース電極１８を形成したの
と反対側の絶縁膜１６の外側にｎ+型コンタクト層１９
が形成され、コンタクト層１９を介して基板１１にコン
タクトされる、Ａｌを蒸着したコンタクト電極２０が形
成されている。 【００１７】また基板１１のｐ＋型ベース層１２を形成
したのと反対側の面には、全面にＶ―Ｎｉ―Ａｕを蒸着
してドレイン電極２２が形成されている。この実施例の
場合、ｐ+型ベース層１２およびｎ-型基板１１間に逆バ
イアスを印加したときのｎ-型基板１１に伸びる空乏層
は、図１中の破線で示すようになる。図を見て分かるよ
うに、図３で示す従来の半導体装置では形成されてしま
う曲率半径の小さい湾曲部が本実施例の場合は形成され
ず、空乏層の伸びがなだらかになる。このため耐圧の大
幅な向上が期待できる。 【００１８】なお、高抵抗体膜２１のＬで示す範囲を、
多結晶シリコンに不純物をドーピングして低抵抗として
いるため、この部分の下の空乏層の電位勾配はなだらか
である。例えばこの部分を、不純物をドーピングした多
結晶シリコンの代わりに金属で構成したとすると、金属
の下の部分の空乏層には電位勾配がないので、空乏層の
伸びはなだらかにはなる。しかし金属から多結晶シリコ
ンに代わる部分の下で電位勾配が急激に変化するので、
空乏層に鋭角な点が存在してしまいある程度の電界集中
が避けられなくなってしまう。 【００１９】次に図２に上記実施例の構造で不純物をド
ーピングする距離Ｌを変化させたときのｐ+型ベース層
１２およびｎ-型基板１１間の降伏電圧ＶB を測定した
結果を示す。 【００２０】図２では距離５０μｍで降伏電圧ＶB が最
大値となっている。基板１１の比抵抗が２０Ω・ｃｍ以
上の場合Ｌ＝２０〜８０μｍの範囲に設定すると、従来
の構造に比べて耐圧が２０％以上向上し、平坦接合の装
置の耐圧の９０％以上の耐圧が実現する。 【００２１】また本実施例ではＬの部分にドーピングす
る不純物の量を変えることにより空乏層の伸びの形状を
極めて簡単に最適設計することができる。なお本実施例
の場合、ｎ-型基板１１とドレイン電極２２との間にｎ+
型の層を設けても良い。さらに本発明は、上記の実施例
以外の、高耐圧でプレーナ型の半導体装置にも適用する
ことが可能である。 【００２２】 【発明の効果】以上説明したように本発明によれば、従
来のプレーナ型半導体装置に比べて高い耐圧を持つ半導
体装置を提供することができる。
高耐圧でプレーナ型の半導体装置に関する。 【０００２】 【従来の技術】一般にプレーナ型の半導体装置は逆バイ
アス印加時に接合の湾曲部に電界集中が生じ、平面接合
に比べて耐圧が低くなることが知られている。このため
高耐圧プレーナ型半導体装置では電界集中を緩和する種
々の工夫がなされている。 【０００３】図３に従来のプレーナ型半導体装置の断面
図を示す。図３の半導体装置ではｎ-型Ｓｉ基板３１に
選択的にｐ型拡散層３２が形成され、このｐ型拡散層３
２と基板３１との間に逆バイアスが印加されるようにな
っている。 【０００４】拡散層３２と基板３１とのなす接合の基板
表面に露出する部分およびその外側に絶縁膜３４が形成
され、この絶縁膜３４の上に、所定幅の高抵抗体膜から
なる、いわゆるフィールド・プレート３５が形成されて
いる。 【０００５】フィールド・プレート３５の一端は拡散層
３２の金属電極３６により拡散層３２と同電位に設定さ
れ、他端は基板３１に形成されたｎ+型拡散層３３上に
設けられている金属電極３７により基板３１の電位に設
定されている。 【０００６】また拡散層３２が形成されているのと反対
側の基板３１の表面には金属電極３８が形成されてい
る。このような構造では、ｐｎ接合に逆バイアスを印加
したとき高抵抗のフィールド・プレート３５に微少電流
が流れてその内部に電位勾配が形成される。この結果、
基板３１に伸びる空乏層は図３の破線で示すようにな
り、基板３１表面での電界強度が緩和される。 【０００７】しかしこのような構造の場合、図３に示す
ようにｐｎ接合に沿って基板３１内部に伸びる空乏層の
先端に湾曲部３９が形成され、この湾曲部３９に大きい
電界集中が見られる。この電界集中のため、図３のよう
なプレーナ型半導体装置の耐圧は平面接合の半導体装置
の約７０％までが限界となっていた。 【０００８】 【発明が解決しようとする課題】上述したように従来の
プレーナ型半導体装置では、平面接合の半導体装置に比
べて耐圧が低いという問題があった。本発明は上記の問
題を解決し、従来のプレーナ型半導体装置に比べて高い
耐圧を持つ半導体装置を提供することを目的とする。 【０００９】 【課題を解決するための手段】上記の問題を解決するた
めに本発明は、第１導電型の第１半導体層表面に選択的
に第２導電型の第２半導体層が形成され、これらの第１
半導体層および第２半導体層間の接合の表面に露出する
部分およびその外側が絶縁膜により覆われ、この絶縁膜
上に高抵抗体膜が設けられた半導体装置において、前記
高抵抗体膜のうち前記接合の表面に露出する部分の側の
端部近傍に不純物がドーピングされて、このドーピング
された部分が低抵抗となっていることを特徴とする半導
体装置を提供する。 【００１０】 【作用】本発明によれば、第１半導体層と第２半導体層
との接合の表面に露出する部分の側の高抵抗体膜端部に
不純物がドーピングされ、ドーピングされた部分が低抵
抗となるので、接合からの空乏層の伸びがなだらかにな
って電界の集中が緩和され、プレーナ型の半導体装置が
従来と比べて高耐圧となる。 【００１１】 【実施例】以下、本発明の実施例を説明する。図１に本
発明の実施例に係る半導体装置の断面図を示す。この実
施例は半導体装置として縦型ＭＯＳＦＥＴを形成してい
る。 【００１２】図１では、第１半導体層として比抵抗５０
Ω・ｃｍ程度のｎ-型Ｓｉ基板１１が用いられ、この一
方の表面にＢをイオン注入し５μｍ程度拡散して、第２
半導体層のｐ+型ベース層１２が形成されている。そし
てこのｐ+型ベース層１２内の表面にＡｓのイオン注入
と熱処理を行ってｎ+ソース層１３が形成されている。 【００１３】２つのｐ+型ベース層１２に挟まれた基板
１１の表面にはゲート酸化膜１４が形成され、ゲート酸
化膜１４上に５００ｎｍ程度の厚さの多結晶シリコン膜
より構成されるゲート電極１５が設けられ、ｎ-型基板
１１とｎ+型ソース層１３とに挟まれたｐ+型ベース層１
２がゲート領域となっている。 【００１４】またｐ+型ベース層１２の、ゲート領域と
なる反対側の表面端部付近から、フィールド領域を覆う
ように絶縁膜１６としてＣＶＤ酸化膜が形成されてい
る。絶縁膜１６上には高抵抗体膜２１として半絶縁性多
結晶シリコン膜が積層されている。高抵抗体膜２１のＬ
で示される、ｎ-型基板１１およびｐ+型ベース層１２間
のｐｎ接合端からフィールド領域に伸びる範囲には不純
物としてＰがドーピングされていて、この部分が低抵抗
となっている。さらに高抵抗体膜２１上には絶縁膜２３
としてＣＶＤ酸化膜が積層されている。 【００１５】そしてｐ+型ベース層１２およびｎ+型ソー
ス層１３に同時にコンタクトするようにＡｌを蒸着して
ソース電極１７、１８が形成され、ソース電極１８は絶
縁膜２３上にまで覆い被さるようになっている。 【００１６】基板１１の、ソース電極１８を形成したの
と反対側の絶縁膜１６の外側にｎ+型コンタクト層１９
が形成され、コンタクト層１９を介して基板１１にコン
タクトされる、Ａｌを蒸着したコンタクト電極２０が形
成されている。 【００１７】また基板１１のｐ＋型ベース層１２を形成
したのと反対側の面には、全面にＶ―Ｎｉ―Ａｕを蒸着
してドレイン電極２２が形成されている。この実施例の
場合、ｐ+型ベース層１２およびｎ-型基板１１間に逆バ
イアスを印加したときのｎ-型基板１１に伸びる空乏層
は、図１中の破線で示すようになる。図を見て分かるよ
うに、図３で示す従来の半導体装置では形成されてしま
う曲率半径の小さい湾曲部が本実施例の場合は形成され
ず、空乏層の伸びがなだらかになる。このため耐圧の大
幅な向上が期待できる。 【００１８】なお、高抵抗体膜２１のＬで示す範囲を、
多結晶シリコンに不純物をドーピングして低抵抗として
いるため、この部分の下の空乏層の電位勾配はなだらか
である。例えばこの部分を、不純物をドーピングした多
結晶シリコンの代わりに金属で構成したとすると、金属
の下の部分の空乏層には電位勾配がないので、空乏層の
伸びはなだらかにはなる。しかし金属から多結晶シリコ
ンに代わる部分の下で電位勾配が急激に変化するので、
空乏層に鋭角な点が存在してしまいある程度の電界集中
が避けられなくなってしまう。 【００１９】次に図２に上記実施例の構造で不純物をド
ーピングする距離Ｌを変化させたときのｐ+型ベース層
１２およびｎ-型基板１１間の降伏電圧ＶB を測定した
結果を示す。 【００２０】図２では距離５０μｍで降伏電圧ＶB が最
大値となっている。基板１１の比抵抗が２０Ω・ｃｍ以
上の場合Ｌ＝２０〜８０μｍの範囲に設定すると、従来
の構造に比べて耐圧が２０％以上向上し、平坦接合の装
置の耐圧の９０％以上の耐圧が実現する。 【００２１】また本実施例ではＬの部分にドーピングす
る不純物の量を変えることにより空乏層の伸びの形状を
極めて簡単に最適設計することができる。なお本実施例
の場合、ｎ-型基板１１とドレイン電極２２との間にｎ+
型の層を設けても良い。さらに本発明は、上記の実施例
以外の、高耐圧でプレーナ型の半導体装置にも適用する
ことが可能である。 【００２２】 【発明の効果】以上説明したように本発明によれば、従
来のプレーナ型半導体装置に比べて高い耐圧を持つ半導
体装置を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施例に係る半導体装置の断面図。
【図２】 本発明の実施例における不純物をドーピング
した領域の長さと降伏電圧との関係を示す特性図。 【図３】 従来の半導体装置の断面図。 【符号の説明】 １１…ｎ-型基板 １２…ｐ+型ベース層 ３…ｎ+型ソース層 １４…ゲート酸化膜 １５…ゲート電極 １６、２３…絶縁膜 １７、１８…ソース電極 ２１…高抵抗体膜 ２２…ドレイン電極
した領域の長さと降伏電圧との関係を示す特性図。 【図３】 従来の半導体装置の断面図。 【符号の説明】 １１…ｎ-型基板 １２…ｐ+型ベース層 ３…ｎ+型ソース層 １４…ゲート酸化膜 １５…ゲート電極 １６、２３…絶縁膜 １７、１８…ソース電極 ２１…高抵抗体膜 ２２…ドレイン電極
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の第１半導体層表面に選択的に第２導電
型の第２半導体層が形成され、これらの第１半導体層お
よび第２半導体層間の接合の表面に露出する部分および
その外側が絶縁膜により覆われ、この絶縁膜上に高抵抗
体膜が設けられた半導体装置において、 前記高抵抗体膜のうち前記接合の表面に露出する部分の
側の端部近傍に不純物がドーピングされて、このドーピ
ングされた部分が低抵抗となっていることを特徴とする
半導体装置。 ２．前記高抵抗体膜の主成分が半絶縁性多結晶シリコン
であることを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316087A JP2712098B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316087A JP2712098B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207913A Division JP2577345B2 (ja) | 1985-09-20 | 1985-09-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254707A JPH07254707A (ja) | 1995-10-03 |
| JP2712098B2 true JP2712098B2 (ja) | 1998-02-10 |
Family
ID=18073107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316087A Expired - Lifetime JP2712098B2 (ja) | 1994-11-28 | 1994-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712098B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134846B2 (en) | 2017-02-01 | 2018-11-20 | Fuji Electric Co., Ltd. | Semiconductor device |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4577480B2 (ja) * | 2003-06-06 | 2010-11-10 | サンケン電気株式会社 | 絶縁ゲート型半導体装置 |
| JP7193387B2 (ja) * | 2019-03-14 | 2022-12-20 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577345B2 (ja) * | 1985-09-20 | 1997-01-29 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-11-28 JP JP6316087A patent/JP2712098B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10134846B2 (en) | 2017-02-01 | 2018-11-20 | Fuji Electric Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07254707A (ja) | 1995-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2585331B2 (ja) | 高耐圧プレーナ素子 | |
| US4688323A (en) | Method for fabricating vertical MOSFETs | |
| US6190948B1 (en) | Method of forming power semiconductor devices having overlapping floating field plates for improving breakdown voltage capability | |
| US4607270A (en) | Schottky barrier diode with guard ring | |
| US5672889A (en) | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making | |
| JP2001094096A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JPS6338867B2 (ja) | ||
| US4454523A (en) | High voltage field effect transistor | |
| EP0071335B1 (en) | Field effect transistor | |
| KR100256387B1 (ko) | 수평 절연 게이트 반도체 장치 | |
| JP2000188399A (ja) | 炭化珪素半導体装置及びその製造方法 | |
| JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JPH04332173A (ja) | プレーナ型半導体装置及びその製造方法 | |
| EP0077337A1 (en) | Mos power transistor | |
| JP2577345B2 (ja) | 半導体装置 | |
| EP0519741A2 (en) | High-breakdown-voltage semiconductor element | |
| JP2001284605A (ja) | ショットキーダイオード | |
| JP2712098B2 (ja) | 半導体装置 | |
| JP2808871B2 (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP3402043B2 (ja) | 電界効果トランジスタ | |
| JPH0740607B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS5987871A (ja) | 絶縁ゲ−ト電界効果半導体装置 | |
| JPH03171774A (ja) | 高耐圧プレーナ素子 | |
| JP3435171B2 (ja) | 高耐圧半導体素子 | |
| JPH06120509A (ja) | 縦型電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |