JP3171301B2 - 埋込ゲート型半導体装置 - Google Patents
埋込ゲート型半導体装置Info
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- JP3171301B2 JP3171301B2 JP32882094A JP32882094A JP3171301B2 JP 3171301 B2 JP3171301 B2 JP 3171301B2 JP 32882094 A JP32882094 A JP 32882094A JP 32882094 A JP32882094 A JP 32882094A JP 3171301 B2 JP3171301 B2 JP 3171301B2
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Description
【０００１】
【産業上の利用分野】本発明は、埋込ゲート型半導体装
置に関し、特に電力用半導体スイッチとして好適な埋込
ゲート型静電誘導サイリスタまたは静電誘導トランジス
タ等の高耐圧埋込ゲート型半導体装置に関する。
置に関し、特に電力用半導体スイッチとして好適な埋込
ゲート型静電誘導サイリスタまたは静電誘導トランジス
タ等の高耐圧埋込ゲート型半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置の高耐圧化のため、ア
ノード領域やゲート領域を外側から囲むガードリング
（フィールド・リミッティング・リングとも呼ばれる）
を形成し、電界集中を緩和して高耐圧化を図ることが開
発され、これをさらに改善する多くの提案がなされてい
る。これについては、例えば、特公昭５２−３２７７号
公報、特開平４−２０６５７４号公報等に開示されてい
る。
ノード領域やゲート領域を外側から囲むガードリング
（フィールド・リミッティング・リングとも呼ばれる）
を形成し、電界集中を緩和して高耐圧化を図ることが開
発され、これをさらに改善する多くの提案がなされてい
る。これについては、例えば、特公昭５２−３２７７号
公報、特開平４−２０６５７４号公報等に開示されてい
る。
【０００３】図９は従来の高耐圧半導体装置の第１の例
の断面図である。
の断面図である。
【０００４】これは上記特公昭５２−３２７７号公報に
開示されたもので、ダイオードにガードリングを適用し
て高耐圧化を図った例である。Ｎ型シリコン基板６１の
上面にＰ型アノード領域６２を設け、Ｎ型シリコン基板
６１をカソード領域とする。アノード領域６２の外側を
間隔をおいて囲むように二つのＰ型ガードリング６３，
６４を設ける。アノード領域６２にアノード電極６５、
シリコン基板６１の下面にカソード電極６６を設ける。
シリコン基板６１の表面を高抵抗多結晶シリコン層６７
で覆い、その表面をＳｉＯ2 膜６８で覆う。
開示されたもので、ダイオードにガードリングを適用し
て高耐圧化を図った例である。Ｎ型シリコン基板６１の
上面にＰ型アノード領域６２を設け、Ｎ型シリコン基板
６１をカソード領域とする。アノード領域６２の外側を
間隔をおいて囲むように二つのＰ型ガードリング６３，
６４を設ける。アノード領域６２にアノード電極６５、
シリコン基板６１の下面にカソード電極６６を設ける。
シリコン基板６１の表面を高抵抗多結晶シリコン層６７
で覆い、その表面をＳｉＯ2 膜６８で覆う。
【０００５】このように、ガードリング６３，６４を設
けると、空乏層の広がりの曲線が緩やかになり、電界集
中が緩和され、耐圧が向上する。しかし、ガードリング
を設けても耐圧が十分に向上しない場合がある。例え
ば、半導体基板表面に直接にＳｉＯ2 膜が形成されてお
り、ＳｉＯ2 膜中にＮａ+ などの正イオンが含まれてい
るとすると、使用中に正イオンが徐々に半導体基板表面
とＳｉＯ2 膜との界面に集まってきて、半導体基板表面
に正の表面準位Ｑｓｓが生じ、これによって低濃度のＰ
型領域がＮ型に反転して反転層を形成し、反転層が生じ
ることによってＰＮ接合の表面が大きな曲率で以て屈折
するので、局部的に強い電界が生じて耐圧が下がる。表
面に高抵抗多結晶シリコン層５７を設けると、高抵抗多
結晶シリコン層に微弱電流が流れるため高抵抗多結晶シ
リコン層中に正電荷が存在しなくなり、表面準位Ｑｓｓ
が生ずるのを回避することができるので、反転層が生ぜ
ず、強い電界が局部的に発生することがなく、電界集中
が緩和され、耐圧が向上する。
けると、空乏層の広がりの曲線が緩やかになり、電界集
中が緩和され、耐圧が向上する。しかし、ガードリング
を設けても耐圧が十分に向上しない場合がある。例え
ば、半導体基板表面に直接にＳｉＯ2 膜が形成されてお
り、ＳｉＯ2 膜中にＮａ+ などの正イオンが含まれてい
るとすると、使用中に正イオンが徐々に半導体基板表面
とＳｉＯ2 膜との界面に集まってきて、半導体基板表面
に正の表面準位Ｑｓｓが生じ、これによって低濃度のＰ
型領域がＮ型に反転して反転層を形成し、反転層が生じ
ることによってＰＮ接合の表面が大きな曲率で以て屈折
するので、局部的に強い電界が生じて耐圧が下がる。表
面に高抵抗多結晶シリコン層５７を設けると、高抵抗多
結晶シリコン層に微弱電流が流れるため高抵抗多結晶シ
リコン層中に正電荷が存在しなくなり、表面準位Ｑｓｓ
が生ずるのを回避することができるので、反転層が生ぜ
ず、強い電界が局部的に発生することがなく、電界集中
が緩和され、耐圧が向上する。
【０００６】図１０は従来の高耐圧半導体装置の第２の
例の断面図である。
例の断面図である。
【０００７】これは、上記特開平４−２０６５７４号公
報に開示されたもので、埋込ゲート型静電誘導サイリス
タにガードリングを適用した例である。Ｎ- 型ベース領
域７１の下面にＰ+ 型アノード領域７２を設け、上面に
Ｎ+ 型カソード領域７３を設ける。アノード領域７２と
カソード領域７３との中間のＮ- 型ベース領域７１にＰ
+ 型ゲート領域７４と複数個のＰ+ 型埋込ゲート領域７
５と少なくとも一つのＰ+ 型ガードリング７６を設け
る。ガードリング７６は、ゲート領域７４の隣に間隔を
おいてかつ前記ゲート領域７４の外側を囲むように設け
る。カソード領域７３の表面を選択的にマスクしてお
き、カソード領域７６側から選択エッチしてゲート領域
７４の一部およびガードリング７６を露出させる。熱酸
化によるＳｉＯ2 膜７７、化学的気相成長（ＣＶＤ）法
によるＳｉＯ2 膜７８を形成し、選択エッチングして電
極形成領域を窓あけした後、アノード電極７９、カソー
ド電極８０、ゲート電極８１を形成する。しかる後、パ
ッシベーション膜としてＣＶＤ法によるＳｉＯ2 膜８２
を形成する。
報に開示されたもので、埋込ゲート型静電誘導サイリス
タにガードリングを適用した例である。Ｎ- 型ベース領
域７１の下面にＰ+ 型アノード領域７２を設け、上面に
Ｎ+ 型カソード領域７３を設ける。アノード領域７２と
カソード領域７３との中間のＮ- 型ベース領域７１にＰ
+ 型ゲート領域７４と複数個のＰ+ 型埋込ゲート領域７
５と少なくとも一つのＰ+ 型ガードリング７６を設け
る。ガードリング７６は、ゲート領域７４の隣に間隔を
おいてかつ前記ゲート領域７４の外側を囲むように設け
る。カソード領域７３の表面を選択的にマスクしてお
き、カソード領域７６側から選択エッチしてゲート領域
７４の一部およびガードリング７６を露出させる。熱酸
化によるＳｉＯ2 膜７７、化学的気相成長（ＣＶＤ）法
によるＳｉＯ2 膜７８を形成し、選択エッチングして電
極形成領域を窓あけした後、アノード電極７９、カソー
ド電極８０、ゲート電極８１を形成する。しかる後、パ
ッシベーション膜としてＣＶＤ法によるＳｉＯ2 膜８２
を形成する。
【０００８】この埋込ゲート型静電誘導サイリスタにお
いて、ゲート領域７４の外側にガードリング７６を設け
ると、ゲート電極８１に近い側のガードリング７６から
順にピンチオフされることによって、ゲート領域７４の
外側の表面の電界集中が緩和され、耐圧が向上する。
いて、ゲート領域７４の外側にガードリング７６を設け
ると、ゲート電極８１に近い側のガードリング７６から
順にピンチオフされることによって、ゲート領域７４の
外側の表面の電界集中が緩和され、耐圧が向上する。
【０００９】図１１は埋込ゲート型静電誘導サイリスタ
のガードリングとパッシベーション膜と電界緩和との関
係を説明するための断面図および電圧分布図である。た
だし、図１１には図１０の右半分に相当する部分のみ示
している。
のガードリングとパッシベーション膜と電界緩和との関
係を説明するための断面図および電圧分布図である。た
だし、図１１には図１０の右半分に相当する部分のみ示
している。
【００１０】静電誘導サイリスタのアノード電極７９に
正の電圧、カソード電極８０に負の電圧を印加し、ゲー
ト電極８１を接地すると逆バイアスがかかり、空乏層８
４は図示するように広がる。ガードリング７６ａ〜７６
ｃは電気的に浮遊状態であり、ガードリングとガードリ
ングとの間のフィールド領域には空乏層が広がり、電圧
がかかっている。この電圧は実線８５で示したような分
布になり、ゲート領域７４から離れるに従って段々電圧
は低くなるように電圧を分担させて、どの点においても
電界がシリコンの降伏点以下になるようにして高耐圧を
得ている。
正の電圧、カソード電極８０に負の電圧を印加し、ゲー
ト電極８１を接地すると逆バイアスがかかり、空乏層８
４は図示するように広がる。ガードリング７６ａ〜７６
ｃは電気的に浮遊状態であり、ガードリングとガードリ
ングとの間のフィールド領域には空乏層が広がり、電圧
がかかっている。この電圧は実線８５で示したような分
布になり、ゲート領域７４から離れるに従って段々電圧
は低くなるように電圧を分担させて、どの点においても
電界がシリコンの降伏点以下になるようにして高耐圧を
得ている。
【００１１】パッシベーション膜８３にＳｉＯ2 膜を用
い、ＳｉＯ2 膜中に正電荷が含まれている場合、使用中
に正電荷が半導体基板表面とＳｉＯ2 膜との界面に集ま
り、半導体基板表面付近に正の電圧がかかり、逆バイア
ス時の空乏層８４の伸びが表面付近で悪くなる。そのた
め、表面付近の電界が上昇し、遂にはシリコンのブレー
クダウン限界を越えて降伏してしまう。また、ＳｉＯ2
は、Ｎａ+ などの正の可動イオン以外に元々界面に固定
電荷を持っており、表面付近で電界集中を起こし易い傾
向があるので、ＳｉＯ2 膜をパッシベーション膜に用い
て耐圧を上げるのには限界がある。
い、ＳｉＯ2 膜中に正電荷が含まれている場合、使用中
に正電荷が半導体基板表面とＳｉＯ2 膜との界面に集ま
り、半導体基板表面付近に正の電圧がかかり、逆バイア
ス時の空乏層８４の伸びが表面付近で悪くなる。そのた
め、表面付近の電界が上昇し、遂にはシリコンのブレー
クダウン限界を越えて降伏してしまう。また、ＳｉＯ2
は、Ｎａ+ などの正の可動イオン以外に元々界面に固定
電荷を持っており、表面付近で電界集中を起こし易い傾
向があるので、ＳｉＯ2 膜をパッシベーション膜に用い
て耐圧を上げるのには限界がある。
【００１２】
【発明が解決しようとする課題】埋込ゲート型静電誘導
サイリスタの耐圧を上げる目的で、パッシベーション膜
８３としてＳｉＯ2 膜の代わりに高抵抗多結晶シリコン
膜を用いた場合、矢印８７で示す方向に微弱電流が流れ
るため高抵抗多結晶シリコン膜中に正電荷が存在せず、
基板表面に負電圧がかかり、空乏層は伸ばされ、電界は
緩和される。しかし、フィールド領域の電圧分布は、図
１１に破線８６で示すように、ゲート領域７４から離れ
るに従って段々電圧は高くなり、期待していた高耐圧が
得られないという問題がある。このことは、パッシベー
ション膜８３としてＳｉＯ2 膜を用いた場合のガードリ
ングの配置をした埋込ゲート型半導体装置において、パ
ッシベーション膜だけを高抵抗多結晶シリコン膜に置換
えても耐圧を上げることはできないことを示している。
このように、埋込ゲート型半導体装置の高耐圧化には未
解決の問題があり、所望の高い耐圧を有する埋込ゲート
型半導体装置を得るのは難しいという問題があった。ま
た、パッシベーション膜にＳｉＯ2 膜を用いると使用中
に耐圧の劣化が起こるので長寿命の埋込ゲート型半導体
装置を得るのが難しいという問題があった。
サイリスタの耐圧を上げる目的で、パッシベーション膜
８３としてＳｉＯ2 膜の代わりに高抵抗多結晶シリコン
膜を用いた場合、矢印８７で示す方向に微弱電流が流れ
るため高抵抗多結晶シリコン膜中に正電荷が存在せず、
基板表面に負電圧がかかり、空乏層は伸ばされ、電界は
緩和される。しかし、フィールド領域の電圧分布は、図
１１に破線８６で示すように、ゲート領域７４から離れ
るに従って段々電圧は高くなり、期待していた高耐圧が
得られないという問題がある。このことは、パッシベー
ション膜８３としてＳｉＯ2 膜を用いた場合のガードリ
ングの配置をした埋込ゲート型半導体装置において、パ
ッシベーション膜だけを高抵抗多結晶シリコン膜に置換
えても耐圧を上げることはできないことを示している。
このように、埋込ゲート型半導体装置の高耐圧化には未
解決の問題があり、所望の高い耐圧を有する埋込ゲート
型半導体装置を得るのは難しいという問題があった。ま
た、パッシベーション膜にＳｉＯ2 膜を用いると使用中
に耐圧の劣化が起こるので長寿命の埋込ゲート型半導体
装置を得るのが難しいという問題があった。
【００１３】本発明の目的は、複雑な構造や製造方法を
必要とせずに製造することのできる高耐圧で長寿命の埋
込ゲート型半導体装置を提供することにある。
必要とせずに製造することのできる高耐圧で長寿命の埋
込ゲート型半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】この発明は、一導電型の
半導体基板と、この半導体基板の下面に設けられた逆導
電型のアノード領域と、この半導体基板の上面に設けら
れた一導電型のカソード領域と、前記アノード領域とカ
ソード領域との中間に設けられた逆導電型のゲート領域
および埋込型ゲート領域と、前記ゲート領域の外側を間
隔をおいて囲む複数本の逆導電型ガードリングと、前記
ゲート領域の一部と前記ガードリングを露出せしめる凹
部と、前記ゲート領域の一部と前記ガードリングの露出
表面を覆うパッシベーション膜とを有する埋込型半導体
素子において、前記パッシベーション膜が比抵抗１０ 6
〜１０ 9 Ω・ｃｍの高抵抗多結晶シリコン膜を少なくと
も含む膜からなり、前記ゲート領域とこれに最も近いガ
ードリングとの間隔をａ、前記ゲート領域に近い順に付
したガードリングの番号をｎ、定数をｃとするとき、ガ
ードリングとガードリングとの間隔が ａ＋（ｎ−１）ｃ となるように配置され、且つ、前記間隔ａはガードリン
グ本数が増えるに従って小さい値になることを特徴とす
る
半導体基板と、この半導体基板の下面に設けられた逆導
電型のアノード領域と、この半導体基板の上面に設けら
れた一導電型のカソード領域と、前記アノード領域とカ
ソード領域との中間に設けられた逆導電型のゲート領域
および埋込型ゲート領域と、前記ゲート領域の外側を間
隔をおいて囲む複数本の逆導電型ガードリングと、前記
ゲート領域の一部と前記ガードリングを露出せしめる凹
部と、前記ゲート領域の一部と前記ガードリングの露出
表面を覆うパッシベーション膜とを有する埋込型半導体
素子において、前記パッシベーション膜が比抵抗１０ 6
〜１０ 9 Ω・ｃｍの高抵抗多結晶シリコン膜を少なくと
も含む膜からなり、前記ゲート領域とこれに最も近いガ
ードリングとの間隔をａ、前記ゲート領域に近い順に付
したガードリングの番号をｎ、定数をｃとするとき、ガ
ードリングとガードリングとの間隔が ａ＋（ｎ−１）ｃ となるように配置され、且つ、前記間隔ａはガードリン
グ本数が増えるに従って小さい値になることを特徴とす
る
【００１５】
【００１６】本発明は、前記ａが ａ＝Ａ0 ｅｘｐ（−αｎ） Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で与えられることを特徴とする。
【００１７】本発明は、前記ｃの値が５〜７μｍである
ことを特徴とする。
ことを特徴とする。
【００１８】本発明は、前記パッシベーション膜が酸素
を含有する高抵抗多結晶シリコン膜とその上に設けられ
た耐湿性絶縁膜とからなることを特徴とする。
を含有する高抵抗多結晶シリコン膜とその上に設けられ
た耐湿性絶縁膜とからなることを特徴とする。
【００１９】本発明は、前記耐湿性絶縁膜が窒化シリコ
ン膜であることを特徴とする。
ン膜であることを特徴とする。
【００２０】
【作用】ガードリングを有する埋込ゲート型半導体装置
においては、ＳｉＯ2 をパッシベーション膜に用いたと
きと同じ寸法の設計でパッシベーション膜を高抵抗多結
晶シリコンに変えても高耐圧は得られない。高抵抗多結
晶シリコンを用いるときは高抵抗多結晶シリコンに合っ
たガードリング間隔にしなければ耐圧が上がらないこと
が実験で確かめられた。ガードリング間隔をゲート領域
から離れるに従って段々広くするようにすると高耐圧埋
込ゲート型半導体装置が得られる。
においては、ＳｉＯ2 をパッシベーション膜に用いたと
きと同じ寸法の設計でパッシベーション膜を高抵抗多結
晶シリコンに変えても高耐圧は得られない。高抵抗多結
晶シリコンを用いるときは高抵抗多結晶シリコンに合っ
たガードリング間隔にしなければ耐圧が上がらないこと
が実験で確かめられた。ガードリング間隔をゲート領域
から離れるに従って段々広くするようにすると高耐圧埋
込ゲート型半導体装置が得られる。
【００２１】ゲート領域からこれに最も近いガードリン
グとの間隔ａは、ガードリングの本数に依存し、ガード
リングの本数が多くなるに従ってａは小さくなる。この
ようにすると、高耐圧埋込ゲート型半導体装置が得られ
る。
グとの間隔ａは、ガードリングの本数に依存し、ガード
リングの本数が多くなるに従ってａは小さくなる。この
ようにすると、高耐圧埋込ゲート型半導体装置が得られ
る。
【００２２】前述のａは指数関数に従って小さくなる。
これを ａ＝Ａ0 ｅｘｐ（−αｎ） と表すと、定数Ａ0 とαは、実験から、 Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で与えられる。
これを ａ＝Ａ0 ｅｘｐ（−αｎ） と表すと、定数Ａ0 とαは、実験から、 Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で与えられる。
【００２３】ガードリング間隔をゲート領域から離れる
に従って段々広くするときの差ｃは、５〜７μｍが適当
である。
に従って段々広くするときの差ｃは、５〜７μｍが適当
である。
【００２４】本発明は、パッシベーション膜を酸素を含
有する高抵抗多結晶シリコン膜とその上に設けられた耐
湿性絶縁膜とで構成すると、水分の侵入を防ぎ、高耐圧
で劣化のない埋込ゲート型半導体装置が得られる。
有する高抵抗多結晶シリコン膜とその上に設けられた耐
湿性絶縁膜とで構成すると、水分の侵入を防ぎ、高耐圧
で劣化のない埋込ゲート型半導体装置が得られる。
【００２５】耐湿性絶縁膜として窒化シリコン膜が適当
である。
である。
【００２６】
（予備実験）最初に、本発明に関係する予備実験につい
て説明する。先に図１１で説明したように、同じ寸法の
半導体装置でパッシベーション膜だけ高抵抗多結晶シリ
コンに変えても高耐圧は得られない。耐圧は、パッシベ
ーション膜を変えたとき、ガードリング間隔の影響を大
きく受けることが実験の結果明らかになった。
て説明する。先に図１１で説明したように、同じ寸法の
半導体装置でパッシベーション膜だけ高抵抗多結晶シリ
コンに変えても高耐圧は得られない。耐圧は、パッシベ
ーション膜を変えたとき、ガードリング間隔の影響を大
きく受けることが実験の結果明らかになった。
【００２７】図３は耐圧とガードリング間隔との関係を
示す図である。
示す図である。
【００２８】図１１と同様な埋込ゲート型静電誘導サイ
リスタについて、Ｎ- 型シリコン基板の比抵抗を２００
〜４００Ω・ｃｍ、幅ｂ＝２０μｍ，接合深さＸj ＝１
６．５μｍのガードリングを３本とし、パッシベーショ
ン膜として高抵抗多結晶シリコンおよびＳｉＯ2 を用
い、ガードリング間隔を変えたときの耐圧の変化を調べ
た。高抵抗多結晶シリコンは、微弱電流を流し、電荷を
溜めないから表面付近の空乏層が伸ばされ、電界緩和効
果が大きく、ＳｉＯ2 に比べて最高耐圧が７００Ｖ程度
高くなっており、ガードリング間隔が同じ４０μｍのと
きでも２００Ｖ程度高くなっている。また、ＳｉＯ2 の
最適間隔（最高耐圧が得られるガードリング間隔）が４
０μｍであるのに対して、高抵抗多結晶シリコンの最適
間隔は６０μｍであり、高抵抗多結晶シリコンの方がＳ
ｉＯ2 に比べガードリングの最適間隔が２０μｍ程度広
くなっている。高抵抗多結晶シリコンを用いたときの最
高耐圧２３００〜２４００ＶをＳｉＯ2 を用いて得よう
とすると、ガードリングは２倍の６本必要となり、３０
〜４０％程度フィールド領域の幅が余分に必要になり、
チップ面積が広くなり、高密度集積化に逆行する。
リスタについて、Ｎ- 型シリコン基板の比抵抗を２００
〜４００Ω・ｃｍ、幅ｂ＝２０μｍ，接合深さＸj ＝１
６．５μｍのガードリングを３本とし、パッシベーショ
ン膜として高抵抗多結晶シリコンおよびＳｉＯ2 を用
い、ガードリング間隔を変えたときの耐圧の変化を調べ
た。高抵抗多結晶シリコンは、微弱電流を流し、電荷を
溜めないから表面付近の空乏層が伸ばされ、電界緩和効
果が大きく、ＳｉＯ2 に比べて最高耐圧が７００Ｖ程度
高くなっており、ガードリング間隔が同じ４０μｍのと
きでも２００Ｖ程度高くなっている。また、ＳｉＯ2 の
最適間隔（最高耐圧が得られるガードリング間隔）が４
０μｍであるのに対して、高抵抗多結晶シリコンの最適
間隔は６０μｍであり、高抵抗多結晶シリコンの方がＳ
ｉＯ2 に比べガードリングの最適間隔が２０μｍ程度広
くなっている。高抵抗多結晶シリコンを用いたときの最
高耐圧２３００〜２４００ＶをＳｉＯ2 を用いて得よう
とすると、ガードリングは２倍の６本必要となり、３０
〜４０％程度フィールド領域の幅が余分に必要になり、
チップ面積が広くなり、高密度集積化に逆行する。
【００２９】図４は半導体装置における電圧分布の測定
に使用される光ビーム誘起電流測定法を説明する図であ
る。
に使用される光ビーム誘起電流測定法を説明する図であ
る。
【００３０】本発明の実施例に使用する光ビーム誘起電
流測定法について先に説明しておく。被測定試料４０と
して、例えば、Ｎ型シリコン基板４１にアノード領域４
２、カソード領域４３、ガードリング４４、アノード電
極４５、カソード電極４６を設けた半導体装置を用意す
る。試料４０のアノード電極４５とカソード電極４６に
プローバ４７を接続して逆バイアスを印加して空乏層５
０を広げておき、レーザ装置４８からレーザビーム４９
を走査させ、発生した電流を測定する。この方法は、光
ビームを試料に照射して誘起される電流を測定するの
で、光ビーム誘起電流（Ｏｐｔｃａｌ Ｂｅａｍ Ｉｎ
ｄｕｃｅｄ Ｃｕｒｒｅｎｔ、以下ＯＢＩＣと略記す
る）測定法と呼ばれる。ＯＢＩＣ測定法は、電流値が高
い程その場所にかかっている電圧が高いことを示す。電
圧、電流値は、相対値を測定しているので任意単位とな
る。この測定方法を用いると、半導体装置における電圧
分布の測定が容易にできるので便利である。
流測定法について先に説明しておく。被測定試料４０と
して、例えば、Ｎ型シリコン基板４１にアノード領域４
２、カソード領域４３、ガードリング４４、アノード電
極４５、カソード電極４６を設けた半導体装置を用意す
る。試料４０のアノード電極４５とカソード電極４６に
プローバ４７を接続して逆バイアスを印加して空乏層５
０を広げておき、レーザ装置４８からレーザビーム４９
を走査させ、発生した電流を測定する。この方法は、光
ビームを試料に照射して誘起される電流を測定するの
で、光ビーム誘起電流（Ｏｐｔｃａｌ Ｂｅａｍ Ｉｎ
ｄｕｃｅｄ Ｃｕｒｒｅｎｔ、以下ＯＢＩＣと略記す
る）測定法と呼ばれる。ＯＢＩＣ測定法は、電流値が高
い程その場所にかかっている電圧が高いことを示す。電
圧、電流値は、相対値を測定しているので任意単位とな
る。この測定方法を用いると、半導体装置における電圧
分布の測定が容易にできるので便利である。
【００３１】パッシベーション膜に高抵抗多結晶シリコ
ンを用いたとき、図１１に示したように、ゲート領域か
ら離れるに従って電圧が高くなっている。このことは、
ゲート領域から離れるに従って電圧を低くして電界を緩
和するためには、ガードリング間隔が一定では不十分
で、ゲート領域から離れるに従ってガードリング間隔を
広くしなければならないことを予想させる。
ンを用いたとき、図１１に示したように、ゲート領域か
ら離れるに従って電圧が高くなっている。このことは、
ゲート領域から離れるに従って電圧を低くして電界を緩
和するためには、ガードリング間隔が一定では不十分
で、ゲート領域から離れるに従ってガードリング間隔を
広くしなければならないことを予想させる。
【００３２】比抵抗２００〜４００Ω・ｃｍのＮ- 型シ
リコン基板とパッシベーション膜として高抵抗多結晶シ
リコンを用い、ゲート領域とこれに最も近いガードリン
グとの間隔をａ、ゲート領域に近い順に付したガードリ
ングの番号をｎ、定数をｃとするとき、ガードリングと
ガードリングとの間隔を ａ＋（ｎ−１）ｃ となるように配置した埋込ゲート型静電誘導サイリスタ
を用意する。つまり、ゲート領域から離れるに従ってガ
ードリング間隔を広くなるようにした試料を用意する。
リコン基板とパッシベーション膜として高抵抗多結晶シ
リコンを用い、ゲート領域とこれに最も近いガードリン
グとの間隔をａ、ゲート領域に近い順に付したガードリ
ングの番号をｎ、定数をｃとするとき、ガードリングと
ガードリングとの間隔を ａ＋（ｎ−１）ｃ となるように配置した埋込ゲート型静電誘導サイリスタ
を用意する。つまり、ゲート領域から離れるに従ってガ
ードリング間隔を広くなるようにした試料を用意する。
【００３３】図５は本発明の実施例のガードリング間隔
と電圧分布との関係を示す電圧分布図である。
と電圧分布との関係を示す電圧分布図である。
【００３４】図５（ａ）はゲート領域とガードリングと
の間隔ａ＝３０μｍ，ガードリングの幅ｂ＝１０８ｍ，
定数ｃ＝５μｍとして７本のガードリング６ａ〜６ｇを
設けた埋込ゲート型静電誘導サイリスタについて、図５
（ｂ）はゲート領域とガードリングとの間隔ａ＝２０μ
ｍ，ガードリングの幅ｂ＝１２８ｍ，定数ｃ＝５μｍと
して７本のガードリング６ａ〜６ｇを設けた埋込ゲート
型静電誘導サイリスタについて、前述のＯＢＩＣ法で電
圧分布を測定した結果を示した図である。
の間隔ａ＝３０μｍ，ガードリングの幅ｂ＝１０８ｍ，
定数ｃ＝５μｍとして７本のガードリング６ａ〜６ｇを
設けた埋込ゲート型静電誘導サイリスタについて、図５
（ｂ）はゲート領域とガードリングとの間隔ａ＝２０μ
ｍ，ガードリングの幅ｂ＝１２８ｍ，定数ｃ＝５μｍと
して７本のガードリング６ａ〜６ｇを設けた埋込ゲート
型静電誘導サイリスタについて、前述のＯＢＩＣ法で電
圧分布を測定した結果を示した図である。
【００３５】図５（ａ）に示されるように、間隔ａ＝３
０μｍにした場合、ゲート領域から離れるに従って段々
電圧値は下がり、電界集中が緩和され、耐圧が上昇する
ことが示され、好ましい形の電圧分布が得られているこ
とが分かる。これに対して、図５（ｂ）に示されるよう
に、間隔ａ＝２０μｍにした場合、ゲート領域から離れ
るに従って段々電圧値が上がり、電界集中は緩和され
ず、耐圧が上昇しないことが示され、好ましくない形の
電圧分布となっていること、間隔ａ＝２０μｍは不適当
値であることが分かる。この二つの例から、ゲート領域
から離れるに従ってガードリング間隔を広くなるように
した場合、間隔ａが異なればフィールド領域の電圧分布
が変わり、常に好ましい電圧分布が得られるとは限らな
いこと、好ましい形の電圧分布が得られる最適な間隔ａ
を求めなければならないことが分かる。実験によれば、
最適間隔ａは、ガードリング本数に依存すること、ガー
ドリング本数が７本の場合、最適間隔ａは３０μｍであ
ることが分かった。
０μｍにした場合、ゲート領域から離れるに従って段々
電圧値は下がり、電界集中が緩和され、耐圧が上昇する
ことが示され、好ましい形の電圧分布が得られているこ
とが分かる。これに対して、図５（ｂ）に示されるよう
に、間隔ａ＝２０μｍにした場合、ゲート領域から離れ
るに従って段々電圧値が上がり、電界集中は緩和され
ず、耐圧が上昇しないことが示され、好ましくない形の
電圧分布となっていること、間隔ａ＝２０μｍは不適当
値であることが分かる。この二つの例から、ゲート領域
から離れるに従ってガードリング間隔を広くなるように
した場合、間隔ａが異なればフィールド領域の電圧分布
が変わり、常に好ましい電圧分布が得られるとは限らな
いこと、好ましい形の電圧分布が得られる最適な間隔ａ
を求めなければならないことが分かる。実験によれば、
最適間隔ａは、ガードリング本数に依存すること、ガー
ドリング本数が７本の場合、最適間隔ａは３０μｍであ
ることが分かった。
【００３６】図６は本発明の実施例におけるゲートとガ
ードリングとの間隔ａとガードリング本数との関係を示
す図である。
ードリングとの間隔ａとガードリング本数との関係を示
す図である。
【００３７】比抵抗２００〜４００Ω・ｃｍのＮ- 型シ
リコン基板、パッシベーション膜として高抵抗多結晶シ
リコンを用いた埋込ゲート型静電誘導サイリスタについ
て、種々のガードリング本数ｎに対して耐圧が高くなる
間隔ａを求めた。その結果、図６に示すように、間隔ａ
はある幅をもって分布するが、全体をみると指数関数に
従うことが分かった。図６で、最も下の直線３３は、 ａ＝９１．４ｅｘｐ（−０．２０１ｎ） 最も上の直線３５は、 ａ＝９４．２ｅｘｐ（−０．１５０ｎ） で表され、最適の中央の直線３４は、 ａ＝９１．８ｅｘｐ（−０．１７１ｎ） で表される。これらの結果を総合すると、指数関数を ａ＝Ａ0 ｅｘｐ（−αｎ） で表すとき、 Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で表される。このようにＡ0 とαには幅があり、一つの
値に決めることはできない。これは、Ａ0 とαが実験値
であるからである。一般的に、ａの値には±５μｍ程度
の幅がある。種々のガードリング本数について最適間隔
ａを求め、その時の耐圧を求めた結果を表１に示す。表
１に示されるように、最適間隔ａを用いると、５０００
Ｖまでの高い耐圧を得ることができる。
リコン基板、パッシベーション膜として高抵抗多結晶シ
リコンを用いた埋込ゲート型静電誘導サイリスタについ
て、種々のガードリング本数ｎに対して耐圧が高くなる
間隔ａを求めた。その結果、図６に示すように、間隔ａ
はある幅をもって分布するが、全体をみると指数関数に
従うことが分かった。図６で、最も下の直線３３は、 ａ＝９１．４ｅｘｐ（−０．２０１ｎ） 最も上の直線３５は、 ａ＝９４．２ｅｘｐ（−０．１５０ｎ） で表され、最適の中央の直線３４は、 ａ＝９１．８ｅｘｐ（−０．１７１ｎ） で表される。これらの結果を総合すると、指数関数を ａ＝Ａ0 ｅｘｐ（−αｎ） で表すとき、 Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で表される。このようにＡ0 とαには幅があり、一つの
値に決めることはできない。これは、Ａ0 とαが実験値
であるからである。一般的に、ａの値には±５μｍ程度
の幅がある。種々のガードリング本数について最適間隔
ａを求め、その時の耐圧を求めた結果を表１に示す。表
１に示されるように、最適間隔ａを用いると、５０００
Ｖまでの高い耐圧を得ることができる。
【００３８】
【表１】
【００３９】（実施例）次に、本発明の一実施例につい
て説明する。
て説明する。
【００４０】図１は本発明の一実施例の断面図である。
【００４１】比抵抗２００〜４００Ω・ｃｍのＮ- 型シ
リコン基板１の下面にＰ+ 型アノード領域２を設け、上
面にＮ+ 型のカソード領域３を設け、アノード領域２と
カソード領域３との中間にＰ+ 型ゲート領域４、埋込ゲ
ート領域５およびゲート領域の外側を間隔をおいて囲む
複数本（この実施例では３本）のＰ+ 型ガードリング６
ａ〜６ｃを設ける。選択エッチングを行ってゲート領域
４の一部とガードリング６ａ〜６ｃを露出せしめる。こ
の露出表面を高抵抗多結晶シリコン膜７と窒化シリコン
膜８とからなるパッシベーション膜で覆う。
リコン基板１の下面にＰ+ 型アノード領域２を設け、上
面にＮ+ 型のカソード領域３を設け、アノード領域２と
カソード領域３との中間にＰ+ 型ゲート領域４、埋込ゲ
ート領域５およびゲート領域の外側を間隔をおいて囲む
複数本（この実施例では３本）のＰ+ 型ガードリング６
ａ〜６ｃを設ける。選択エッチングを行ってゲート領域
４の一部とガードリング６ａ〜６ｃを露出せしめる。こ
の露出表面を高抵抗多結晶シリコン膜７と窒化シリコン
膜８とからなるパッシベーション膜で覆う。
【００４２】高抵抗多結晶シリコン膜７は、ゲート領域
４の一部とガードリング６ａ〜６ｃの露出表面に直接接
触して微弱電流を流し、パッシベーション膜中に正電荷
が依存しないようにするためのもであるから、酸素を含
有させて抵抗値を１０ 6 〜１０ 9 Ω・ｃｍに調整する。高
抵抗多結晶シリコン膜７の厚さは、１００ｎｍもあれば
十分である。高抵抗多結晶シリコン膜７の耐湿性を高め
るために高抵抗多結晶シリコン膜７の上に耐湿性絶縁膜
として窒化シリコン膜８を設ける。耐湿性絶縁膜は窒化
シリコン膜に限定されないが、高抵抗多結晶シリコン膜
７の耐湿性、絶縁性に優れ、容易に形成できるので最も
適当である。
４の一部とガードリング６ａ〜６ｃの露出表面に直接接
触して微弱電流を流し、パッシベーション膜中に正電荷
が依存しないようにするためのもであるから、酸素を含
有させて抵抗値を１０ 6 〜１０ 9 Ω・ｃｍに調整する。高
抵抗多結晶シリコン膜７の厚さは、１００ｎｍもあれば
十分である。高抵抗多結晶シリコン膜７の耐湿性を高め
るために高抵抗多結晶シリコン膜７の上に耐湿性絶縁膜
として窒化シリコン膜８を設ける。耐湿性絶縁膜は窒化
シリコン膜に限定されないが、高抵抗多結晶シリコン膜
７の耐湿性、絶縁性に優れ、容易に形成できるので最も
適当である。
【００４３】先に説明した予備実験の結果から、ゲート
領域４とこれに最も近いガードリング６ａとの間隔を
ａ、ゲート領域４に近い順に付したガードリングの番号
をｎ、定数をｃとするとき、ガードリングとガードリン
グとの間隔を ａ＋（ｎ−１）ｃ となるように設定する。間隔ａは、図６および表１で求
めたように、 ａ＝Ａ0 ｅｘｐ（−αｎ） Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で与えられる。
領域４とこれに最も近いガードリング６ａとの間隔を
ａ、ゲート領域４に近い順に付したガードリングの番号
をｎ、定数をｃとするとき、ガードリングとガードリン
グとの間隔を ａ＋（ｎ−１）ｃ となるように設定する。間隔ａは、図６および表１で求
めたように、 ａ＝Ａ0 ｅｘｐ（−αｎ） Ａ0 ＝９１．４〜９４．２ α＝０．２０１〜０．１５０ で与えられる。
【００４４】実験によれば、ｃの値を５〜７μｍにする
と好結果が得られる。ガードリングの幅ｂは６０μｍ以
上あればよい。図１で説明すると、ゲート領域４とガー
ドリング６ａとの間隔をａとすると、ガードリング６ａ
とガードリング６ｂとの間隔をａ＋ｃ、ガードリング６
ｂとガードリング６ｃとの間隔をａ＋２ｃにするという
ように、ガードリングの本数が増えるに従ってガードリ
ングの間隔を広くしていく。
と好結果が得られる。ガードリングの幅ｂは６０μｍ以
上あればよい。図１で説明すると、ゲート領域４とガー
ドリング６ａとの間隔をａとすると、ガードリング６ａ
とガードリング６ｂとの間隔をａ＋ｃ、ガードリング６
ｂとガードリング６ｃとの間隔をａ＋２ｃにするという
ように、ガードリングの本数が増えるに従ってガードリ
ングの間隔を広くしていく。
【００４５】図２は本発明の実施例のガードリングと電
圧分布との関係を説明する電圧分布図および断面図であ
る。
圧分布との関係を説明する電圧分布図および断面図であ
る。
【００４６】パッシベーション膜に高抵抗多結晶シリコ
ン膜を用い、ゲート領域とガードリングとの間隔ａ＝３
４μｍ，ガードリングの幅ｂ＝８８μｍ，定数ｃ＝５μ
ｍとして６本のガードリング６ａ〜６ｆを設けた埋込ゲ
ート型静電誘導サイリスタについて、電圧分布を測定し
た。測定は、前述のＯＢＩＣ測定法で行った。本発明に
従った設計をすると、ゲート領域から離れるに従って段
々電圧値は下がり、電界集中が緩和され、耐圧が上昇す
ることが確認される。
ン膜を用い、ゲート領域とガードリングとの間隔ａ＝３
４μｍ，ガードリングの幅ｂ＝８８μｍ，定数ｃ＝５μ
ｍとして６本のガードリング６ａ〜６ｆを設けた埋込ゲ
ート型静電誘導サイリスタについて、電圧分布を測定し
た。測定は、前述のＯＢＩＣ測定法で行った。本発明に
従った設計をすると、ゲート領域から離れるに従って段
々電圧値は下がり、電界集中が緩和され、耐圧が上昇す
ることが確認される。
【００４７】図７は高温電圧印加試験における耐圧の時
間変化を示す図である。
間変化を示す図である。
【００４８】図１に示した構造で、パッシベーション膜
に高抵抗多結晶シリコン膜を用いたものとＳｉＯ2 膜を
用いた埋込ゲート型静電誘導サイリスタについて高温電
圧印加試験を行った。この試験は、サイリスタのアノー
ドとカソード間に直流８００Ｖを印加した状態で温度８
５℃の恒温槽中に長時間保持する試験である。高抵抗多
結晶シリコン膜を用いたサイリスタでは３０００時間を
経過しても劣化が見られないのに対してＳｉＯ2 膜を用
いたサイリスタでは５００時間経過後から劣化が始ま
り、１０００時間では不良になってしまう。このよう
に、高抵抗多結晶シリコン膜とガードリング間隔の選定
をうまく組み合わせると、長時間使用しても劣化を起こ
さず、かつ高耐圧で長寿命の埋込ゲート型静電誘導サイ
リスタを得ることができる。
に高抵抗多結晶シリコン膜を用いたものとＳｉＯ2 膜を
用いた埋込ゲート型静電誘導サイリスタについて高温電
圧印加試験を行った。この試験は、サイリスタのアノー
ドとカソード間に直流８００Ｖを印加した状態で温度８
５℃の恒温槽中に長時間保持する試験である。高抵抗多
結晶シリコン膜を用いたサイリスタでは３０００時間を
経過しても劣化が見られないのに対してＳｉＯ2 膜を用
いたサイリスタでは５００時間経過後から劣化が始ま
り、１０００時間では不良になってしまう。このよう
に、高抵抗多結晶シリコン膜とガードリング間隔の選定
をうまく組み合わせると、長時間使用しても劣化を起こ
さず、かつ高耐圧で長寿命の埋込ゲート型静電誘導サイ
リスタを得ることができる。
【００４９】図８は多結晶シリコンの屈折率と比抵抗と
の関係を示す図である。
の関係を示す図である。
【００５０】上記実施例に用いた高抵抗多結晶シリコン
は、温度６００〜８００℃、圧力１０〜１００ＰａでＳ
ｉＨ4 ガスとＮＯ2 ガス（またはＯ2 ガス）とを反応さ
せる減圧ＣＶＤ法で作成される。酸素を多量に含む多結
晶シリコンは半絶縁性を示すので、ＳＩＰＯＳ（Ｓｅｍ
ｉ−Ｉｎｓｕｌａｔｎｇ ＰｏｌｙｃｒｙｓｔａｌＳｉ
ｌｉｃｏｎの略）と呼ばれることもある。シリコン中の
酸素濃度を増加させるとシリコンの比抵抗が増加し、屈
折率が下がる。シリコン中の酸素濃度の測定は難しいの
で屈折率で評価する。多結晶シリコンの比抵抗と屈折率
との間には図８に示す関係がある。多結晶シリコンの比
抵抗が高過ぎると膜中を流れる電流が小さくなり過ぎて
電界緩和硬化が得られなくなり、比抵抗が低過ぎると膜
中を流れる電流が大きくなり過ぎてリーク電流が増大
し、耐圧が下がってしまう。比抵抗１０6 〜１０9 Ω・
ｃｍが高抵抗多結晶シリコンの効果が最も発揮される範
囲である。屈折率に換算すると２．３〜３．０となる。
は、温度６００〜８００℃、圧力１０〜１００ＰａでＳ
ｉＨ4 ガスとＮＯ2 ガス（またはＯ2 ガス）とを反応さ
せる減圧ＣＶＤ法で作成される。酸素を多量に含む多結
晶シリコンは半絶縁性を示すので、ＳＩＰＯＳ（Ｓｅｍ
ｉ−Ｉｎｓｕｌａｔｎｇ ＰｏｌｙｃｒｙｓｔａｌＳｉ
ｌｉｃｏｎの略）と呼ばれることもある。シリコン中の
酸素濃度を増加させるとシリコンの比抵抗が増加し、屈
折率が下がる。シリコン中の酸素濃度の測定は難しいの
で屈折率で評価する。多結晶シリコンの比抵抗と屈折率
との間には図８に示す関係がある。多結晶シリコンの比
抵抗が高過ぎると膜中を流れる電流が小さくなり過ぎて
電界緩和硬化が得られなくなり、比抵抗が低過ぎると膜
中を流れる電流が大きくなり過ぎてリーク電流が増大
し、耐圧が下がってしまう。比抵抗１０6 〜１０9 Ω・
ｃｍが高抵抗多結晶シリコンの効果が最も発揮される範
囲である。屈折率に換算すると２．３〜３．０となる。
【００５１】
【発明の効果】以上説明したように、本発明では、ガー
ドリングを有する埋込ゲート型半導体装置のパッシベー
ション膜に高抵抗多結晶シリコン膜を用い、ガードリン
グ間隔の最適条件を求めたので、高耐圧で長寿命の埋込
ゲート型半導体装置を得ることができる。
ドリングを有する埋込ゲート型半導体装置のパッシベー
ション膜に高抵抗多結晶シリコン膜を用い、ガードリン
グ間隔の最適条件を求めたので、高耐圧で長寿命の埋込
ゲート型半導体装置を得ることができる。
【図１】本発明の一実施例の断面図である。
【図２】本発明の実施例のガードリングと電圧分布との
関係を説明する電圧分布図および断面図である。
関係を説明する電圧分布図および断面図である。
【図３】耐圧とガードリング間隔との関係を示す図であ
る。
る。
【図４】半導体装置における電圧分布の測定に使用され
る光ビーム誘起電流測定法を説明する図である。
る光ビーム誘起電流測定法を説明する図である。
【図５】本発明の実施例のガードリング間隔と電圧分布
との関係を示す電圧分布図である。
との関係を示す電圧分布図である。
【図６】本発明の実施例におけるゲートとガードリング
の間隔ａとガードリング本数との関係を示す図である。
の間隔ａとガードリング本数との関係を示す図である。
【図７】高温電圧印加試験における耐圧の時間変化を示
す図である。
す図である。
【図８】多結晶シリコンの屈折率と比抵抗との関係を示
す図である。
す図である。
【図９】従来の高耐圧半導体装置の第１の例の断面図で
ある。
ある。
【図１０】従来の高耐圧半導体装置の第２の例の断面図
である。
である。
【図１１】埋込ゲート型静電誘導サイリスタのガードリ
ングとパッシベーション膜と電界緩和との関係を説明す
るための断面図および電圧分布図である。
ングとパッシベーション膜と電界緩和との関係を説明す
るための断面図および電圧分布図である。
１ Ｎ- 型シリコン基板 ２ Ｐ+ 型アノード領域 ３ Ｎ+ 型カソード領域 ４ Ｐ+ 型ゲート領域 ５ Ｐ+ 型埋込ゲート領域 ６ａ〜６ｇ Ｐ+ 型ガードリング ７ 高抵抗多結晶シリコン膜 ８ 窒化シリコン膜 ９ アノード電極 １０ カソード電極 １１ ゲート電極 １２ 空乏層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−206574（ＪＰ，Ａ) 特開 昭64−72564（ＪＰ，Ａ) 特開 昭59−105362（ＪＰ，Ａ) 特開 平５−211156（ＪＰ，Ａ) 特開 平８−88346（ＪＰ，Ａ) 特開 平８−78661（ＪＰ，Ａ) 特開 平７−130983（ＪＰ，Ａ) 特開 平６−97469（ＪＰ，Ａ) 特開 平１−272152（ＪＰ，Ａ) 特開 平１−272151（ＪＰ，Ａ) 特開 昭62−88333（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74
Claims (5)
- 【請求項１】 一導電型の半導体基板と、この半導体基
板の下面に設けられた逆導電型のアノード領域と、この
半導体基板の上面に設けられた一導電型のカソード領域
と、前記アノード領域とカソード領域との中間に設けら
れた逆導電型のゲート領域および埋込型ゲート領域と、
前記ゲート領域の外側を間隔をおいて囲む複数本の逆導
電型ガードリングと、前記ゲート領域の一部と前記ガー
ドリングを露出せしめる凹部と、前記ゲート領域の一部
と前記ガードリングの露出表面を覆うパッシベーション
膜とを有する埋込型半導体素子において、 前記パッシベーション膜が比抵抗１０ 6 〜１０ 9 Ω・ｃｍ
の高抵抗多結晶シリコン膜を少なくとも含む膜からな
り、 前記ゲート領域とこれに最も近いガードリングとの間隔
をａ、前記ゲート領域に近い順に付したガードリングの
番号をｎ、定数をｃとするとき、ガードリングとガード
リングとの間隔が ａ＋（ｎ−１）ｃ となるように配置され、且つ、前記間隔ａはガードリン
グ本数が増えるに従って小さい値になることを特徴とす
る埋込型ゲート型半導体素子。 - 【請求項２】 前記間隔ａが ａ ＝Ａ 0 ｅｘｐ（−αｎ ）Ａ 0 ＝９１．４〜９４．２ α ＝０．２０１〜０．１５０ で与えられ ることを特徴とする請求項１記載の埋込型ゲ
ート型半導体素子。 - 【請求項３】 前記ｃの値が５〜７μｍであることを特
徴とする請求項１記載の埋込型ゲート型半導体素子。 - 【請求項４】 前記パッシベーション膜が酸素を含有す
る高抵抗多結晶シリコン膜とその上に設けられた耐湿性
製絶縁膜とからなることを特徴とする請求項１記載の埋
込型ゲート型半導体素子。 - 【請求項５】 前記耐湿性絶縁膜が窒化シリコン膜であ
ることを特徴とする請求項４記載の埋込型ゲート型半導
体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32882094A JP3171301B2 (ja) | 1994-12-28 | 1994-12-28 | 埋込ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32882094A JP3171301B2 (ja) | 1994-12-28 | 1994-12-28 | 埋込ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08186246A JPH08186246A (ja) | 1996-07-16 |
| JP3171301B2 true JP3171301B2 (ja) | 2001-05-28 |
Family
ID=18214461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32882094A Expired - Fee Related JP3171301B2 (ja) | 1994-12-28 | 1994-12-28 | 埋込ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3171301B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932894A (en) * | 1997-06-26 | 1999-08-03 | Abb Research Ltd. | SiC semiconductor device comprising a pn junction |
| JP4458588B2 (ja) * | 1999-10-18 | 2010-04-28 | 日本碍子株式会社 | 静電誘導型半導体デバイスおよびその製造方法 |
| JP2007109712A (ja) * | 2005-10-11 | 2007-04-26 | Shindengen Electric Mfg Co Ltd | トランジスタ、ダイオード |
-
1994
- 1994-12-28 JP JP32882094A patent/JP3171301B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08186246A (ja) | 1996-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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