CN106716601B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106716601B
CN106716601B CN201680002942.0A CN201680002942A CN106716601B CN 106716601 B CN106716601 B CN 106716601B CN 201680002942 A CN201680002942 A CN 201680002942A CN 106716601 B CN106716601 B CN 106716601B
Authority
CN
China
Prior art keywords
layer
barrier layer
semiconductor device
titanium
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680002942.0A
Other languages
English (en)
Other versions
CN106716601A (zh
Inventor
星保幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN106716601A publication Critical patent/CN106716601A/zh
Application granted granted Critical
Publication of CN106716601B publication Critical patent/CN106716601B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体装置，具备：半导体基板；电极，设置于半导体基板的正面侧并包含铝；以及势垒层，其设置在半导体基板与电极之间，势垒层从接近于半导体基板的一侧起依次具有第一氮化钛层、第一钛层、第二氮化钛层和第二钛层。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，为了防止由源极中的铝(Al)引起的层间绝缘膜的腐蚀和由多晶硅形成的栅极与源极之间的短路而设置有势垒金属层。另外，为了改善电接触，在具有Al的阳极电极和具有Al的阴极电极与多晶硅层之间设置有势垒金属层(例如，参照专利文献1)。另外，在由碳化硅(SiC)形成的半导体装置中，已知使用了npn双极结构的温度元件检测器(例如，参照专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2012-129503号公报
专利文献2：日本特开2013-201357号公报
发明内容
技术问题
在将具有Al的源极成膜之后，在约400℃下将该源极烧结。在烧结工序中，Al中含有的氢进入到半导体装置内。由于氢具有还原作用，所以半导体装置内的氧被氢抽出，有时用作栅极绝缘膜的二氧化硅等绝缘膜的性质发生变化。由此存在栅极结构的栅极电压阈值(Vth)改变的问题。因此，提供一种防止氢向半导体装置内侵入的半导体装置的结构。
技术方案
在本发明的第一形态中，提供一种半导体装置，具备：半导体基板；电极，其设置于半导体基板的正面侧并包含铝；以及势垒层，其设置在半导体基板与电极之间，势垒层从接近于半导体基板的一侧起依次具有第一氮化钛层、第一钛层、第二氮化钛层和第二钛层。
第二钛层可以具有比第一钛层大的厚度。第一钛层和第二钛层各自可以具有比第一氮化钛层和第二氮化钛层中的任一个小的厚度。第一钛层和第二钛层的各自的厚度可以为10nm以上且50nm以下，第一氮化钛层和第二氮化钛层的各自的厚度可以为50nm以上且200nm以下。
半导体装置还可以具备：有源区，其具有栅极结构；以及元件区，其是与有源区不同的区域，并包括设置于半导体基板的正面侧的半导体元件。势垒层可以设置于包含铝的电极与半导体元件之间。半导体元件为pn结二极管，包含铝的电极可以是与pn结二极管电连接的电极。
元件区还可以在半导体元件的正面侧具有绝缘膜。势垒层还可以设置于以从有源区起向元件区延伸的方式设置的绝缘膜的正面侧。
绝缘膜可以具有将半导体元件与包含铝的电极电连接的接触孔，势垒层还可以设置于接触孔的侧壁。俯视半导体基板时，势垒层被设置于比元件区宽的区域。
有源区的栅极结构可以具有栅极和与栅极相比设置于更靠向正面侧的势垒层。有源区中的势垒层的元件区一侧的端部与元件区中的势垒层的有源区一侧的端部可以分开10μm以上且20μm以下。半导体装置在与栅极相比设置于更靠向正面侧的电极与栅极之间还可以具备层间绝缘膜。势垒层可以设置在与栅极相比设置于更靠向正面侧的电极与层间绝缘膜之间。
半导体装置还可以具备沿着半导体基板的端部的边设置的耐压结构部。势垒层可以设置于耐压结构部的正面侧，耐压结构部的势垒层可以具有浮动电位。在耐压结构部的势垒层的正面侧可以不设置包含铝的电极。
应予说明，上述的发明内容未列举本发明的所有必要的特征。另外，这些特征群的再组合也能够另外成为发明。
附图说明
图1是表示第一实施例中的半导体装置100的俯视图的图。
图2是表示图1中的A-A’截面图的图。
图3是表示图1中的B-B’截面图的图。
图4A是表示形成p型阱区27、p+型接触区28和n+型源极区29的步骤的图。
图4B是表示形成栅极绝缘膜24、栅极25和层间绝缘膜26的步骤的图。
图4C是表示形成绝缘膜35和pn结二极管32的步骤的图。
图4D是表示形成层间绝缘膜36的步骤的图。
图4E是表示形成势垒层40的步骤的图。
图4F是表示形成源极22、电极31、保护膜14和漏极23的步骤的图。图5是表示第二实施例中的有源区10的图。
图6是表示第三实施例中的有源区10的图。
图7是表示第四实施例中的有源区10的图。
符号说明
10：有源区
11：端部
12：栅极结构
14：保护膜
16：n+型层
18：n型漂移层
20：半导体基板
21：基板端部
22：源极
23：漏极
24：栅极绝缘膜
25：栅极
26：层间绝缘膜
27：p型阱区
28：p+型接触区
29：n+型源极区
30：元件区
31：电极
32：pn结二极管
33：n型半导体区
34：p型半导体区
35：绝缘膜
36：层间绝缘膜
37：接触孔
38：侧壁
39：间隔
40：势垒层
41：端部
42：第一氮化钛层
44：第一钛层
46：第二氮化钛层
48：第二钛层
50：耐压结构部
52：保护环
70：栅极衬垫
72：源极衬垫
73：布线
74：阴极衬垫
76：阳极衬垫
78：被覆区域
84：p型柱
88：n型柱
100：半导体装置
具体实施方式
以下，通过发明的实施方式说明本发明，但以下的实施方式不限定权利要求所涉及的发明。另外，实施方式中说明的特征的所有组合并不限定为发明的解决方案所必须的。
图1是表示第一实施例中的半导体装置100的俯视图的图。即，图1表示俯视半导体基板20的情况。半导体装置100具有与x-y平面平行的面。x方向与y方向是相互垂直的方向，z方向是与x-y平面垂直的方向。在本说明书中，正面侧是指具有与x-y平面平行的面的物体的z方向一侧，背面侧是指该物体的-z方向一侧。位于物体的正面侧与背面侧之间的面称为该物体的侧面。
半导体装置100具有半导体基板20。半导体装置100在半导体基板20的正面侧具备有源区10、元件区30、耐压结构部50、栅极衬垫70、源极衬垫72、布线73、被覆区域78、阴极衬垫74和阳极衬垫76。应予说明，在图1中，省略了位于半导体装置100的最正面侧的保护膜14。后述的保护膜14设置在除了与外部的电极电连接的栅极衬垫70、源极衬垫72、阴极衬垫74和阳极衬垫76的正面侧以外的半导体装置100的最正面侧。
有源区10是具有后述的栅极结构12等的区域。本例的有源区10是垂直型MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)，但也可以是IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。有源区10的整个正面侧被后述的势垒层40覆盖。应予说明，在图1中，对设置有势垒层40的部分标示阴影。
栅极衬垫70是提供后述的栅极与半导体装置100的外部的电极之间的电连接的部分。同样，源极衬垫72也是提供后述的源极与半导体装置100的外部的电极之间的电连接的部分。本例的栅极衬垫70和源极衬垫72可以由后述的势垒层40和设置于该势垒层40的正面侧的包含Al的电极形成。
元件区30是与有源区10不同的区域。元件区30的正面侧被后述的势垒层40覆盖。元件区30可以具有对半导体装置100的温度进行测定的测温元件。阴极衬垫74和阳极衬垫76是分别与测温元件的阴极和阳极电连接的部分。阴极衬垫74提供测温元件的阴极与外部的电极之间的电连接，阳极衬垫76提供测温元件的阳极与外部的电极之间的电连接。
阴极衬垫74与元件区30的阴极通过布线73电连接。另外，阳极衬垫76与元件区30的阳极通过布线73电连接。本例的布线73由后述的势垒层40和设置于势垒层40的正面侧的包含Al的电极形成。
耐压结构部50以沿着半导体基板20的端部的边的方式设置。耐压结构部50的正面侧被后述的势垒层40覆盖。耐压结构部50包括沿着半导体基板20的端部的边设置的多个保护环。后述的保护环使有源区10中的在半导体基板20内部产生的耗尽层向半导体基板20的端部扩展。由此，能够防止半导体基板20内部的耗尽层中的电场集中。因此，与未设置耐压结构部50的情况相比，能够提高半导体装置100的耐压。
被覆区域78是在半导体基板20的正面侧设置有后述的势垒层40而成的区域。在被覆区域78与半导体基板20之间可以设置在制造工序中制作的层间绝缘膜等绝缘膜。被覆区域78是为了利用后述的势垒层40尽可能覆盖半导体基板20的未设置有有源区10和元件区30等的正面侧而设置的区域。这样，后述的势垒层40设置在比有源区10和元件区30等更宽的区域。
图2是表示图1中的A-A’截面图的图。A-A’截面图是以y-z平面切断包括有源区10和元件区30的区域而得到的截面图。本例的半导体装置100具有垂直型MOSFET。本例的半导体基板20由SiC(碳化硅)形成，但是半导体基板20也可以由GaN(氮化镓)或Si(硅)形成。
本例的半导体基板20具有n+型层16和形成于n+型层16的正面侧的n型漂移层18。n+型层16可以是n+型的SiC基板，n型漂移层18可以是外延地形成于n+型的SiC基板的正面侧的SiC层。在半导体基板20的背面侧设有漏极23。
(有源区10)有源区10具有多个栅极结构12。有源区10的栅极结构12具有栅极绝缘膜24、栅极25、层间绝缘膜26、势垒层40、源极22、漏极23、p型阱区27、p+型接触区28和n+型源极区29。
从接近于n型漂移层18的一侧起依次设有栅极绝缘膜24、栅极25和层间绝缘膜26。层间绝缘膜26设置在与栅极25相比设置于更靠向正面侧的源极22与栅极25之间。此外，层间绝缘膜26以包围栅极25的侧面的方式设置。如果对栅极25施加预定的电压，则在栅极25的正下方处的p型阱区27形成沟道，使n+型源极区29与n型漂移层18导通。
源极22是设置于半导体基板20的正面侧的包含Al的电极。源极22经由势垒层40而与p+型接触区28和n+型源极区29电连接。势垒层40设置在半导体基板20与源极22之间。更具体而言，势垒层40在有源区10的整个正面侧设置在源极22与层间绝缘膜26之间。势垒层40从接近于半导体基板20的一侧起依次具有第一氮化钛层42、第一钛层44、第二氮化钛层46和第二钛层48。
第一氮化钛层42是为了防止第一氮化钛层42的背面侧的结构物与第一钛层44反应而设置的层。第一钛层44作为阻断氢出入的氢阻挡层发挥作用。第二氮化钛层46具有防止设置于势垒层40的正面侧的包含Al的源极22与第一钛层44反应的功能。
第二钛层48与包含Al的源极22反应而形成硬度比单层的Al层高的Ti-Al层。此外，与源极22的Al未反应的第二钛层48作为阻断氢出入的氢阻挡层发挥作用。为了即使形成Ti-Al层也确保氢屏障功能，第二钛层48可以具有比第一钛层44大的厚度。应予说明，在本说明书中，第二钛层48的厚度包括在形成包含Al的源极22之后的Al-Ti的合金层的厚度。
第一钛层44和第二钛层48各自可以具有比第一氮化钛层42和第二氮化钛层46中的任一个小的厚度。由于钛层的应力比氮化钛层的应力大，所以通过使钛层比氮化钛层薄，从而能够抑制在半导体装置100中产生的应力。
在本例中，第一钛层44和第二钛层48的各自的厚度为10nm以上且50nm以下，第一氮化钛层42和第二氮化钛层46的各自的厚度为50nm以上且200nm以下。钛层和氮化钛层的厚度的下限可以是在阶梯部中不产生分断的最小的厚度。由于钛层和氮化钛层越厚，在半导体装置100中产生的应力变得越大，所以钛层和氮化钛层的厚度的上限可以是用于抑制在半导体装置100中产生的应力的最大的厚度。
(元件区30)元件区30具有以与半导体基板20的正面侧接触的方式设置的绝缘膜35、以与绝缘膜35接触的方式设置的半导体元件、以及半导体元件的正面侧的层间绝缘膜36。层间绝缘膜36也与绝缘膜35接触。绝缘膜35和层间绝缘膜36以从有源区10向元件区30延伸的方式设置。
本例的半导体元件是pn结二极管32。pn结二极管32包含n型半导体区33和p型半导体区34。n型半导体区33可以是n型多晶硅，p型半导体区34可以是p型多晶硅。n型半导体区33和p型半导体区34在与势垒层40的连接界面可以具有用于降低接触电阻的NiSi(硅化镍)。
pn结二极管32用于检查半导体基板20的过热度。在半导体装置100可以连接与有源区10的栅极结构12电连接的控制IC。该控制IC在利用pn结二极管32测得的半导体基板20的温度超过预定温度的情况下通过降低有源区10的工作频率而使半导体基板20的温度降低。由此，能够防止半导体装置100的异常过热。
层间绝缘膜36具有接触孔37。在接触孔37设有势垒层40。pn结二极管32和包含Al的电极31经由接触孔37的势垒层40而电连接。势垒层40也被设置于接触孔37的侧壁38。
势垒层40设置在电极31与pn结二极管32之间。元件区30的势垒层40通过与有源区10的势垒层40相同的工序制造。即，元件区30的势垒层40的材料和层叠的顺序与有源区10的势垒层40相同。
元件区30的势垒层40具有与有源区10的势垒层40相同的功能。应予说明，在元件区30中，第一氮化钛层42也具有防止在n型半导体区33和p型半导体区34的正面侧处的NiSi层与第一钛层44反应的功能。
势垒层40以覆盖pn结二极管32的正面侧的方式设置。为了使连接到n型半导体区33(阴极)的势垒层40与连接到p型半导体区34(阳极)的势垒层40电分离，在n型半导体区33的正面侧的势垒层40与p型半导体区34的正面侧的势垒层40之间设置间隔39。间隔39在y方向的长度可以为10μm。
只要势垒层40将阳极与阴极电分离，就可以尽可能地设置于元件区30的正面侧。由此，势垒层40能够防止钛层的分断，并且能够抑制在半导体装置100中产生的应力，能够阻断氢的出入。
在连接到n型半导体区33的势垒层40的正面侧设有电极31-1，在连接到p型半导体区34的势垒层40的正面侧设有电极31-2。电极31-1与图1的阴极衬垫74电连接，电极31-2与图1的阳极衬垫76电连接。在本说明书中，虽然未提及通过pn结二极管32进行温度感测的原理，但可以适用与上述的专利文献2同样的原理。
(有源区10与元件区30的边界区域)势垒层40也被设置在以从有源区10向元件区30延伸的方式设置的绝缘膜35和层间绝缘膜36的正面侧。将势垒层40的以向元件区30延伸的方式设置的端部表示为端部11。有源区10中的势垒层40的元件区30一侧的端部11与元件区30中的势垒层40的有源区10一侧的端部41可以以分开10μm以上且20μm以下的方式设置。以分开10μm以上且20μm以下的方式设置势垒层40是为了将有源区10与元件区30电分离。在本例中，由于在有源区10与元件区30的边界区域也设置势垒层40，所以即使在该边界区域也能够阻断氢的出入。
(半导体装置100整体)保护膜14以覆盖有源区10和元件区30的方式设置于势垒层40、源极22和电极31的正面侧。保护膜14可以具有防止放电的功能。在本例中，势垒层40除了设置于有源区10、元件区30、耐压结构部50以外，还设置在未设有有源区10等的区域(被覆区域78)。换言之，尽可能地将势垒层40设置在半导体装置100的整个正面侧。由此，能够防止氢向栅极绝缘膜24的侵入，因此能够消除栅极结构12的栅极电压阈值(Vth)改变的问题。
图3是表示图1中的B-B’截面图的图。B-B’截面图是包含耐压结构部50的y-z截面图。耐压结构部50包括保护环52、层间绝缘膜36和势垒层40。在图3中仅示出2个保护环52，但保护环52也可以设置为3个以上。
保护环52是设置于n型漂移层18的正面侧的p型半导体区。保护环52的p型半导体区与n型漂移层18形成pn结。在耐压结构部50中，层间绝缘膜36设置于保护环52的正面侧以外的部分。
耐压结构部50具有势垒层40。耐压结构部50的势垒层40通过与有源区10的势垒层40相同的工序制造。因此，耐压结构部50的势垒层40的材料和层叠的顺序与有源区10的势垒层40相同。
由于耐压结构部50的势垒层40不提供与外部的电连接，所以在耐压结构部50中的势垒层40的正面侧不设置包含Al的电极也可以。由此，能够减少从Al供给的氢的量。另外，在本例的势垒层40中，最正面侧的第二钛层48覆盖第一氮化钛层42、第一钛层44和第二氮化钛层46的端部侧面。由此，能够利用第二钛层48保护与钛层相比容易被酸等腐蚀的氮化钛层。
多个势垒层40设置于耐压结构部50的正面侧，具有浮动电位。多个势垒层40形成为与保护环52相同的矩形的环状。多个势垒层40与保护环52电连接。在多个保护环52之间，势垒层40彼此以分开的方式设置。应予说明，最接近于基板端部21的势垒层40也形成为矩形的环状。应予说明，在最接近于基板端部21的势垒层40的背面侧未设有保护环52。
图4A～图4F是表示半导体装置100中的有源区10和元件区30的制造方法的图。本例的半导体装置100可以具有1200V等级的耐压。图4A～图4F表示半导体装置100的制造方法的一个例子，杂质浓度、热处理温度、热处理时间和层或膜的厚度等可以进行适当改变。
图4A是表示形成p型阱区27、p+型接触区28和n+型源极区29的步骤的图。首先，准备具有约2.0E+19cm-3的n型杂质浓度的n+型层16。应予说明，E是指10的冪。例如E+19表示10的19次乘方。本例的n+型层16是n+型SiC基板。n+型SiC基板的主面可以是在＜11-20＞方向上具有4度左右的偏角的(000-1)面。
接下来，利用外延法使具有约1.0E+16cm-3的n型杂质浓度的n型漂移层18在n+型层16的正面侧成长约10μm。本例的n型杂质浓度是N(氮)的浓度，但只要是n型杂质，也可以使用其它杂质。
接着，利用外延法使具有约2.0E+16cm-3的p型杂质浓度的p型阱区27在n型漂移层18的正面侧成长约0.5μm。本例的p型杂质浓度为Al的浓度，但只要是p型杂质，也可以使用其它杂质。应予说明，在p型阱区27以外的区域，利用外延法使n型漂移层18成长约0.5μm。
接下来，利用光刻法和离子注入在p型阱区27的正面侧选择性地形成p+型接触区28。应予说明，在该工序中同时形成保护环52。接下来，利用光刻法和离子注入在p型阱区27的正面侧选择性地形成n+型源极区29。
接下来，为了使p型阱区27、p+型接触区28、保护环52和n+型源极区29活化而对半导体基板20进行热处理。例如，在1620℃下对半导体基板20进行约2分钟的热处理。
图4B是表示形成栅极绝缘膜24、栅极25和层间绝缘膜26的步骤的图。图4B是表示图4A的后续步骤的图。在图4B的步骤中，首先，通过在氧和氢的混合气氛下，使半导体基板20曝露于约1000℃的温度而进行热氧化来形成栅极绝缘膜24。栅极绝缘膜24可以为约100nm。由此，半导体基板20的正面侧被栅极绝缘膜24覆盖。
接下来，在栅极绝缘膜24的正面侧形成掺杂有磷的多晶硅。接着，利用光刻法选择性地除去多晶硅，在被2个p型阱区27所夹的区域残留多晶硅。由此多晶硅成为栅极25。接下来，在栅极25的正面侧和侧面形成层间绝缘膜26。接着，利用光刻法使栅极绝缘膜24和层间绝缘膜36图案化，在栅极25的正下方残留栅极绝缘膜24，在栅极25的正面侧和侧面残留层间绝缘膜36。栅极25正下方的p型阱区27成为沟道形成区。
图4C是表示形成绝缘膜35和pn结二极管32的步骤的图。图4C是表示图4B的后续步骤的图。在图4C的步骤中，首先，在包括元件区30的区域中的半导体基板20的正面侧设置以上的绝缘膜35。绝缘膜35可以为氧化膜、PSG(Phosphosilicate Glass：磷硅酸盐玻璃)膜或BPSG(Borophosphosilicate Glass：硼磷硅酸盐玻璃)膜。可以利用光刻法使绝缘膜35图案化。由此，在有源区10与元件区30的边界附近和元件区30形成绝缘膜35。
接下来，在元件区30中形成多晶硅的n型半导体区33和p型半导体区34。n型半导体区33和p型半导体区34可以通过对无掺杂的多晶硅进行离子注入而形成，也可以通过使n型多晶硅和p型多晶硅选择性地成长而形成。无掺杂的多晶硅的n型杂质可以为B(硼)等，p型杂质可以为As(砷)等。通过在图4A和图4B的步骤之后形成pn结二极管32，从而能够防止pn结二极管32的多晶硅被曝露于超过1000℃的高温工艺。由此，能够避免多晶硅的损伤。
图4D是表示形成层间绝缘膜36的步骤的图。图4D是表示图4C的后续步骤的图。在图4D的步骤中，首先，在包括元件区30的区域中的半导体基板20的正面侧形成层间绝缘膜36。利用光刻法，以在n型半导体区33和p型半导体区34的正面侧分别设置接触孔37的方式使元件区30的层间绝缘膜36图案化。接下来，通过对半导体基板20进行热处理，从而使层间绝缘膜36回流(reflow)而平坦化。
图4E是表示形成势垒层40的步骤的图。图4E是表示图4D的后续步骤的图。在图4E的步骤中，首先，利用溅射法将第一氮化钛层42、第一钛层44和第二氮化钛层46依次成膜。由此，使第一氮化钛层42与p+型接触区28和n+型源极区29物理接触。如上所述，第一钛层44的厚度可以为10nm以上且50nm以下，第一氮化钛层42和第二氮化钛层46的各自的厚度可以为50nm以上且200nm以下。接下来，利用光刻法使第一氮化钛层42、第一钛层44和第二氮化钛层46图案化，在有源区10、元件区30的n型半导体区33和元件区30的p型半导体区34中使其分离。
接下来，利用溅射法将第二钛层48成膜。第二钛层的厚度可以为10nm以上且50nm以下。本例的第二钛层48被图案化而端部侧面向z方向汇聚，以覆盖第一氮化钛层42、第一钛层44和第二氮化钛层46的端部侧面的方式被设置。接着，通过使第二钛层48图案化，从而有源区10中的势垒层40的端部11与元件区30中的势垒层40的端部41分开10μm以上且20μm以下。同时，在接到n型半导体区33的势垒层40与连接到p型半导体区34的势垒层40之间设有间隔39。如上所述，间隔39可以为10μm。
图4F是表示形成源极22、电极31、保护膜14和漏极23的步骤的图。图4F是表示图4E的后续步骤的图。应予说明，图4F与图1相同。在图4F的步骤中，首先，利用溅射法将Al层成膜，利用光刻法进行图案化，由此来形成源极22和电极31。接下来，利用溅射法在半导体基板20的背面侧将Ni(镍)成膜，在970℃下进行热处理。由此，在n+型层16的背面侧形成欧姆接合区域。接下来，利用溅射法，按照Ni、Ti和Au(金)的顺序在该欧姆接合区域的背面侧进行成膜。由此，形成漏极23。
图5是表示第二实施例中的有源区10的图。本例的栅极结构12具有所谓的沟槽型的栅极25。栅极绝缘膜24覆盖栅极25的背面侧和侧面。另外，层间绝缘膜26覆盖栅极25的正面侧。此外，p型阱区27被设置成在多个栅极中共用。本例在这个方面与第一实施例不同。其它方面与第一实施例相同。
本例的栅极25以贯穿p型阱区27并到达n型漂移层18的方式设置。如果向栅极25施加预定的电压，则在栅极绝缘膜24与p型阱区27之间形成沟道，n+型源极区29与n型漂移层18导通。在本例中，也能够与第一实施例同样地得到势垒层40的功能和效果。另外，通过使栅极25为沟槽型，从而与第一实施例的平面型的情况相比，能够使栅极结构12微细化，因此能够提高沟道密度。由此，与平面型的情况相比，能够使有源区10低导通电阻化。
图6是表示第三实施例中的有源区10的图。本例的有源区10具备周期性地设置的具有p型柱84和n型柱88的超结结构。在p型柱84的正面侧设有p型阱区27和p+型接触区28。另外，在n型柱88的正面侧设置栅极绝缘膜24和栅极25。本例在这一方面与第一实施例不同。其它方面与第一实施例相同。在本例中，也能够与第一实施例同样地获得势垒层40的功能和效果。另外，由于有源区10具有超结结构，所以能够使n型柱88的杂质浓度比第一实施例中的n型漂移层18的杂质高，因此与第一实施例相比能够在不降低耐压的情况下进行低导通电阻化。
图7是表示第四实施例中的有源区10的图。在本例中，包含Al的源极22被图案化而端部侧面向z方向汇聚，并以覆盖第一氮化钛层42、第一钛层44、第二氮化钛层46和第二钛层48的端部侧面的方式被设置。本例在这一方面与第一实施例不同。其它方面与第一实施例相同。通过该构成，能够利用源极22保护比钛层更容易被酸等腐蚀的氮化钛层。应予说明，由于源极22仅在第一钛层44的端部侧面接触，所以不存在源极22中含有的Al与第一钛层44反应的问题。
以上，利用实施方式说明了本发明，但本发明的技术的范围不限于上述实施方式记载的范围。可以对上述实施方式进行各种变更或改良对于本领域技术人员而言也是明确的。根据权利要求书的记载可知其进行了各种变更或改良的方式也包括在本发明的技术方案的范围内。
应当注意的是，只要权利要求书、说明书和附图中所示的装置、***、程序和方法中的动作、顺序、步骤和阶段等各处理的执行顺序并未特别明确“在……之前”、“……以前”等，另外，只要未在后续处理中使用之前处理的结果，就都可以按任意顺序实现。即使方便起见，对权利要求书、说明书和附图中的动作流程使用“首先”、“接下来”等进行说明，也不表示一定要按照该顺序实施。

Claims (12)

1.一种半导体装置，其特征在于，具备：
半导体基板；
电极，其设置于所述半导体基板的正面侧并包含铝；
势垒层，其设置在所述半导体基板与所述电极之间；
有源区，其具有栅极结构；以及
元件区，其是与所述有源区不同的区域，并包括设置于所述半导体基板的正面侧的半导体元件，
所述势垒层从接近于所述半导体基板的一侧起依次具有第一氮化钛层、第一钛层、第二氮化钛层和第二钛层，
在所述元件区中，所述半导体元件设置在与所述半导体基板接触设置的第一绝缘膜上，且在所述半导体元件的正面侧还具有第二绝缘膜，
所述势垒层还设置在所述第二绝缘膜的正面侧。
2.根据权利要求1所述的半导体装置，其特征在于，所述第二钛层具有比所述第一钛层大的厚度。
3.根据权利要求1或2所述的半导体装置，其特征在于，所述第一钛层和所述第二钛层各自具有比所述第一氮化钛层和所述第二氮化钛层中的任一个小的厚度。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一钛层和所述第二钛层的各自的厚度为10nm以上且50nm以下，
所述第一氮化钛层和所述第二氮化钛层的各自的厚度为50nm以上且200nm以下。
5.根据权利要求1所述的半导体装置，其特征在于，
所述势垒层设置在包含铝的所述电极与所述半导体元件之间。
6.根据权利要求5所述的半导体装置，其特征在于，所述半导体元件是pn结二极管，
包含铝的所述电极是与所述pn结二极管电连接的电极。
7.根据权利要求1所述的半导体装置，其特征在于，所述绝缘膜具有将所述半导体元件与包含铝的所述电极电连接的接触孔，
所述势垒层还设置于所述接触孔的侧壁。
8.根据权利要求7所述的半导体装置，其特征在于，在俯视所述半导体基板时，所述势垒层的设置区域比所述元件区宽。
9.根据权利要求8所述的半导体装置，其特征在于，所述有源区的所述栅极结构还具有：
栅极；以及
所述势垒层，其与所述栅极相比更靠向正面侧设置，
所述有源区中的所述势垒层的所述元件区一侧的端部与所述元件区中的所述势垒层的所述有源区一侧的端部分开10μm以上且20μm以下。
10.根据权利要求9所述的半导体装置，其特征在于，在与所述栅极相比更靠向正面侧设置的所述电极与所述栅极之间还具备层间绝缘膜，
所述势垒层设置在与所述栅极相比更靠向正面侧设置的所述电极与所述层间绝缘膜之间。
11.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备沿着所述半导体基板的端部的边设置的耐压结构部，
所述势垒层设置于所述耐压结构部的正面侧，
所述耐压结构部的所述势垒层具有浮动电位。
12.根据权利要求11所述的半导体装置，其特征在于，在所述耐压结构部的所述势垒层的正面侧不设有包含铝的所述电极。
CN201680002942.0A 2015-04-20 2016-02-22 半导体装置 Active CN106716601B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2015085620 2015-04-20
JP2015-085620 2015-04-20
PCT/JP2016/055112 WO2016170836A1 (ja) 2015-04-20 2016-02-22 半導体装置

Publications (2)

Publication Number Publication Date
CN106716601A CN106716601A (zh) 2017-05-24
CN106716601B true CN106716601B (zh) 2019-08-06

Family

ID=57144537

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680002942.0A Active CN106716601B (zh) 2015-04-20 2016-02-22 半导体装置

Country Status (4)

Country Link
US (1) US9972572B2 (zh)
JP (1) JP6380666B2 (zh)
CN (1) CN106716601B (zh)
WO (1) WO2016170836A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6380666B2 (ja) 2015-04-20 2018-08-29 富士電機株式会社 半導体装置
WO2016170978A1 (ja) * 2015-04-20 2016-10-27 富士電機株式会社 半導体装置
JP7006118B2 (ja) * 2017-10-17 2022-01-24 富士電機株式会社 半導体装置及びその製造方法
US10332817B1 (en) 2017-12-01 2019-06-25 Cree, Inc. Semiconductor die with improved ruggedness
JP7180842B2 (ja) * 2018-07-18 2022-11-30 株式会社東海理化電機製作所 半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064591A (zh) * 2010-11-25 2014-09-24 三菱电机株式会社 半导体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0277128A (ja) 1988-09-13 1990-03-16 Fujitsu Ltd 半導体装置
JPH0397827A (ja) 1989-09-11 1991-04-23 Agency Of Ind Science & Technol チタン―クロム―銅系水素吸蔵合金
JP3275536B2 (ja) 1994-05-31 2002-04-15 三菱電機株式会社 半導体装置及びその製造方法
JP2954833B2 (ja) 1994-06-02 1999-09-27 株式会社ピーエフユー Ｃｄ−ｒｏｍ装置におけるヘッドのシーク動作の診断方法
TW286435B (zh) 1994-07-27 1996-09-21 Siemens Ag
US5951945A (en) 1995-06-13 1999-09-14 Mitsubishi Materials Corporation Hydrogen occluding alloy and electrode made of the alloy
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
KR100386034B1 (ko) * 2000-12-06 2003-06-02 에이에스엠 마이크로케미스트리 리미티드 확산 방지막의 결정립계를 금속산화물로 충진한 구리 배선구조의 반도체 소자 제조 방법
JP2002280523A (ja) 2001-03-16 2002-09-27 Nec Corp 半導体記憶装置とその製造方法
JP2003197773A (ja) * 2001-12-27 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2005175357A (ja) 2003-12-15 2005-06-30 Nissan Motor Co Ltd 半導体装置とその製造方法
DE102007030755B3 (de) 2007-07-02 2009-02-19 Infineon Technologies Austria Ag Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
JP2009194127A (ja) * 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP5533104B2 (ja) 2010-03-23 2014-06-25 日産自動車株式会社 半導体装置
US8564072B2 (en) * 2010-04-02 2013-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a blocking structure and method of manufacturing the same
JP2012186318A (ja) * 2011-03-05 2012-09-27 Shindengen Electric Mfg Co Ltd 高耐圧半導体装置
JP5742668B2 (ja) 2011-10-31 2015-07-01 三菱電機株式会社 炭化珪素半導体装置
JP2013201357A (ja) 2012-03-26 2013-10-03 Mitsubishi Electric Corp 炭化珪素半導体装置とその製造方法
JP2013232564A (ja) 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
JP6048126B2 (ja) 2012-12-25 2016-12-21 日産自動車株式会社 半導体装置及び半導体装置の製造方法
US9035395B2 (en) 2013-04-04 2015-05-19 Monolith Semiconductor, Inc. Semiconductor devices comprising getter layers and methods of making and using the same
US9595469B2 (en) 2013-11-04 2017-03-14 Infineon Technologies Ag Semiconductor device and method for producing the same
US9570542B2 (en) 2014-04-01 2017-02-14 Infineon Technologies Ag Semiconductor device including a vertical edge termination structure and method of manufacturing
JP6387791B2 (ja) 2014-10-29 2018-09-12 富士電機株式会社 半導体装置の製造方法
JP6380666B2 (ja) 2015-04-20 2018-08-29 富士電機株式会社 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104064591A (zh) * 2010-11-25 2014-09-24 三菱电机株式会社 半导体装置

Also Published As

Publication number Publication date
US20170207174A1 (en) 2017-07-20
JP6380666B2 (ja) 2018-08-29
US9972572B2 (en) 2018-05-15
JPWO2016170836A1 (ja) 2017-08-03
CN106716601A (zh) 2017-05-24
WO2016170836A1 (ja) 2016-10-27

Similar Documents

Publication Publication Date Title
CN106716601B (zh) 半导体装置
US9184238B2 (en) Vertical-channel type junction SiC power FET and method of manufacturing same
US9472403B2 (en) Power semiconductor switch with plurality of trenches
JP6032337B1 (ja) 半導体装置および半導体装置の製造方法
CN106796955B (zh) 半导体装置
US10483389B2 (en) Silicon carbide semiconductor device
US9837530B2 (en) Semiconductor device and method of manufacturing the same
JP6256659B2 (ja) 半導体装置
CN108604598B (zh) 半导体装置
US9276075B2 (en) Semiconductor device having vertical MOSFET structure that utilizes a trench-type gate electrode and method of producing the same
JP2019003967A (ja) 半導体装置および半導体装置の製造方法
KR20150107558A (ko) 반도체 장치 및 그 제조 방법
US11489047B2 (en) Semiconductor device and method of manufacturing the same
US20120068258A1 (en) Semiconductor device and method for manufacturing same
JP2012238898A (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
CN108574000B9 (zh) 半导体装置和半导体装置的制造方法
CN112466922A (zh) 半导体装置
CN105990434A (zh) 半导体装置及其制造方法
CA3025767C (en) Semiconductor device
CN109075200A (zh) 半导体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
CN112466923A (zh) 半导体装置
US11574999B2 (en) Semiconductor device
US20240145588A1 (en) Vertical power semiconductor device including a silicon carbide (sic) semiconductor body
US11366022B2 (en) Semiconductor device having a temperature sensor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant