KR100199125B1 - 반도체 기판의 제조방법 및 그 제조장치 - Google Patents

반도체 기판의 제조방법 및 그 제조장치 Download PDF

Info

Publication number
KR100199125B1
KR100199125B1 KR1019960703473A KR19960703473A KR100199125B1 KR 100199125 B1 KR100199125 B1 KR 100199125B1 KR 1019960703473 A KR1019960703473 A KR 1019960703473A KR 19960703473 A KR19960703473 A KR 19960703473A KR 100199125 B1 KR100199125 B1 KR 100199125B1
Authority
KR
South Korea
Prior art keywords
oxygen
ion implantation
implantation
atom concentration
oxygen atom
Prior art date
Application number
KR1019960703473A
Other languages
English (en)
Inventor
마사하루 다찌모리
다까유끼 야노
이사오 하마구찌
다쓰오 나까지마
Original Assignee
다나카 미노루
신닛폰 세테쓰 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다나카 미노루, 신닛폰 세테쓰 가부시키가이샤 filed Critical 다나카 미노루
Application granted granted Critical
Publication of KR100199125B1 publication Critical patent/KR100199125B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers

Landscapes

  • Physics & Mathematics (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은, 일련의 산소이온주입의 순서에 따른 하나하나의 평균주입깊이와 주입이온량을 연속적 또는 단계적으로 변경하여 산소원자 농도 분포가 깊이 방향으로는 하나의 피이크를 갖게 하고, 일정한 깊이 면내에서는 균일하게 하고, 산소원자 농도의 최대값을 바람직하게는 2.25×1022원자/㎤ 이하 또한 1.0×1022원자/㎤ 이상으로 하며, 총 산소이온 주입량을 얻고자 하는 매입 산화막의 두께에 4.48×1022를 곱한 양으로하고, 또 바람직하게는 매입 산화막 형성을 위하여 산소이온주입이 종료된 후에 1300℃ 이상의 온도에서 열처리를 행하는 SOI형 반도체 기판의 제조방법 및 그 제조장치에 관한 것이다.

Description

[발명의 명칭]
반도체 기판의 제조방법 및 그 제조장치
[발명의 상세한 설명]
[기술분야]
본 발명은 반도체기판의 제조방법 및 그 제조장치에 관한 것으로, 더 상세하게는, 실리콘 기판에 산소이온을 주입하여 실리콘-온-인슐레이터(이하 SOI라 함)형 반도체기판을 제조하는 방법 및 그 제조장치에 관한 것이다.
[배경기술]
반도체기판 상에 이온을 주입하여 절연층을 형성하는 것은 일본 특허 제49-39233호 공보에 개시된 바와 같이 잘 알려진 기술이다. 종래에는, 단결정 실리콘 기판에 산소이온을 주입하여 기관내에서 전기적으로 절연체인 실리콘 산화막(이하 매입 산화막)을 형성하고, 매입 산화막상의 기판의 전표면에 걸쳐 균일한 두께를 갖는 단결정 실리콘층을 형성시키는 방법으로는 다음의 방법이 공지되어 있다.
특공소 제62-12658호 공보에는, 200℃ 이상의 온도를 유지한 단결정 실리콘 기판 내부에 산소를 균일한 절연층 중의 산소 농도(4.5×1032이온/cm2)의 1.5배 이상의 농도가 되도록 이온 주입함으로서, 매입 산화막과 표면의 단결정 실리콘 층 사이에 분리된 경계를 형성하는 방법이 개시되어 있다. 그러나, 이 방법은 단결정 실리콘층의 표면에서의 전위밀도가 105개/㎠ 이상이 되는 결점을 가진다.
특개소 제62-188239호 공보 및 미국 특허 제4,676,841호에는, 실리콘 기판에 산소이온을 주입하는 에너지가 100내지 400KeV의 범위에서 주입량이 5×1017내지 5×1018이온/㎠의 범위에서 주입하여 적어도 1300℃ 온도에서 6시간 내지 10분간 질소 분위기 중에서 열처리함으로서 단결정 실리콘층과 매입 산화막과의 경계에 비화학양론적 이산화 실리콘이 존재하지 않는 명확한 경계를 얻는 방법이 개시되어 있다. 그렇지만, 이 방법은 단결정 실리콘층의 표면의 전위밀도가 103개/㎠이상이 되거나, 또 연속된 매입 산화막이 되지 않거나 하는 결점이 있다.
특개소 제64-1744호 공보에는, 다수의 연속되는 산소 또는 질소 이온의 주입이 실리콘 기판에 같은 에너지 및 1.5이온/㎠의 양으로 실시되고, 각 주입후에 800℃이상의 온도 및 기판의 용융온도 이하의 온도로 기판을 어닐링하고, 각각 산소 또는 질소의 매입 절연막을 형성하는 방법이 개시되어 있다. 그렇지만, 단결성 실리콘층의 표면의 전위밀도가 105개/㎠이하로 되지만, 103/㎠이하로는 되지 않는 결점이 있다.
특개평 제2-191357호 공보에는, 미리 실리콘이온을 산소이온의 농도가 1021개/㎤로 되는 깊이 (2개 중 얇은 쪽)에 1018개/㎤이상 주입하여, 비정질화시킨 후, 산소이온을 주입함으로써, 산소이온 주입에 있어서의 채널링(channeling)을 방지하는 동시에, 동공이나 과량 산소를 주입 실리콘에 의해 소멸시킴으로서 동공이나 과량 산소에 의해 야기되는 표면 실리콘층에서의 결정결함의 발생을 방지하는 방법이 개시되어 있다. 그렇지만, 이 방법은 매입 산화막의 형성 반응 과정에서 발생하는 격자간의 실리콘 원자와 과량의 주입 실리콘 원자에 의해서 오히려 표면의 단결정 실리콘층에서의 전위밀도가 증가한다는 결점이 있다.
특개평 제3-240230호 공보에는, 실리콘 기판에 제1주입에너지로 산소이온을 주입한 후, 제1열처리, 구체적으로는 아르곤 분위기중에서 1320℃로 6시간 열처리를 함으로써 제1매입 산화막을 형성하고, 계속하여 제1주입에너지보다 낮은 제2주입에너지로 제1주입량보다 적은 산소이온을 주입한 후, 제1열처리와 동일한 제2열처리를 함으로서, 제1매입 산화막 위에 포개서 제2매입 산화막을 형성시킴으로서, 산소이온의 주입량을 줄여서 결정결함의 발생을 방지하고, 또한 소정의 막두께의 매입 산화막의 위에 얇은 표면 단결정 실리콘을 얻는 방법이 개시되어 있다. 그렇지만, 이 방법으로는 소정의 막두께의 매입 산화막의 위에 얇은 표면 단결정 실리콘을 얻는 방법이 개시되어 있다. 그렇지만, 이 방법으로는 소정의 막두께의 매입 산화막을 얻기 위한 산소이온 주입량을 줄일 수는 없고, 또 표면의 단결정 실리콘층에서의 전위밀도도 103개/㎠이상이 된다.
특개평 4-249323호 공보에는, 실리콘 기관의 주표면에 이 실리콘 기판의 주표면의 하방의 위치에서 최대값이 되는 산소농도분포를 분할하는 제1고에너지로 제1산소이온을 주입하고, 그후 이 실리콘 기판을 열처리하여 기판에 매입 산화막을 형성하고, 다음으로 이 실리콘 기판의 주표면에 이 매입 산화막과 그 위에 존재하는 표면 실리콘층과의 경계부근에서 최대값으로 되는 산소농도분포를 주는 제2고에너지로 제2산소이온 주입을 하고, 그 후 이 실리콘 기판을 열처리함으로서, 매입 산화막과 표면의 단결정 실리콘층과의 개면을 평탄하게 하는 방법이 개시되어 있다. 그렇지만, 이 방법은 표면의 단결정 반도체 실리콘층에서의 전위밀도가 103개/㎠ 이상이 되는 결점이 있다.
특개평 제4-264724호 공보에는, 실리콘 기판의 산소이온을 150KeV 내지 200Kev의 가속에너지로 주입량 0.25×1018/㎠ 이상 또는 0.50×1018이온/㎠ 이하, 또는 0.80×1018이온/㎠ 이상 또한 1.30×1018이온/㎠ 이하로 주입하고, 계속하여 1300℃ 이상의 고온에서 열처리함으로서, 표면의 단결정 실리콘층에서의 전위밀도를 103개/㎠ 이하가 되게하는 방법이 개시되어 있다. 그렇지만, J.Mater. Res., vol. 8 (1993), pp. 523-534에 S. Nakashima 등에 의해 개시된 바와 같이, 이 방법은 다음과 같은 결점을 가지고 있다. 산소이온 주입량이 0.3×1018이온/㎠ 이하인 경우에는, 반드시 연속된 매입 산화막이 형성되지 않고, 또한 매입 산화막상의 단결정 실리콘층에서의 103개/㎠ 이상의 전위가 발생한다. 이 전위는 SOI 구조상에 만든 반도체 디바이스의 전류누출 등의 원인이 되어 반도체 디바이스의 특성을 열화시킨다.
또, 산소이온 주입량이 0.4×1018이온/㎠ 이상, 1.24×1018이온/㎠ 이하인 경우에는, 실리콘 결정립을 포함한 불완전한 실리콘 산화막을 형성한다. 실리콘 결정립을 포함한 매입 산화막은 절연파괴 내압이 낮고, SOI 구조 위에 만들어진 반도체 디바이스의 특성을 열화시키게 된다. 또, 산소이온 주입량이 1.2×1018이온/㎠를 초과하는 경우에는, 매입 산화막 상의 단결정 실리콘층에서 103~109/㎠의 전위가 발생한다. 산소이온 주입량이 0.3×1018이온/㎠ 이상 또한 0.4×1018이온/㎠ 이하인 경우에는, 매입 산화막 상의 단결정 실리콘층에서의 전위밀도는 103개/㎠ 이하가 되고, 또한 실리콘 결정립이 포함되지 않은 연속된 매입 산화막이 얻어지나, 이 경우에는 매입 산화막의 두께가 대략 70 내지 90mm로 한정된다는 결점이 있다. 이것과 관련하여, Y. Li 등은 J. Appl. Phys., Vol. 70 (1991), pp. 3605-3612에 연속된 매입 산화막이 형성될 수 있는 임계 산소이온 주입량을 산소이온의 비정(飛程) 함수로서 논하고 있으며, 또 A. K. Robinson 등은 Maer. Sci. Eng., B12 (1992), pp. 41-45에 전위가 적은 단결정 실리콘층이 얻어지는 산소이온 주입량에 관하여 주입 에너지가 70KeV 일때는 0.33×1018이온/㎠이 라고 개시되어 있다.
특개평 제4-737호 공보에는, 막두께가 400nm 정도의 충분한 두께의 매입 산화막상에 막두께가 80nm 정도의 충분히 얇은 실리콘층을 간단히 얻는 방법으로서, 실리콘 기판상에 실리콘 산화막 혹은 실리콘 질화막으로 이루어지는 캡막을 형성하고, 이어서, 이 캡막을 통하여 실리콘 기관 내부에 산소이온을 주입하고, 열처리를 하여 매입 산화막을 형성하고, 열처리의 전 혹은 후에 캡막을 제거하는 방법이 개시되어 있다. 그렇지만, 이 방법에 의해서, 항상 연속으로 균일한 매입 산화막이나, 전위가 작은 단결정 실리콘층이 얻어지는 것은 아니다.
미국 특허 제5,080,730호에는, 실리콘 기판에 산소 혹은 질소이온 주입을 할 때에, 이온빔에 의한 실리콘 기판에 표면의 침식을 보상하도록 주입 에너지를 저감시킴으로서, 실리콘 기판의 같은 위치에 이온이 주입 되도록하여 폭이 좁은 매입 산화막을 얻는 방법과 이온빔에 의한 실리콘 기판의 표면의 침식을 보상하도록 주입 에너지를 증가시킴으로서 폭이 넓은 매입 절연막을 얻는 방법이 개시되어 있다. 그러나, 이 방법에 의해서도, 항상 연속적이며 균일한 소망하는 두께의 매입 절연막과 전위가 적은 단결정 실리콘층이 얻어지는 것은 아니다.
[발명의 개시]
본 발명의 목적은, 실리콘 기판에 산소이온을 주입하여 SOI 형의 반도체 기판을 제조하는 방법에 있어서, 절연물인 매입 산화막상의 단결정 실리콘층에서의 전위의 수가 103개/㎠ 미만이고 또한 실리콘 결정립이 포함되지 않는 연속된 매입 산화막이 얻어지는 제조방법을 제공하는 것이다. 또한, 본 발명의 목적은 90nm이상의 두께를 갖는 매입 산화막이 얻어지는 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 방법을 실행하기 위한 장치를 제공하는 것이다.
본 발명의 상기 목적을 달성하기 위하여, 본 발명에 의한 SOI형 반도체 기판 제조방법은 산소원자의 농도의 최대값이 4×1022원자/㎤ 이하 또한 1.0×1022/㎤ 이상이 되도록, 실리콘 기판의 주표면에 산소이온을 주입하는 공정을 포함한다.
본 발명에 따른 반도체 기판의 제조장치는, 일련의 이온주입처리에 있어서의 이온주입조건을 입력하여 각 주입조건에 대한 기판의 주입원자 농도분포를 출력하는 제1연산장치와, 이 1연산장치의 출력을 입력하여 상기 각 이온주입조건에 대한 기판의 주입원자 농도분포를 상기 일련의 이온주입처리에 관하여 가산누적한 누적주입 원자 농도분포를 출력하는 제2연산장치와, 제2연산장치의 출력을 제1입력으로 하고, 소망의 원자 농도분포 및 소망의 원자 농도분포가 충족시켜야 할 조건의 하나를 제2입력으로 하고, 상기 제1입력이 상기 제2입력에 일치하는지의 여부를 판정하여, 이 판정결과를 나타내는 제1출력과 상기 제1입력과 제2입력과의 차를 나타내는 제2출력을 발생시키는 제3의 연산장치와, 이 제3의 연산장치의 제1출력 및 제2출력을 각각 제1입력 및 제2입력으로 하고, 상기 제3연산장치의 제1출력이 긍정인 경우는 상기 제1연산장치에 입력된 일련의 이온주입조건을 제1출력으로서 발생시키고, 상기 제3의 연산장치의 제1출력이 부정인 경우는 상기 제2입력이 감소하도록 상기 제1의 연산장치에 입력된 일련의 이온 주입조건의 선택된 것을 수정하기 위한 수정량을 나타내는 제2출력을 발생시키는 제4연산장치를 구비한다.
[도면의 간단한 설명]
제1a도 내지 제1c도는 본 발명의 제조방법에 의해 산소이온을 기판에 주입할때의 주입조건을 설명하기 위한 주입공정에 있어서의 기판 단면(제1a도 및 제1c도)과, 주입에 의한 기판의 산소원자 농도분포(제1b도)를 나타내는 도면.
제2a도 내지 제2b도는 산소이온 주입의 깊이 방향의 위치를 변경하기 위한 각종 방법을 설명하기 위한 도면.
제3a도 및 제3b도는 본 발명의 제1실시예에 따른 제조장치의 구성을 나타내는 블록도면.
제4a도는 기판 중의 산소원자 농도의 최대값과 매입 산화막상의 단결정 실리콘층 안의 전위밀도와의 관계를 나타내는 특성도.
제4b도 및 제4c도는 산소원자 농도의 최대값의 변화에 기판의 단면상태의 변화를 나타내는 단면도.
제5a도는 산소원자 농도의 최대값과 매입 산화막의 형태와의 관계를 나타내는 도면.
제5b도 및 제5c도는 산소원자 농도의 최대값이 2.25×1022원자/㎤보다 많고, 4×1022원자/㎤ 이하인 경우, 산소이온주입 후 및 열처리후의 기판의 단면도.
제6도는 산소원자 농도의 분포곡선의 형상이 매입 산화막의 형태에 미치는 영향을 설명하는 도면.
제7도는 본 발명에 의해 제조된 실리콘 기판의 산소원자 농도의 깊이 방향의 분포의 예를 나타내는 도면.
제8도는 본 발명에 의해 제조된 실리콘 기판의 산소원자 농도의 깊이 방향의 분포의 다른 예를 나타내는 도면.
제9a도는 산소이온주입에 있어서의 주입에너지와 산소이온주입량의 변화의 상태를 나타내는 도면.
제9b도는 제9a도와 같이 주입에너지를 변화시킨 경우의 실리콘 기판의 산소원자 농도의 깊이 방향의 분포를 나타내는 도면.
제10도 및 제11도는 본 발명에 의해 제조된 실리콘 기판의 산소 원자 농도의 깊이 방향의 분포의 또다른 예를 나타내는 도면.
[본 발명을 실시하기 위한 최량의 형태]
본 발명에 의한 실리콘 기판의 제조방법을 첨부된 도면을 참조하여 설명한다.
본 발명의 제1a도에 도시된 바와 같이, 실리콘 기판(1)의 주표면에 산소이온을 주입하고, 그후, 열처리를 실시함으로서, 제1c도에 도시된 바와 같이 이온주입에 의해 다수의 결정결함이 생긴 표면의 실리콘층(2)을 결정결함이 적은 단결정 실리콘층(2')으로 바꾸고, 또 산소이온 주입영역(3)에 주입한 산소원자와 기판의 실리콘 원자를 반응시켜서 연속적이며 균일한 실리콘 산화막, 즉 매입 산화막(3')을 형성할 때의 주입조건을 이하와 같이 정한다.
또, 일련의 산소이온 주입처리는 연속적으로 실시하거나, 단속적으로 실시하여도 좋다. 연속적으로 실시하는 경우는 주입을 계속하면서 단계적 또는 연속적으로 산소주입조건, 즉 평균주입깊이와 주입이온량을 변화시킨다. 산소주입처리를 연속적으로 실시하고, 주입을 계속하면서 주입조건을 변화시킬 경우, 처리를 실효시키고 있는 기간의 미리 정한 복수의 시점 각각에서의 주입조건은 일련의 처리에 의해 얻어지는 최종 산소농도분포가 하기의 조건을 만족시키도록 하여 정한다.
(1) 제1b도에 도시된 바와 같이, 일련의 산소이온의 주입처리에 의해 얻어지는 산소원자 농도의 깊이 방향의 분포 (5)가 단일의 피이크를 가지며, 피이크의 전후에서 연속적으로 감소하도록 각 처리에 있어서의 산소이온주입(4)의 평균주입깊이와 주입이온량을 연속적 또는 단계적으로 변경하여 주입한다.
(2) 산소원자 농도분포 (5)의 최대값이기도 한 피이크는, 4.0×1022원자/㎤이하 또한 1.0×1022원자/㎤ 이상, 바람직하게는 2.25×1022원자/㎤ 이하 또한 1.0×1022원자/㎤이상으로 하고, 일련의 산소이온 주입의 전 주입량 (이온/㎠)은 얻고자 하는 매입 산화막의 두께(㎝)에 4.48×1022을 곱한 양으로 한다.
(3) 산소이온의 주입깊이의 변경은, 주입 에너지의 변경, 제2a도에 도시된 바와 같이 실리콘 기판(1)의 표면 (6)의 제거, 및 제2b도에 도시된 바와 같이 실리콘 기판(1)의 표면에 막(7)을 퇴적시킴으로써 수행된다.
(4) 일련의 산소이온주입이 종료된 화학양론적인 매입 산화막(3')과 결정결함이 적은 단결성 실리콘층(2')을 형성하기 위하여 1300℃ 이상의 고온에서 열처리를 한다.
실리콘 기판에 산소이온을 주입함으로서 기판표면 전면에 걸쳐서 균일한 두께를 갖는 단결정 실리콘층을 절연물인 매입 산화막 위에 형성하는 방법에 있어서의 매입 산화막위의 반도체 실리콘층에서의 전위밀도와 산소이온의 주입량과의 관계는 S. Nakashima 등이 J. Mater. Res., Vol. 8 (1993), pp. 523-534에서 보고하고 있다. 본 발명자가 매입 산화막위의 단결정 실리콘층의 전위의 발생에 관하여 상세하게 조사한 결과, 단결정 실리콘층 중의 전위의 수는 반드시 산소이온의 주입량에 의존하고 있는 것은 아니고, 본질적으로는 실리콘 기판내에 주입된 산소원자에 의해 최대농도에 의존하는 것이 명백하게 되었다. 실리콘 기판중에 산소이온의 주입을 계속하는 경우, 실리콘 기판의 산소원자 농도가 증가하여 산소원자 농도가 4.0×1022원자/㎤을 초과하면 제4b도에 도시된 바와 같이 SiO2상에 실리콘이 미소하게 혼합된 비화학양론적인 실리콘 산화막(22)이 형성된다. 또, 산소원자 농도가 4.48×1022원자/㎤에 달하면 화학양론적인 실리콘 산화막이 형성된다. 실리콘 기판 중에 비화학양론적 실리콘 산화막이 형성된 후에 더욱 산소이온을 주입하면, 제4c도에 도시된 바와 같이 열처리 후의 매입 산화막(3')위의 단결정 실리콘층(2') 중의 전위(23)의 밀도가 급속히 증가한다는 것이 명백해진다. 전위의 증가는 화학양론적인 실리콘 산화막의 형성후의 산소이온주입에 의해서도 동일하게 인정된다. 제4a도는 실리콘 기관 내부에 주입된 산소원자 농도의 최대값과 전위밀도의 관계를 나타낸다. 산소원자 농도가 4.0×1022원자/㎤ 이하인 경우, 즉, 산소이온주입 중에 비화학양론적 실리콘 산화막의 형성도 인정되지 않는 경우, 전위밀도는 103개/㎠ 미만이며, 반대로 산화원자 농도가 4.0×1022원자/㎤를 초과하는 경우, 즉, 비화학양론적 실리콘 산화막의 형성 혹은 화학양론적 실리콘 산화막이 인정되는 경우, 전위밀도는 103개/㎠이상이다.
산소이온주입과 열처리를 복수회 반복하는 경우, 어느 한 횟수째의 산소이온주입 후에 실리콘 기판 내부의 산소원자 농도가 4.0×1022원자/㎤를 초과하고 있지 않더라도, 다음의 열처리중의 산소원자의 이동에 따라 열처리 후의 산소원자 농도가 4.0×1022원자/㎤를 초과하는 경우가 있다. 이러한 경우, 다음 회수째의 산소이온주입을 하면, 매입 산화막 위에 반도체 실리콘막중의 전위밀도는 103개/㎠를 초과한다. 따라서, 일련의 산소이온주입의 도중에서 매입 산화막과 이 매입 산화막위에 단결성 실리콘층을 형성하기 위해 열처리를 하는 것을 피할 것이다.
매입 산화막 위의 단결정 실리콘층중의 전위밀도를 103개/㎠ 미만으로 하기 위해, 본 발명에서는 산소이온을 실리콘 기판에 주입하고 있는 도중에, 실리콘 기판 중의 산소원자 농도의 최대값을 4.0×1022원자/㎤이하로 유지하고, 또한 매입 산화막과 이 매입 산화막 위의 단결정 실리콘을 형성시키기 위해 1300℃ 이상의 열처리를 일련의 산소이온주입이 종료된 후에 실시한다.
실리콘 기판에 산소이온을 주입하고, 계속적으로 이 실리콘 기판에 열처리를 함으로서 주입된 산소원자와 기판의 실리콘 원자가 반응하여 형성되는 매입 산화막의 형태와 이온주입 후의 산소원자 농도와의 관계를 상세히 조사한 결과, 매입 산화막의 형태가 산소원자 농도의 최대값에 의존한다는 것이 명백하게 되었다. 제5a도에 도시된 바와 같이, 산소원자 농도의 최대값이 4.0×1022원자/㎤를 초과하는 범위(27)에서는 균일하고 연속한 매입 산화막 또는 상하 단결정 실리콘 기판과의 계면 근방에 약간의 실리콘 결정립을 포함하는 연속된 매입 산화막이 형성된다.
산소원자 농도의 최대값이 2.25×1022원자/㎤보다 많고 또한 4.0×1022원자/㎤이하인 범위(26)에서는 실리콘 결정립을 포함하는 매입 산화막이 형성된다. 산소원자 농도의 최대값이 2.25×1022원자/㎤이하 또한 1.0×1022원자/㎤ 이상인 범위(25)에서는 균일하고 연속된 매입 산화막이 형성된다. 산소원자 농도의 최대값이 1.0×1022원자/㎤미만인 범위(24)에서는 불연속한 매입 산화막이 형성된다. 이온주입 산소원자 농도의 최대값이 2.25×1022원자/㎤를 초과하는 경우, 산소원자 농도가 2.25×1022원자/㎤보다 많고 또한 4.0×1022원자/㎤이하인 영역은, 아우거(Auger)전자분광분석상으로 보면, 제5b에 도시된 바와 같이, 명료하게 SiO2가 풍부한 영역(28)과 Si가 풍부한 영역(29)이 미세하게 혼합된 영역을 포함한다. 이 혼합층을 1300℃ 이상의 온도에서 열처리하면, 제5c도에 도시된 바와 같이, Si가 풍부한 영역(29)에 존재하는 산소원자가 SiO2가 풍부한 영역(28)에 취입되어, SiO2가 풍부한 영역(28)을 중심으로 하여 매입 산화막(28')이 성장하는 한편, Si가 풍부한 영역(29)은 고용도의 산소원자 농도를 갖는 실리콘 결정립(29')이 되어, 매입 산화막(28')에 에워 싸인 채로 잔존한다. 실리콘 결정립의 크기가 충분히 작은 경우에는, 고온의 열처리를 충분히 오래 실시함으로써, 실리콘 결정립이 매입 산화막 중에서 고용 확산하여 소멸하나, 통상의 경우, 실리콘 결정립(29')은 잔존한다. 이온주입된 산소원자 농도의 최대값이 2.25×1022원자/㎤ 이하이고 또한 1.0×1022원자/㎤ 이상인 경우에는, 산소이온을 주입한 영역은 아우거 전자분광분석 상에서도 SiO2가 풍부한 영역과 Si가 풍부한 영역의 층이 거의 구별되지 않으며, 이 층을 1300℃ 이상의 온도에서 열처리하면 실리콘 결정립을 포함하지 않은 매입 산화막이 얻어진다. 산소원자 농도의 최대값이 1.0×1022원자/㎤ 미만인 경우에는, 1300℃ 이상의 온도의 열처리에 의해 화학양론적인 매입 산화막이 형성되는 과정에서, SiO2석출물의 크기의 수 배의 크기의 인접영역으로 부터 산소원자를 수집하여야 한다. 1300℃ 이상의 온도에서 안정된 SiO2석출물의 크기는 수10nm이상이기 때문에, 깊이 방향의 인접영역에서만 산소원자를 수집하는 것만으로는 안정된 크기가 수득되지 않으며, 따라서 가로 방향의 인접영역으로부터 산소원자를 수집해야만 한다. 이러한 경우, 산소원자를 취한 가로 방향의 인접영역은 실리콘층으로 남으므로, SiO2석출물은 연속된 매입 산화막으로 성장할 수 없다. 따라서, 실리콘 결정립을 포함하지 않은 연속된 매입 산화막을 얻기 위해, 본 발명에서는 주입된 산소원자 농도의 최대값을 2.25×1022원자/㎤이하 또한 1.0×1022원자/㎤ 이상으로 한다.
이온주입한 산소원자 농도의 최대값이 2.25×1022원자/㎤ 이하 또한 1.0×1022원자/㎤ 이상인 경우에 있어서도, 산소원자 농도의 깊이 방향의 분포 및 가로 방향의 분포에 복수의 피이크를 갖는 경우에는, 열처리함으로써 실리콘 결정립을 포함한 매입 산화막 또는 불연속한 매입 산화막이 형성될 수도 있다. 이를 제6도를 참조하여 설명한다. 제6도에서, 실선은 산소이온 주입 직후의 실리콘 기판 중의 산소원자 농도분포를 나타내고, 점선은 1300℃ 이상의 온도에서 열처리를 한 후의 실리콘 기판 중의 산소원자 농도분포를 나타낸다. 실리콘 기판 내에 고용도를 초과하여 존재하는 산소원자는 열처리에 의해 용이하게 실리콘 산화물로 석출되며, 산소원자 농도가 주위보다 높은 점, 즉 산소원자 농도가 극대 피이크를 취하는 점(31,32)으로부터 우선적으로 석출, 성장한다. 석출물의 성장이 진행되고, 석출물의 주위에 실리콘 기판 중의 산소원자 농도가 고용도 정도까지 감소되면, 열처리 온도에서 결정되는 임계크기 이하의 작은 석출물은 재고용되어, 임계크기 이상의 큰 석출물에 산소원자가 취입된다. 복수의 임계크기 이상의 석출물이 남는 경우에는, 석출물 영역(33)과 석출물 영역(34) 사이에 산소원자 농도가 고용도 정도로 감소된 실리콘층의 영역이 남기 때문에, 연속된 매입 산화물이 형성되지 않을 수도 있다. 따라서, 균일한 깊이로 균일하고 또한 연속된 매입 산화막을 형성하기 위해서는 이온주입한 산소원자 농도의 깊이 방향의 분포가 단일의 극대 피이크를 가지며, 또한 이 극대 피이크의 전후에 연속적으로 감소되고, 또한 가로 방향의 분포, 즉 깊이가 안정한 면내에 있어서의 분포가 고른 것이 바람직하다.
다음으로 연속된 매입 산화막의 막두께를 증가시키는 방법에 관하여 설명한다. 매입 산화막의 막두께(cm)는 단위 면적당의 산소이온 주입량(이온/㎠)을 4.48×1022로 나눈 값과 거의 같게 되므로, 매입 산화막의 두께를 증가시키기 위해 산소이온 주입량을 증가시킬 수도 있다. 그러나, 종래기술에 실시되고 있듯이, 산소이온의 주입에너지를 고정시켜 주입량을 늘려 나가는 경우에는, James F. Gibbons, William S. Johnson, Steven W. Mylroie 저 PROJECTED RANGE STATISTICS (Dowden, Hutchington Ross. Inc 발행) 22면의 공식(4.2)상에 나타나 있듯이, 주입된 이온농도의 최대값은 대략 0.4Φ/σ(여기서 Φ는 이온 주입량이며, σ는 이온주입 깊이의 표준편차이다)로 되므로, 어느 주입량 이상에서는 산소원자의 최대농도가 2.25×1022원자/㎤를 초과해 버린다. 예컨대, 550℃로 유지한 실리콘 기판에 산소이온을 에너지 200KeV로 주입하는 경우, 주입한 산소원자 농도의 최대값이 2.25×1022원자/㎤에 도달하는 산소이온 주입량은 대략 5×1017이온/㎤이며, 이때 열처리에 의해 얻어지는 매입 산화막의 두께는 112nm이다. 산소원자의 최대농도가 2.25×1022원자/㎤를 초과하는 경우, 상기한 바와 같이 매입 산화막은 실리콘 결정립을 포함한 막이 되므로, 단순하게 산소이온 주입량을 증가시킬 수 없다. 산소원자 온도의 최대값을 2.25×1022원자/㎤ 이하 또한 1.0×1022원자/㎤이상의 범위로 유지하면서 산소이온 주입량을 증가시키는 방법을 제1도를 참조하여 설명한다. 제1도에서, 점선(4)은 평균주입깊이가 상이한 개개의 주입에 대응한 산소원자 농도의 깊이 방향의 분포를 나타내고, 실선(5)은 개개의 주입을 가산 누적한 산소원자 농도의 깊이 방향의 분포를 나타낸다. 이와 같이, 평균주입깊이를 단계적 또는 연속적으로 변경하면서 일련의 산소이온주입을 하고, 가산 누적한 산소원자 농도의 최대값이 상기 설명한 범위에 들어가도록, 또한 총 산소이온 주입량이 소정의 막두께와 매입 산화막을 얻는데 필요한 주입량이 되도록 순서에 따라 하나 하나의 평균주입깊이에 대응하는 주입이온량을 제어한다. 평균주입깊이를 변경하면서 이온주입함으로써 깊이 방향으로 폭넓게 주입할 수 있고, 낮은 산소원자 농도의 최대값일지라도 소정의 막두께의 매입 산화막을 얻는데 필요한 주입량을 확보하는 것이 가능하게 된다. 이를 수행하는 경우, 상기한 바와 같이, 가산 누적한 산소원자 농도의 깊이 방향의 분포는 단일 극대 피이크를 가지며, 또한 가로 방향의 분포는 균일하게 하는 것이 바람직하다.
산소이온을 주입하는 깊이 방향 위치를 변경하는 방법으로서는, 산소이온의 주입에너지를 변경하는 방법, 제2a도에 도시된 실리콘 기판의 표면에 실리콘층(6)을 제거하면서 주입하는 방법, 제2b도에 도시된 실리콘 기판의 표면에 막(7)을 퇴적시키면서 주입하는 방법, 또는 이러한 방법들을 조합시킨 방법 등을 사용할 수 있다. 실리콘 기판의 표면의 실리콘층(6)을 제거하는 구체적인 방법으로서는 숫돌 입자 또는 수산화칼륨 용액을 사용한 연마 또는 연삭, 염소기체나 육불화황 기체나 사불화탄소 기체 등을 사용한 플라즈마 에칭, 암모니아와 과산화수소의 혼합 수용액이나 질산과 불산의 혼합수용액이나 수산화칼륨수용액 등을 사용한 습식에칭 등이 적합하다. 실리콘 기판의 표면에 퇴적하는 막(7)의 구성원소는 산소이온이 막(7)을 통하여 실리콘 기판 중에 주입되는 과정에서 녹온(knock-on) 현상에 의해 막(7)의 구성원소가 실리콘 기판 내로 주입되기 때문에, 실리콘 기판상에 만들어 넣어지는 반도체 전자 디바이스의 동작특성에 악영향을 미치지 않는 원소인 것이 바람직하다. 금속원소등은 반도체 전자 디바이스의 동작에 나쁜 영향을 미치는 깊은 준위를 실리콘 기판 중에 형성하므로 바람직하지 않다. 또, 탄소나 질소는 실리콘 기판 중에 결정결함을 발생하기 쉬우므로 바람직하지 않다. 막(7)의 바람직한 구성요소는 실리콘과 산소이며, 막(7)은 실리콘막이나 실리콘 산화막 또는 이들의 복합막인 것이 바람직하다.
일련의 산소이온 주입처리의 각 처리에 있어서의 평균주입깊이와 주입이온량을 결정하는 장치를 제3a도를 참조하여 설명한다. 연산장치(8)에는, 산소이온의 주입에너지, 주입이온량 및 표면 실리콘층의 제거량을 입력하면, 이 조건으로 실리콘 기판에 산소이온을 주입하였을 때의 실리콘 기판 중의 산소원자 농도분포(15)가 출력되는 프로그램을 짜넣는다. 또, 연산장치(8)에는, 실리콘 표면에 퇴적된 막의 물질명 및 막두께와 산소이온의 주입에너지 및 주입이온량을 입력하면, 그 막의 위에서부터 실리콘 기판에 상기 조건으로 산소이온을 주입하였을때의 실리콘 기판 중의 산소원자 농도분포(15)가 출력되는 프로그램도 짜넣는다. 연산장치(8)에 짜넣어진 프로그램에서는, 산소이온주입 중에 실리콘 표면이나 실리콘 표면에 퇴적한 막이 이온빔에 의해 침식 소모되는 영향, 실리콘 기판의 결정방위와 이온빔에 의해 침식 소모되는 영향, 실리콘 기판의 결정방위와 이온빔의 주입방향에 따라서 생기는 채널링, 이온주입중의 실리콘 기판 온도의 영향도 고려된다. 연산장치(8)에 있어서, 산소주입에너지나 주입이온량 등의 일련의 산소이온 주입처리의 각 처리에 의해서 주입조건(14)의 입력으로부터 실리콘 기판 중의 산소원자 농도분포(15)를 출력하는 방법으로서는 미리 실험이나 계산으로 구해서 기억시켜둔 것을 꺼내서 출력하는 방법이든 또 그 자리에서 미리 정하여둔 계산식에 의한 계산에 의해 구하여 출력하는 방법이라도 좋다. 연산장치(8)에 프로그램하는 계산식은 J. F. Ziegler, J. P. Biersack 및 U. Littmark 등이 J. F. Ziegler 편의 The Stopping and Ranges of Ions in Solids Vol. 1 (Pergamon, New York, 1985)에 개시한 컴퓨터 시물레이션 코드 TRIM, 또는 U. Bussmann 및 P. L. F. Hemment 등이 Nucl. Instrum methods B. 47 (1990), p22에 개시한 컴퓨터 프로그램 코드 IRIS 등을 사용할 수 있다. 또, 실험으로부터 구하여도 좋다. 연산장치(9)에는, 일련의 산소이온 주입조건에 대하여 연산장치(8)로부터 출력되는 개개의 산소원자 농도분포(15)를 입력하면, 그것들을 가산 누적한 산소원자 농도분포(16)를 출력하는 프로그램을 짜넣는다. 연산장치(10)에는, 연산장치(9)로부터 출력되는 일련의 산소이온주입에 관하여 가산 누적된 산소원자 농도분포(16)와 얻고자 하는 산소원자 농도분포(17)를 입력하면, 그 양자가 일치하고 있는지 아닌지를 비교 판정하여 그 판정결과 및 양자의 차(18)를 출력하는 프로그램을 짜넣는다. 연산장치(11)에는, 연산장치(10)로부터 출력되는 판정결과와 가산 누적된 산소원자 농도분포와 얻고자 하는 산소원자 농도분포와의 차(18)를 입력하면, 판정결과가 일치하는 경우, 그 때의 일련의 산소이온 주입조건(19) 즉, 주입에너지, 주입이온량, 실리콘 기판 표면에 퇴적하는 막의 물질명과 막두께 또는 실리콘 표면의 제거량 등이 출력되고, 판정이 불합격인 경우, 가산 누적된 산소원자 농도분포(16)와 얻고자 하는 산소원자 농도분포(17)와의 차가 축소되는 방향으로 수정한 일련의 산소이온 주입조건(20)을 출력하는 프로그램을 짜넣는다. 또, 얻고자 하는 산소원자 농도분포를 달성하기 위한 산소주입 처리의 횟수 및 최초로 연산장치에 인가하는 각 처리에 있어서의 산소주입조건은 얻고자 하는 산소원자 농도분포(17)와의 차에 의거하여 실험적으로 정한다. 또, 상기 가산된 산소원자 농도분포(16)와 얻고자 하는 산소원자 농도분포(17)와의 차에 의거하여 일련의 산소주입조건의 어느 것을 수정할 지의 여부는 상기 가산된 산소원자 농도분포 상태와 얻고자 하는 산소원자 농도분포(17)의 상태를 비교하여 실험적으로 결정한다. 연산장치(11)로부터 출력되는 수정된 일련의 산소이온 주입조건(20)은 연산장치(8)의 입력으로서 피이드백한다. 연산장치(8~11)를 접속시키고, 연산장치(8)에 일련의 산소이온 주입조건(14)의 초기값을 입력하고, 또 연산장치(10)에 얻고자 하는 산소원자 농도분포(17)를 입력하면, 연산장치(11)로부터 최적의 일련의 산소이온 주입조건(19)이 결정되어 출력된다.
상기한 설명에서는 연산장치(10)의 입력중 하나는 얻고자 하는 산소원자 농도분포(17)로 하였으나, 이를 대신하여 본 발명이 규정하는 바의 산소원자 농도분포가 만족할 조건을 입력할 수도 있다.
상기 조건은 예컨대 하기와 같다.
(a) 산소원자 농도의 최대값은 4×1022원자/㎤이하 또한 1.0×1022원자/㎤이상이다.
(b) 산소원자 농도의 최대값은 2.25×1022원자/㎤이하 또한 1.0×1022원자/㎤이상이다.
(c) 실리콘 기판 중의 산소원자 농도의 깊이방향 분포가 단일의 피이크를 가지며, 이 피이크의 전후가 연속적으로 감소한다.
(d) 실리콘 기판 중의 일정 깊이의 면내에서의 산소원자 농도의 분포가 균일하다.
(e) 총 산소이온주입량은 얻고자 하는 매입 산화막의 두께(cm)×4.48×1022로 한다.
이 경우, 연산장치(10)에는, 연산장치(9)로부터 출력되는 일련의 산소이온주입에 관하여 가산 누적된 산소원자 농도분포(16)와 본 발명이 규정하는 바의 산소원자 농도분포(17)을 입력하면, 가산 누적된 산소원자 농도분포(16)가 본 발명이 규정하는 바의 산소원자 농도분포가 만족할 조건(17)을 만족시키고 있는가 아닌가의 여부를 비교판정하여, 그 판정 결과와 가산 누적된 산소원자 농도분포(16)에 얻어지는 상기 조건에 대응하는 값과 상기 조건의 값과의 차(18)를 출력하는 프로그램을 짜넣는다. 이에 수반하여, 연산장치(11)에는, 연산장치(10)로부터 출력되는 판정결과와 가산 누적된 원자 농도분포와 본 발명의 규정하는 바의 산소원자 농도분포가 만족할 조건과의 차(18)를 입력하면, 판정결과가 일치하는 경우, 결정된 일련의 산소이온주입에 있어서의 순서에 따른 하나하나의 조건(19)이 출력되고, 판정이 불합격인 경우 가산 누적된 산소원자 농도분포(16)와 본 발명이 규정하는 바의 산소원자 농도분포가 만족할 조건(17)과의 차가 축소되는 방향으로 수정된 일련의 산소이온 주입조건(20)을 출력하는 프로그램을 짜넣는다. 이상의 설명에서는 연산장치(8~11)는 별개의 것으로서 설명하였으나, 적당히 공통화시키거나, 다시 분할화할 수도 있다.
주입에너지에 의해 주입깊이가 변경되는 경우에는, 제3b도에 도시된 바와 같이, 제3a도의 연산장치의 출력(19)을 산소이온 주입장치의 제어기(12)에 입력함으로서, 산소이온 주입장치를 효율적으로 작동시킬 수 있다. 필요한 경우에는, 연산장치의 출력(19)과 산소이온 주입장치의 제어기의 입력(21)과의 사이에 변환기(13)를 설치하여 주입에너지를 이온빔의 가속전압으로, 주입이온량을 이온빔 전류와 주입시간으로 변환하는 것도 좋다.
다음에 본 발명에 의해 반도체 기판을 제조하는 경우의 실험예에 관하여 설명한다.
[실험예 1]
실리콘 기판에 총 주입량 6.72×1017이온/㎠의 산소이온의 에너지를 단계적으로 변경하면서 주입하여, 실리콘 기판 중에 두께 약 150nm의 매입 산화막을 얻는다. 우선, 일련의 산소이온주입 후에 얻은 가산 누적된 산소원자 농도의 깊이 방향의 분포를 가우스분포, 즉 C(z)=Co/(2л)0.5σ×exp(-(z-zo)2/2σ2)로 하였다. 여기서, C(z)는 깊이 z에서의 산소원자 농도, Co는 단위면적당 전 이온주입량, σ는 분포의 표준편차, zo는 산소원자 농도가 최대로 되는 깊이를 나타낸다. 이 예에서는 Co=6.72×1017이온/㎠, σ=124nm, zo=300nm로 하였다. 산소원자의 최대농도는 Co/(2π)0.5σ이므로, 2.16×1022원자/㎤이다. 다음으로, 산소이온 주입에너지를 110, 140, 170, 200 KeV의 4단계로 하고, 각각의 주입에너지에서의 산소이온주입량을 1.40×1017, 1.60×1017, 1.78×1017, 1.94×1017이온/㎠로 하며, 온도를 600℃로 유지한 실리콘 기판에 일련의 산소이온주입을 하였다. 이때, 실리콘 기판에 주입된 산소원자 농도의 가로 방향의 분포를 균일하게 하기 위해, 산소이온빔을 실리콘 기판 표면 전면에 걸쳐서 균일하게 주사하였다. 2차 이온질량분석법에 의해 측정된 산소주입후의 실리콘 기판 중의 산소원자 농도의 깊이방향 분포의 결과를 제7도에 도시한다. 거의 미리 예정한 가우스분포에 일치한 분포가 얻어지고, 산소원자 농도의 최대값은 2.16×1022원자/㎤가 된다. 이 실리콘 기판을 전기로에 넣어 산소를 0.5% 함유하는 아르곤가스 분위기 중에서 온도 1330℃에서 6시간 열처리하였다. 열처리 후, 이 실리콘 기판을 불화수소산 수용액에 침지하여 열처리중에 성장한 표면의 두께 약 82nm의 실리콘 산화막을 제거하고, 이 실리콘 기판의 단면구조를 투과형 전자현미경으로 관찰하였다. 그 결과, 최상 표면에 약 213nm의 단결정형 실리콘층, 그 아래에 두께 약 150nm인 매입 산화막, 그 아래에 실리콘 기판이 관찰되었다. 매입 산화막은 연속적이며, 균질적이며, 실리콘 결정립을 포함하지 않는다. 최상 표면의 단결정 실리콘층 중의 전위밀도를 계산하기 위해 최상 표면의 단결정 실리콘층 위에 다시 두께 5㎛의 단결정 실리콘층을 열 CVD 법에 의해 에피택셜(epitaxial) 성장시킨 후, 라이트(wright) 에칭액에 90초 침지하여, 결정결함을 가시화 시켰다. 광학 현미경 하에서, 전위밀도를 계산한 결과는 600개/㎠였다. 본 예에서는, 일련의 산소이온주입 후에 얻는 가산 누적한 산소원자 농도의 깊이방향의 분포를 가우스 분포로 취하였으나, 본 발명에서는 단일 피이크를 갖는 연속적인 분포이면 좋다.
[실험예 2]
실시예 1과 마찬가지로, 실리콘 기판에 총 주입량 2.24×1017이온/㎠의 산소 이온의 에너지를 단계적으로 변경하면서 주입하여, 실리콘 기판 중에 두께 약 50nm의 매입 산화막을 얻는다. 산소이온 주입에너지를 60,80,100,120 KeV의 4단계로 하고, 각각의 주입에너지에서의 산소이온주입량을 4.35×1016, 5.26×1016, 6.05×1016, 6.74×1016이온/㎠로 하여 일련의 산소이온주입을 하였다. 산소주입후의 실리콘 기판 중의 산소원자 농도의 깊이 방향분포를 제8도에 도시한다. 산소원자 농도의 최대값은 깊이 약 110nm에서 1.01×1022원자/㎤가 된다. 이 실리콘 기판을 전기로에 넣고, 산소를 0.5% 함유하는 아르곤가스 분위기 중에서 온도 1330℃에서 6시간 열처리한 바, 두께 약 58nm의 단결정 실리콘층과 두께 약 50nm의 연속적이고 또한 균질한 매입 산화막으로 이루어지는 SOI 구조가 얻어졌다. 단결정 실리콘층의 전위밀도는 약 500개/㎠였다.
[실험예 3]
실리콘 기판에 총 주입량 1.0×1018이온/㎠의 산소이온을 에너지를 345KeV로부터 85KeV까지 변경하면서 주입하여, 실리콘 기판 중에 두께 약 223nm의 매입 산화막을 얻는다. 산소이온 주입의 빔전류를 일정하게 유지함으로서 단위시간당 주입량을 일정하게 하고, 주입 에너지를 스위프(sweep)속도를 변경시킴으로서, 각각의 주입에너지에 대한 주입량을 제9a도와 같이 연속적으로 변화시켰다. 2차 이온질량 분석법에 의해 측정된 산소주입후의 실리콘 기판 중의 산소원자 농도의 깊이방향 분포의 결과를 제9b도에 도시한다. 산소이온의 평균주입깊이는 약 413nm, 산소원자의 최대농도는 약 2.14×1022원자/㎤이다. 이 실리콘 기판을 산소농도 0.5%의 아르곤가스 분위기 중에서 온도 1380℃로 4시간 열처리한 바, 두께 약 302nm의 단결정 실리콘층과 두께 약 223nm의 연속적이며 또한 균질한 매입 산화막으로 이루어지는 SOI 구조가 얻어졌다. 단결정 실리콘층의 전위밀도는 약 700개/㎠였다.
[실험예 4]
실리콘 기판의 표면을 에칭하여 산소이온의 주입깊이를 변경하고, 총 산소이온량 2.0×1017이온/㎠를 주입에너지 60KeV로 주입하여 실리콘 기판 중에 두께 약 44nm의 매입 산화막을 얻는다. 산소이온을 5×1016이온/㎠ 주입할 때마다, 실리콘 기판을 암모니아와 과산화수소의 혼합수용액에 침지하여 실리콘 기판 표면의 10nm를 습식화학 에칭으로 제거하고, 계속하여 나머지의 주입량을 주입하였다. 산화이온 주입후의 실리콘 기판 중의 산소원자 농도의 깊이방향의 분포를 제10도에 도시한다. 산소원자의 최대농도는 깊이 약 100nm에 있으며, 약 1.55×1022원자/㎤였다. 에칭에 의한 실리콘 기판 표면의 제거와 산소이온 주입중에 이온빔에 의해 실리콘 기판 표면에 스퍼터링됨에 의해, 주입이온량의 약 2.5%가 실리콘 기판 표면과 함께 제거되었다. 이 실리콘 기판을 산소농도 0.5%의 아르곤가스 분위기 중에서 온도 1330℃로 6시간 열처리한 바, 두께 약 49nm의 단결정 실리콘층과 두께 약 44nm의 연속적이며 또한 균질한 매입 산화막으로 이루어지는 SOI 구조가 얻어졌다. 단결정 실리콘층의 전위밀도는 약 400개/㎠였다.
[실험예 5]
실리콘 기판의 표면에 화학증착에 의해 다결정 실리콘막을 퇴적함으로서 산소이온의 주입깊이를 변경하여 총 산소이온량 8.0×1017이온㎠을 주입에너지 200KeV로 주입하여, 실리콘 기판 중에 두께 약 178nm의 매입 산화막을 얻는다. 산소이온을 1×1017이온/㎠ 주입할 때마다, 실리콘 기판 표면에 약 60nm의 다결정 실리콘막을 화학증착에 의해 퇴적시키고, 계속하여 나머지의 주입량을 주입하였다. 산화이온 주입후의 실리콘 기관 중의 산소원자 농도의 깊이방향 분포를 제11도에 도시한다. 산소원자의 최대농도는 깊이 약 220nm에 있으며, 약 1.80×1022원자/㎤였다. 이 실리콘 기판을 산소농도 0.5%의 아르곤가스 분위기 중에서 온도 1330℃로 6시간 열처리한 바, 두께 약 135nm의 단결정 실리콘층과 두께 약 178nm의 연속적이며 또한 균질한 매입 산화막으로 이루어지는 SOI 구조가 얻어졌다. 단결정 실리콘층의 전위밀도는 약 400개/㎠였다.
[산업상 이용 가능성]
이상 설명한 바와 같이, 본 발명에 의하면, 40nm로부터 200nm이상의 두께의 균질적이며 연속적인 매입 산화막을 가지며, 또한 매입 산화막 위의 단결정 실리콘막중의 전위 밀도가 103개/㎠이하인 고품질의 SOI 구조를 갖는 반도체 기판을 제조할 수가 있다. 따라서, 이 반도체기판을 사용하여, 예컨대 상보형 MIS 트랜지스터 또는 바이폴러(bipolar) 트랜지스터 등의 실리콘 반도체 디바이스를 제조하면, 전류 누출이 적고 또한 절연내압이 우수한 고성능 디바이스를 얻을 수 있다.

Claims (15)

  1. 실리콘 기판에 그의 주표면으로부터 산소이온을 산소원자 농도의 최대값이 4×1022원자/㎤ 이하 또는 1.0×1022원자/㎤ 이상이 되도록 주입하는 단계를 포함하는 것을 특징으로 하는 SOI 형 반도체 기판의 제조방법.
  2. 제1항에 있어서, 상기 실리콘 기판에 주입된 산소원자 농도의 최대값이 2.25×1022원자/㎤ 이하 또한 1.0×1022원자/㎤ 이상이 되도록 주입하는 것을 특징으로 하는 반도체 기판의 제조방법.
  3. 제1항에 있어서, 상기 산소이온의 주입에 의해 얻어지는 상기 실리콘 기판 중의 산소원자 농도의 깊이방향의 분포가 단일의 피이크를 가지며, 이 피이크의 전후에서 연속적으로 감소하도록 하는 것을 특징으로 하는 반도체 기판의 제조방법.
  4. 제3항에 있어서, 상기 산소 이온의 주입에 의해 얻어지는 상기 실리콘 기판 중의 일정 깊이의 면에서의 산소원자 농도의 분포가 균일한 것을 특징으로 하는 반도체 기판의 제조방법.
  5. 제1항에 있어서, 각 산소이온주입의 평균주입깊이와 이 평균주입깊이에 대응하는 주입이온량을 연속적 또는 단계적으로 변경하여 일련의 산소이온주입을 수행하는 것을 특징으로 하는 반도체 기판의 제조방법.
  6. 제1항에 있어서, 총 산소이온 주입량(이온/㎠)이 매입 산화막의 두께(cm)에 4.48×1022을 곱한 값과 동일한 것을 특징으로 하는 반도체 기판의 제조방법.
  7. 제5항에 있어서, 상기 각 산소이온주입의 평균주입깊이가 이온주입에너지를 변경함에 의해 변경되는 것을 특징으로 하는 반도체 기판의 제조방법.
  8. 제5항에 있어서, 상기 각 산소이온주입의 평균주입깊이가 상기 실리콘 기판의 표면을 제거함에 의해 변경되는 것을 특징으로 하는 반도체 기판의 제조방법.
  9. 제5항에 있어서, 상기 각 산소이온주입의 평균주입깊이가 상기 실리콘 기판의 표면에 막을 퇴적함으로서 변경되는 것을 특징으로 하는 반도체 기판의 제조방법.
  10. 제9항에 있어서, 상기 실리콘 기판의 표면에 퇴적되는 막의 구성원소가 실리콘 또는 실리콘과 산소인 것을 특징으로 하는 반도체 기판의 제조방법.
  11. 제5항에 있어서, 상기 각 산소이온주입의 평균주입깊이와 주입이온량에 대응한 개개의 산소원자 농도의 깊이 방향의 분포를, 일련의 산소이온주입에 관하여 가산 누적한 산소원자 농도의 깊이 방향의 분포를 비교하여 양자가 일치하도록 각 산소이온주입의 평균주입길이와 주입이온량을 정하는 것을 특징으로 하는 반도체 기판의 제조방법.
  12. 제5항에 있어서, 상기 각 산소이온주입이 평균주입깊이와 주입이온량에 대응한 개개의 산소원자 농도의 깊이 방향의 분포를 일련의 산소이온주입에 관하여 가산 누적한 산소원자 농도와 깊이 방향의 분포를 선택된 산소원자 농도 및 그 분포가 만족시켜야 할 조건과 비교하고, 이 가산 누적한 산소원자 농도의 깊이 방향의 분포가 이 조건을 만족하도록 각 산소이온주입의 평균주입깊이와 주입이온량을 정하는 것을 특징으로 하는 반도체 기판의 제조방법.
  13. 제1항에 있어서, 산소이온주입이 종료된 후에 매입 산화막 형성을 위하여, 1300℃ 이상의 고온에서 열처리하는 것을 특징으로 하는 반도체 기판의 제조방법.
  14. 일련의 이온주입처리에 있어서의 이온주입조건을 입력하여 각 주입조건에 대한 기판의 주입원자 농도분포를 출력하는 제1연산장치와, 상기 제1연산장치의 출력을 입력하여 상기 각 이온주입조건에 대한 기판의 주입원자 농도분포를 상기 일련의 이온주입처리에 관하여 가산누적한 누적주입 원자 농도분포를 출력하는 제2연산장치와, 상기 제2연산장치의 출력을 제1입력으로 하고, 소망의 원자 농도 분포 및 소망의 원자 농도분포가 만족할 조건의 하나를 제2입력으로 하고, 상기 제1입력이 상기 제2입력에 일치하는지의 여부를 판정하여, 이 판정결과를 나타내는 제1출력과 상기 제1입력과 제2입력과의 차를 나타내는 제2출력을 발생시키는 제3의 연산장치와, 상기 제3의 연산장치와 상기 제1출력 및 상기 제2출력을 각각 제1입력 및 제2입력으로 하고, 상기 제3연산장치의 상기 제1출력이 긍정인 경우에는 상기 제1연산장치에 입력된 일련의 이온주입조건을 제1출력으로서 발생시키고, 상기 제3의 연산장치의 제1출력이 부정인경우는 상기 제2입력이 감소하도록 상기 제1의 연산장치에 입력된 일련의 이온주입조건이 선택된 것을 수정하기 위한 수정량을 나타내는 제2출력을 발생시키는 제4연산장치를 구비하는 것을 특징으로 하는 반도체 기판의 제조장치.
  15. 제14항에 있어서, 상기 제4연산장치의 제1출력을 이온주입장치의 제어장치에 부여하는 수단을 추가로 구비하는 것을 특징으로 하는 반도체 기판의 제조장치.
KR1019960703473A 1993-12-28 1994-12-28 반도체 기판의 제조방법 및 그 제조장치 KR100199125B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP93-337894 1993-12-28
JP05337894A JP3139904B2 (ja) 1993-12-28 1993-12-28 半導体基板の製造方法および製造装置
PCT/JP1994/002297 WO1995018462A1 (fr) 1993-12-28 1994-12-28 Procede et dispositif de fabrication d'un substrat a semi-conducteurs

Publications (1)

Publication Number Publication Date
KR100199125B1 true KR100199125B1 (ko) 1999-06-15

Family

ID=18313004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960703473A KR100199125B1 (ko) 1993-12-28 1994-12-28 반도체 기판의 제조방법 및 그 제조장치

Country Status (6)

Country Link
US (1) US5918151A (ko)
EP (1) EP0738004B1 (ko)
JP (1) JP3139904B2 (ko)
KR (1) KR100199125B1 (ko)
DE (1) DE69432604T2 (ko)
WO (1) WO1995018462A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664000B1 (ko) * 2001-03-28 2007-01-03 신닛뽄세이테쯔 카부시키카이샤 Simox 기판의 제조 방법 및 simox 기판

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090689A (en) * 1998-03-04 2000-07-18 International Business Machines Corporation Method of forming buried oxide layers in silicon
US6121624A (en) * 1998-08-24 2000-09-19 Lucent Technologies, Inc. Method for controlled implantation of elements into the surface or near surface of a substrate
JP2001297989A (ja) * 2000-04-14 2001-10-26 Mitsubishi Electric Corp 半導体基板及びその製造方法並びに半導体装置及びその製造方法
EP1852908A1 (en) * 2000-05-03 2007-11-07 Ibis Technology, Inc. Implantation process using sub-stoichiometric, oxygen doses at diferent energies
US6417078B1 (en) * 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
KR100366923B1 (ko) * 2001-02-19 2003-01-06 삼성전자 주식회사 에스오아이 기판 및 이의 제조방법
JP2002299591A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置
US20030211711A1 (en) * 2002-03-28 2003-11-13 Hirofumi Seki Wafer processing method and ion implantation apparatus
AU2003303886A1 (en) * 2003-02-03 2004-08-30 Sumitomo Mitsubishi Silicon Corporation Method for inspection, process for making analytic piece, method for analysis, analyzer, process for producing soi wafer, and soi wafer
US7062813B2 (en) * 2003-03-12 2006-06-20 Spx Dock Products, Inc. Support leg system and method for supporting a dock leveler
JP2007005563A (ja) * 2005-06-23 2007-01-11 Sumco Corp Simoxウェーハの製造方法
US7391038B2 (en) * 2006-03-21 2008-06-24 Varian Semiconductor Equipment Associates, Inc. Technique for isocentric ion beam scanning
JP5487565B2 (ja) * 2008-06-19 2014-05-07 株式会社Sumco エピタキシャルウェーハおよびその製造方法
FR2934925B1 (fr) * 2008-08-06 2011-02-25 Soitec Silicon On Insulator Procede de fabrication d'une structure comprernant une etape d'implantations d'ions pour stabiliser l'interface de collage.
JP2010062503A (ja) * 2008-09-08 2010-03-18 Sumco Corp Simoxウェーハの結晶欠陥の低減方法及びsimoxウェーハ
JP2010118382A (ja) * 2008-11-11 2010-05-27 Sumco Corp Simoxウェーハの結晶欠陥の低減方法
GB2518619B (en) * 2013-09-25 2016-08-10 G E & R Hellen Ltd Removing a retaining pin
US10720357B2 (en) * 2018-03-01 2020-07-21 Varian Semiconductor Equipment Associates, Inc. Method of forming transistor device having fin cut regions

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4939233A (ko) * 1972-08-21 1974-04-12
JPS5674929A (en) * 1979-11-22 1981-06-20 Nippon Telegr & Teleph Corp <Ntt> Insulating layer forming method
JPS5860556A (ja) * 1981-10-06 1983-04-11 Fujitsu Ltd 半導体装置の製法
KR860700314A (ko) * 1984-09-28 1986-08-01 빈센트 죠셉로너 반도체 소자 및 그 제조방법
US4676841A (en) * 1985-09-27 1987-06-30 American Telephone And Telegraph Company, At&T Bell Laboratories Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperatures above 1300° C.
JPH077748B2 (ja) * 1986-07-01 1995-01-30 富士通株式会社 半導体装置の製造方法
FR2616590B1 (fr) * 1987-06-15 1990-03-02 Commissariat Energie Atomique Procede de fabrication d'une couche d'isolant enterree dans un substrat semi-conducteur par implantation ionique et structure semi-conductrice comportant cette couche
JPS6437835A (en) * 1987-08-04 1989-02-08 Nec Corp Formation of layer of semiconductor device through ion implantation
JPH0254562A (ja) * 1988-08-18 1990-02-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH0756881B2 (ja) * 1988-10-11 1995-06-14 三菱電機株式会社 埋込み酸化膜の形成方法
US5080730A (en) * 1989-04-24 1992-01-14 Ibis Technology Corporation Implantation profile control with surface sputtering
JPH02284341A (ja) * 1989-04-24 1990-11-21 Fuji Electric Co Ltd イオン打込み装置
JPH03240230A (ja) * 1990-02-19 1991-10-25 Fujitsu Ltd 半導体装置の製造方法
JPH04737A (ja) * 1990-04-17 1992-01-06 Fujitsu Ltd 半導体装置の製造方法
JP3012673B2 (ja) * 1990-08-21 2000-02-28 三菱電機株式会社 半導体装置の製造方法
JP2838444B2 (ja) * 1991-02-05 1998-12-16 三菱電機株式会社 シリコン基板中に埋込絶縁膜を形成する方法
JP2607399B2 (ja) * 1991-02-19 1997-05-07 日本電信電話株式会社 半導体基板の製造方法
JPH0547342A (ja) * 1991-08-20 1993-02-26 Nissin Electric Co Ltd イオン注入制御装置
US5441899A (en) * 1992-02-18 1995-08-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing substrate having semiconductor on insulator
JPH05291543A (ja) * 1992-04-15 1993-11-05 Fujitsu Ltd 半導体装置の製造方法
US5661043A (en) * 1994-07-25 1997-08-26 Rissman; Paul Forming a buried insulator layer using plasma source ion implantation
JP3204855B2 (ja) * 1994-09-30 2001-09-04 新日本製鐵株式会社 半導体基板の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100664000B1 (ko) * 2001-03-28 2007-01-03 신닛뽄세이테쯔 카부시키카이샤 Simox 기판의 제조 방법 및 simox 기판

Also Published As

Publication number Publication date
EP0738004A4 (en) 1997-04-16
DE69432604T2 (de) 2004-04-01
EP0738004A1 (en) 1996-10-16
US5918151A (en) 1999-06-29
WO1995018462A1 (fr) 1995-07-06
DE69432604D1 (de) 2003-06-05
JP3139904B2 (ja) 2001-03-05
EP0738004B1 (en) 2003-05-02
JPH07201975A (ja) 1995-08-04

Similar Documents

Publication Publication Date Title
KR100199125B1 (ko) 반도체 기판의 제조방법 및 그 제조장치
JP5398537B2 (ja) 逆行性炭素プロファイルを有する低欠陥Si:C層
US4177084A (en) Method for producing a low defect layer of silicon-on-sapphire wafer
KR100204856B1 (ko) 반도체 기판의 표면 영역내에 얕은 접합을 형성하기 위한 방법 및 장치
JP2004363592A (ja) 十分に格子緩和された高品質SiGeオン・インシュレータ基板材料を製造する方法、基板材料、およびヘテロ構造
EP1626440A1 (de) SOI-Scheibe
US20080044669A1 (en) Method for Manufacturing Simox Substrate and Simox Substrate Obtained by the Method
US7947571B2 (en) Method for fabricating a semiconductor on insulator substrate with reduced Secco defect density
KR100878734B1 (ko) Simox 웨이퍼의 제조 방법
KR100519202B1 (ko) SiGe 막을 가지는 반도체 기판을 개선하는 방법 및 이방법을 이용하여 제조된 반도체 장치
US6548379B1 (en) SOI substrate and method for manufacturing the same
Sokolov et al. Study of the structural properties of silicon-on-sapphire layers in hydride-chloride vapor-phase epitaxy
KR100260574B1 (ko) Soi 기판의 제조방법
US6518150B1 (en) Method of manufacturing semiconductor device
JP2000031079A (ja) Soi基板の製造方法
JPH06283421A (ja) Soi基板およびその製造方法
JP2685384B2 (ja) 半導体基板の製造法
JP7416270B2 (ja) エピタキシャルシリコンウェーハ及びその製造方法、並びに半導体デバイスの製造方法
JP2010027731A (ja) Simoxウェーハの製造方法及びsimoxウェーハ
KR0151990B1 (ko) 실리콘 기판내의 게터링층 형성방법
JPH05218051A (ja) イントリンシックゲッタリング処理方法
JPH04130623A (ja) 半導体装置の製造方法
KR970007825B1 (ko) 실리콘 기판에의 얕은 접합층 형성방법
JP2005093797A (ja) 半導体基板及びその製造方法
JPS59228713A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 16

EXPY Expiration of term