JPH0254562A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分ＩＦ） この発明は半導体装置の製造方法に係り、特に素子分離
領域の形成方法に関するものである。

（従来の技術） 従来、半導体装置において、素子分離領域の形成方法と
しては、エルゼークーイなどにより発表された選択酸化
法（ＬＯＣＯ３法：　Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ
　ｏｆＳｉｌｉｃｏｎ法）が主に採用されている。しか
しながら、このＬＯＣＯ３法では、素子領域と素子分離
領域の中間にバーズビークと呼ばれる遷移領域が形成さ
れてしまい素子の高密度化を妨げている。また、素子分
離領域寸法が縮小されるに従い、トランジスターのしき
い値Ｖ□が上昇する狭チャネル効果や、寄生トランジス
タ（素子分離領域）のソース／ドレイン耐圧の劣化によ
るパンチスルー（ｐｕｎｃｈｔｈｒｏｕｇｈ）が問題と
なってくる。

これらの問題を解決するために種々の溝分ａ法が提案さ
れている。その−例を第２図（ａｌ〜（６１に示して以
下説明する。この方法は文献１９８４シンポジウム・オ
ン・ヴイエルエスアイ・テクノロジ−（１９８４ＳＹＭ
ＰＯ３ＩＵＭ　ＯＮ　ＶＬＳＩ　ＴＥｆｆＨＮＯＬＯＧ
Ｙ）Ｐ２８〜Ｐ２９に開示されている。

まず、第２図（ａｌに示すごとく、シリコン基板１１上
に熱酸化膜１２．シリコン窒化膜１３．ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）酸
化膜１４を順次形成し、その上に通常のホトリソグラフ
ィによりレジストパターン１５を形成する。そして、そ
のレジストパターン１５をマスクに３９１１５９１４，
１３゜１２、更にはシリコン基板１１をエツチングして
、該シリコン基板１１に溝１６を形成する。

次に、レジストパターン１５を除去した後、熱酸化を行
い、溝１６の内壁に熱酸化膜１７を形成した後、溝１６
を埋めるように全面にポリシリコンＩ′！Ｊ１８をＣｖ
Ｄ法ニヨり堆積サセル（第２図（ｂ））。

次に、エッチバック法によりポリシリコンｌ１Ｊ１８を
全面エツチングして溝１６にのみポリシリコン層１８を
残し、溝１６をポリシリコンＲ１８で埋め込む（第２図
（Ｃ））。

次に、エッチバックのストッパに用いたＣＶＤ酸化膜１
４をエツチング除去した後、高温酸化雰囲気中で、埋め
込まれたポリシリコン層１８の表面を酸化して、該表面
部を酸化膜１９に転じせしめる（第２図［ｄｌ）、。

次に、シリコン窒化膜１３．熱酸化膜１２をエツチング
除去することにより、シリコン基板１１内に、酸化膜１
６．１９で包まれたポリシリコン層１８が埋め込まれた
素子分離領域が完成する（第２図（ｅ））。

（発明が解決しようとするｉ！Ｅ！［）しかしながら、
上記従来の方法では、シリコン基板１１の溝１６をポリ
シリコン層１８で埋め込む際、溝の幅依存という問題が
ある。すなわち、幅の狭い溝は埋まりやすく、広い溝は
埋まりにくいという現黴である。このため、幅の異なる
すべての溝を埋めようとすると、ポリシリコン層膜厚を
厚くしなければならない。膜厚が厚くなればその分膜厚
のバラツキが丙きくなり、エッチバック後のポリシリコ
ン層１８の埋め込み形状がバラツクことになる。また、
埋め込まれたポリシリコン層１８の一部（表面）を酸化
するため、シリコンが酸化シリコンになることより体積
膨張が起こり、シリコン基板１１に結晶欠陥を誘起せし
め・それがリーク電流となって現われ分離能力を低下せ
しめる問題がある。また、酸化膜１６．１９で囲まれた
ポリシリコンＰＶ１８が電気的にフローティングになっ
ているため、電気的に不安定であるという問題があった
。

この発明は、エッチバックというプロセスを用いずに、
いかなる幅の溝においても均一の深さに酸化膜で埋め込
まれた電気的に安定な素子分離領域を形成することを目
的とする。

（課題を解決するための手段） この発明では、シリコン基板の表面部内に溝を形成した
後、その溝の底部基板内に酸素イオン注入により埋込み
シリコン酸化膜層を形成し、次いで、前記溝内にシリコ
ン層を選択的に成長させることと、溝底部に残ったシリ
コン層と共に前記シリコン層を酸素イオン注入によりシ
リコン酸化膜層に変換することを少なくとも１回以上行
って、前記埋込みシリコン酸化膜層に連続するシリコン
酸化膜層で溝内を埋め込む。

（作　用） 上記の方法においては、シリコン基板に溝を形成した後
、該溝底部の基板内に対する酸素イオン注入によるシリ
コン酸化膜層の形成と、溝に対するシリコン層の選択的
成長、溝底部に残ったシリコン層を含む前記シリコン層
の酸素イオン注入によるシリコン酸化膜層への変換によ
り、エッチバックの工程をとらずに溝の幅依存なしに、
溝部を含む基板内に均一の深さにシリコン酸化膜層が埋
め込まれ、素子分離領域が形成される。埋込み層は、す
べてシリコン酸化膜となる。また、このシリコン酸化膜
層による溝埋込み後、シリコン酸化膜層表面に残るシリ
コン層を酸化やエツチングで除去する必要があるが、そ
れを酸化で行うとしても、この場合は残存シリコン層が
極く薄いので、酸化膨張によるストレスでシリコン基板
に結晶欠陥が生じることはない。

（実施例） 以下この発明の一実施例を第１図（ａ）〜［ｈｌを参照
して説明１°る。

まず第１図［ａｌに示すように、［１００］面方位のＰ
型シリコン基板２１上に熱酸化によりシリコン酸化膜２
２を５００人厚定形成する。続いてその上にＣＶＤ法に
よりシリコン窒化膜２３を１５００人厚に形成し、さら
にその上にＣＶＤ法によりシリコン酸化膜２４を７００
０人厚に形成する。その後、それら３ａ！膜２２〜２４
上に通常のホトリソグラフィにより図示しないレジスト
パターンを形成して、該レジストパターンをマスクとし
て３層膜２２〜２４をエツチングすることにより、この
３層膜２２〜２４に開口部２５を形成する。

次に、レジストパターンを除去した後、シリコン酸化膜
２４をマスクにして開口部２５を通してシリコン基板２
１を約４０００人エツチングし、該シリコン基板２１の
表面部内にＦ８２６を形成する。なお、この溝２６の形
成は、前記レジストパターンをマスクとして前記３層膜
２２〜２４と共にシリコン基板２１をエツチングするこ
とにより形成１°ることも可能である。（第１図（ｂ）
）次に、高温酸化にて、シリコン基板２１の溝２６の内
壁に４００人厚０シリコン酸化膜２７を成長させる。そ
の後、異方性エツチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　
Ｊｏｎ　Ｅｔｃｈｉｎｇ）により導２６の底部（Ｄシリ
コン酸化膜２ｒのみをエツチングすることにより、シリ
コン酸化膜２７が第１図（ｃ）に示すように４２７の側
壁のみに残るようにする。このように側壁のみにシリコ
ン酸化膜２７を残す理由は、後の溝２６内のシリコンエ
ピタキシャル成長を良好に行う１０ためである。

次に、図示しないが斜めイオン注入法によりチャネルス
トップイオン注入をＢ”　３０　ｋｅＶ　、　ＩＥ１３
ｉｏｎｓ／ｃｄの条件で溝２６底部および側壁部に対し
て行う。

次に、シリコン酸化膜２４をマスクにして開口部２５を
通して溝２６の底部に対して酸素イオン０＋のイオン注
入を１５０　ｋｅＶ　、　２．２　Ｅ　１８１ｏｎｓ／
ｃｄの条件で行うことより、溝２６底部の基板２１内に
約１０００人厚の埋込みシリコン酸化膜層２８を形成す
る。この際、溝２６底部の表面層約１０００人はシリコ
ン酸化膜にはならず単結晶シリコン層２９のまま維持さ
れる。（第１図（ｄ））次に、選択エピタキシャル成長
法により溝２６内の単結晶シリコン層２９上に、３層膜
２２〜２４下のシリコン基板２１表面の高さと同程度に
なるまでシリコン層３０をエピタキシャル成長させる。

この時、選択エピタキシャル成長法の代わりに選択ポＩ
Ｊシリコン成長法を用いることもできる。ここでは、選
択エピタキシャル成長法（単結晶成長法）を用いた。（
第１図（ｅ）） 次に、上記酸素イオン注入と同一条件で再び酸素イオン
注入を行う。この酸素イオン注入により埋込みシリコン
酸化膜層２８上の単結晶シリコン層２９．３０は、前記
埋込みシリコン酸化膜層２８と連続したシリコン酸化膜
層３１となる。この際、単結晶シリコン層３０の表面層
約１０００人は、上記初回の酸素イオン注入時と同様に
単結晶シリコン層３０のまま残る。（第１図（ｆ））次
に、ＣｖＤシリコン酸化膜２４をエツチング除去した後
、シリコン窒化膜２３を耐酸化マスクとして１０００人
厚の単結晶シリコン層３ｏを酸化してシリコン酸化膜３
２とする（第１図（ｇ））。

その後、１１５０℃窒素ガス雰囲気中でアニールを行う
。このアニールは、酸素イオン注入により形成されたシ
リコン酸化膜層２８，３１の質の改善のためであり、し
たがって、前記１０００人厚の単結晶シリコン層３０の
酸化の前に行うこともできる。

最後に、シリコン窒化膜２３とシリコン酸化膜２２をエ
ツチング除去することより、溝２６部分を含むシリコン
基板２１内にシリコン酸化膜層２８．３１が素子分離領
域として埋め込まれた構造を完成させる（第１図（ｈ）
）。

なお、上記の方法では、シリコン酸化膜層３１の表面に
残存した１０００人厚の単結晶シリコン層３０を酸化し
て除去しているが、酸化せずに、単結晶シリコン層３０
をエツチングして除去することも可能である。

また、上記方法では、エピタキシャル成長を１回、酸素
イオン注入を１回用いて約４０００人深さの溝２６をシ
リコン酸化膜層で埋めているが、溝が深い場合には、エ
ピタキシャル成長と酸素イオン注入を複数回繰り返して
溝を酸化膜層で埋め込むようにしてもよい。因みに、上
記実施例の場合は、２回の酸素イオン注入と、１回のエ
ピタキシャル成長により約１μｍ程度の深さの埋込み層
を形成している。

（発明の効果） 以上説明したように、この発明の製造方法によれば、シ
リコン基板に溝を形成した後、この溝底部の基板内に酸
素イオン注入により埋込みシリコン酸化膜層を形成する
ことと、溝内にシリコン層を選択的に成長させろこと、
さらには溝底部に残ったシリコン層と共に前記シリコン
層を酸素イオン注入でシリコン酸化膜層に変換すること
により、エッチバックの工程をとらずに溝の幅依存なし
に均一の深さに、シリコン酸化！ＩＩＪＩ！１を埋込む
ことができ、素子針Ｉａ領域を形成することができろ。

しかも、この方法では、埋込み層がすべてシリコン酸化
膜なため、ポリシリコン埋込みの場合のように電気的に
ブローティングになることはなく、電気的に安定な素子
分離領域を形成することができる。また、溝をシリコン
酸化膜層で埋込み後、該シリコン酸化膜層の表面に残っ
たシリコン層を酸化やエツチングで除去する必要がある
が、それを酸化で行うとしても、この場合は前記シリコ
ン層が極く薄いため、酸化膨張によるシリコン基板への
ストレスによる結晶欠陥の発生や、これに付随するリー
ク電流の増加を抑制できる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来の製造方法を示す工程断
面図である。 ２１・・Ｐ型シリコン基板、２６　・溝、２８・・埋込
みシリコン酸化膜層、２９　単結晶シリコン層、３０・
・シリコン層、３１・・シリコン酸化膜層、３２・・・
シリコン酸化膜。 が！Ｌｊ：””ｌ□ ２１　：　Ｐ型シリコン基板 ２６：溝 ２８：埋込みシリコン酸化膜層 ２９　：単結晶シリコン層 ３０　：シリコン層 ３１：シリコン酸化膜層 ３２　：シリコン酸化膜 本発明１こ係る製造方法 第１図 本発明１こ係る製造方法 第１　ヌ 従来の製造方法 第２″：Ａ

Claims (1)

1. 【特許請求の範囲】 （ａ）シリコン基板の表面部内に溝を形成する工程と、 （ｂ）その溝の底部基板内に酸素イオン注入により埋込
   みシリコン酸化膜層を形成する工程と、（ｃ）その後、
   前記溝内にシリコン層を選択的に成長させることと、溝
   底部に残存するシリコン層と共に前記シリコン層を酸素
   イオン注入によりシリコン酸化膜層に変換することを少
   なくとも１回以上行って、前記埋込みシリコン酸化膜層
   に連続するシリコン酸化膜層で溝内を埋め込む工程と、
   （ｄ）その後、アニールによる前記シリコン酸化膜層の
   改質と、シリコン酸化膜層表面に残存するシリコン層の
   除去を行う工程 とを素子分離領域形成工程として具備することを特徴と
   する半導体装置の製造方法。