JPH05218051A - イントリンシックゲッタリング処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 過飽和酸素を析出核として有する半導体基板
に対してイントリックゲッタリング(ＩＧ)処理を行なう
場合に、基板表面により完全性の高いデニューデッドゾ
ーン(ＤＺ)層を形成する。 【構成】 過飽和酸素を析出核として有する半導体基板
(シリコン結晶)を、第３の温度１２００℃に１時間保持
する(Ｓ１)。これにより、従来よりもサイズが大きい析
出核まで溶解させる。続いて、上記基板を第１の温度１
１００℃に７時間保持する(Ｓ２)。これにより、基板の
表面部分に存する酸素を外方拡散させて、基板表面に結
晶欠陥密度が低いＤＺ層を形成する。続いて、上記基板
を第２の温度６５０℃に６時間保持して、基板内部に酸
素の析出核を形成する(Ｓ３)。最後に、上記基板を第４
の温度１０００℃に３時間保持して、上記析出核を成長
させる(Ｓ４)。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、イントリンシックゲ
ッタリング(以下「ＩＧ」と略す。)処理方法に関するも
のである。

【０００２】

【従来の技術】一般に、ＤＲＡＭ(ダイナミック・ラン
ダム・アクセス・メモリ)やＣＣＤ(チャージ・カップル
ド・デバイス)などの基板の結晶欠陥に敏感な半導体素
子の製造工程においては、ＩＧ処理が採用されている。
ＩＧ処理は、基板に内在している酸素を析出させて結晶
欠陥を意図的につくり、これにより、素子特性に悪影響
を及ぼす不純物金属等を上記結晶欠陥にゲッタリングす
る処理方法である。

【０００３】図６は、ＩＧ処理後のウェハー断面を示
し、図７は、従来のＩＧ処理工程を示す。

【０００４】従来、ＩＧ処理は、一般に、図７に示すよ
うに３ステップで行われている。すなわち、ステップＳ
１１では、基板(図６に示す)１０を温度１１００℃に９
時間保持することによって(高温熱処理)、基板１０に内
在している析出核を溶解させると共に基板１０の表面部
分１の酸素を外方拡散させて、結晶欠陥密度が低いデニ
ューデッドゾーン（以下「ＤＺ」と略す。）層１を形成
する。ステップＳ１２では、基板１０を温度６５０℃に
６時間保持して(低温熱処理)、基板内部２に酸素の析出
核を形成する。ステップＳ１３では、基板１０を温度１
０００℃に３時間保持して(中間熱処理)、上記析出核を
成長させる。この一連の処理により、ＩＧ層２における
酸素の析出量を制御してゲッタリング能力を確保し、完
全性の高いＤＺ層１を得るようにしている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のＩＧ処理方法では、同一の酸素濃度の基板１０を用
いたとしても、処理後の酸素析出量がばらつくことがあ
る。この原因は、酸素の析出状態すなわち微小な析出核
の状態が、酸素濃度だけでなく基板１０の熱履歴の違い
等によりばらつくからである。

【０００６】また、通常、高温外方拡散は酸素雰囲気中
で行うが、このため、図５の従来のＩＧ処理後の格子間
シリコンが注入されたウェハー断面に示すように、シリ
コン基板１０中に格子間シリコン７が注入される。該格
子間シリコン７がゲッタリングサイトとして機能するた
め、基板１０表面の酸素濃度が低下しても格子間シリコ
ン７のゲッタリング効果により、ＩＧ処理工程間にＤＺ
層１に結晶欠陥８が発生する。

【０００７】このため、図６（ａ）の従来のＩＧ処理後
のウェハー断面図に示すように、一見完全性の高いＤＺ
層１が形成されているように見えても、詳細に調べると
図６（ｂ）の従来のＩＧ処理後のウェハー断面の拡大図
に示すように、結晶欠陥８が１０⁶〜１０⁷／cm³程度存
在していることが分かる。集積度が低い素子ではこの程
度の結晶欠陥８は無視できるけれども、集積度が上がれ
ばこのような低密度の結晶欠陥８でも問題となる。すな
わち、酸化膜耐圧の不良やリーク電流の増加を引き起こ
し、素子の歩幅を低下させる。

【０００８】以上の理由により、従来のＩＧ処理方法で
は、ＤＺ層１に様々な不完全性が存在している。

【０００９】また、格子間シリコン７は、塩酸により酸
化膜を形成し、塩素とシリコンとの反応により、ＤＺ層
１に原子空孔を形成し、該原子空孔に格子間シリコン７
が位置することにより、枯渇することが知られている
が、ＩＧ処理での高温雰囲気中では酸化の進行が速いた
め、次のプロセスに進む際に厚く形成された酸化膜を剥
離する必要があり、このとき、基板１０の表面状態が劣
化することがある。

【００１０】そこで、この発明の目的は、より完全性の
高いＤＺ層１を形成できるＩＧ処理方法を提供すること
にある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、図１の請求項１記載の本
発明の一実施例のＩＧ工程図に示す通り、過飽和酸素を
析出核として有する半導体基板１０を第１の温度に保持
して、上記析出核を溶解させると共に上記基板１０の表
面部分に存する酸素を外方拡散させて、上記基板１０表
面に結晶欠陥密度が低いＤＺ層１を形成する工程と、上
記基板１０を上記第１の温度よりも低い第２の温度に保
持して、上記基板１０の内部に酸素の析出核を形成し
て、上記基板１０内部を、上記基板１０に存する不純物
をゲッタリングするＩＧ層２となす工程を有するイント
リンシックゲッタリング処理方法において、上記基板１
０を上記第１の温度に保持する前に、上記第１の温度よ
りも高い第３の温度に保持する工程を有することを特徴
としている。

【００１２】また、請求項２記載の本発明は、図３の請
求項２記載の本発明の一実施例のＩＧ処理時のウェハー
の状態図及び図７に示すように、過飽和酸素を析出核と
して有する半導体基板１０を第１の温度に保持して、上
記析出核を溶解させると共に上記基板１０の表面部分に
存する酸素を外方拡散させて、上記基板表面１０に結晶
欠陥密度が低いＤＺ層１を形成する工程と、上記基板１
０を上記第１の温度よりも低い第２の温度に保持して、
上記基板１０の内部に酸素の析出核を形成して、上記基
板１０内部を、上記基板１０に存する不純物をゲッタリ
ングするＩＧ層２となす工程を有するイントリンシック
ゲッタリング処理方法において、上記基板１０を上記第
１の温度に保持する前に、上記基板１０を上記第１の温
度に保持する前に、イオン注入を行い、上記ＤＺ層１を
アモルファス化する工程を有することを特徴としてい
る。

【００１３】更に、請求項３記載の本発明は、図４の本
発明に係る方法によるＩＧ処理後のウェハーの状態図及
び図７に示すように、過飽和酸素を析出核として有する
半導体基板１０を第１の温度に保持して、上記析出核を
溶解させると共に上記基板１０の表面部分に存する酸素
を外方拡散させて、上記基板１０表面に結晶欠陥密度が
低いＤＺ層１を形成する工程と、上記基板１０を上記第
１の温度よりも低い第２の温度に保持して、上記基板１
０の内部に酸素の析出核を形成して、上記基板１０内部
を、上記基板１０に存する不純物をゲッタリングするＩ
Ｇ層２となす工程を有するイントリンシックゲッタリン
グ処理方法において、上記基板を上記第１の温度に保持
する前に、上記基板１０表面に膜厚１０ｎｍ以下のシリ
コン酸化膜６を形成し、窒素雰囲気中で上記基板１０を
上記第１の温度に保持する工程を有することを特徴とし
ている。

【００１４】

【作用】上記発明によりＤＺ層１の完全性が増す理由
は、以下のように説明できる。まず、請求項１記載の本
発明を用いることにより、処理前(アズ・グロウン)に
は、基板１０(シリコン結晶)内の析出核は、図２のＩＧ
処理前の基板１０（シリコン結晶）が有する析出核の大
きさの分布図に例示するような分布となっている。すな
わち、サイズが小さい析出核が多くサイズが大きい析出
核が少ない分布となっている。この状態で、従来のよう
に第１の温度１１００℃に所定時間保持する場合、大き
さＲ₁以下の析出核は溶解する一方、Ｒ₁よりも少し大き
い析出核(大きさＲ₁〜Ｒ₂のもの)は一定時間の遅れの後
成長を始める。すなわち、第１の温度１１００℃に保持
する段階で、溶解せず成長を始めてしまう析出核が無視
できない程度に存在する。これに対して、本発明では、
上記第１の温度よりも高い第３の温度まで昇温してから
第１の温度に保持するので、大きさＲ₂の析出核までが
溶解する。なお、Ｒ₂よりも大きい析出核は、成長速度
が飽和なため第１の温度では容易には成長できない。し
たがって、基板表面部分(ＤＺ層)１の結晶欠陥速度が従
来に比して低下し、ＤＺ層１の完全性が高くなる。

【００１５】また、請求項２記載の本発明を用いること
により、処理前（アズ・グロウン）のＤＺ層１を一度ア
モルファス化し、該ＤＺ層１を固相成長法を用いて、再
結晶させる。したがって、基板表面部分(ＤＺ層)１の結
晶欠陥８の核を完全に消滅させ、そのためＤＺ層１の完
全性が高くなる。

【００１６】更に、請求項３記載の本発明を用いること
により、基板１０表面に、１０ｎｍ以下のシリコン酸化
膜６を形成した後、ＩＧ処理を行う場合、シリコン酸化
膜と基板との界面において、下記のような反応が起こ
る。

【００１７】ＳｉＯ₂＋Ｓｉ→２ＳｉＯ すなわち、図４に示すように、シリコン酸化膜６と基板
１０のシリコンとが反応して、揮発性のＳｉＯが発生す
ることにより、界面付近のシリコンが消費されるため、
基板１０中に原子空孔５が形成され、この原子空孔５に
格子間シリコン７が取り込まれ、このため、ＤＺ層１内
のゲッタリングサイトが減少し、ＤＺ層１の完全性が高
くなる。

【００１８】

【実施例】以下、実施例に基づいて、本発明のＩＧ処理
方法を詳細に説明する。

【００１９】まず、請求項１記載の本発明について説明
する。図１は、請求項１記載の本発明の一実施例のＩＧ
工程図である。

【００２０】まず、過飽和酸素を析出核として有する半
導体基板１０(シリコン結晶)を、図１に示すように、第
３の温度１２００℃に１時間保持する(ステップＳ１)。
この第３の温度１２００℃は図２に示した大きさＲ₂以
下の析出核がすべて溶解する温度であり、また、保持す
る時間(１時間)はＲ₂よりも大きい析出核が成長し始め
ない時間である。続いて、図１に示すように、上記基板
１０を第１の温度１１００℃に７時間保持する(ステッ
プＳ２)。これにより、基板１０の表面部分に存する酸
素を外方拡散させて、上記基板１０表面に結晶欠陥密度
が低いＤＺ層１を形成する。続いて、上記基板１０を第
２の温度６５０℃に６時間保持して、上記基板１０の内
部に酸素の析出核を形成する(ステップＳ３)。最後に、
上記基板１０を第４の温度１０００℃に３時間保持し
て、上記析出核を成長させる。このようにして、基板１
０表面にＤＺ層１を形成する一方、基板１０内部に不純
物をゲッタリングするＩＧ層２を作り込む。

【００２１】このように、このＩＧ処理方法では、基板
１０を第１の温度１１００℃に保持する前に、より高温
である第３の温度１２００℃に保持している。したがっ
て、従来は溶解させることができなかったＲ₁からＲ₂ま
で(図２に示した)の大きさの析出核を溶解させることが
できる。したがって、ＤＺ層１の結晶欠陥密度を低減で
き、ＤＺ層１の完全性を増すことができる。

【００２２】次に、請求項２記載の本発明について説明
する。図３（ａ）は、請求項２記載の本発明の一実施例
のイオン注入後のウェハー状態図であり、同（ｂ）は、
同実施例の熱処理後のウェハー状態図である。

【００２３】まず、析出核として過飽和酸素を有する半
導体基板１０（シリコン結晶）上に、熱酸化法又はＣＶ
Ｄ法を用いて膜厚が約１０ｎｍ程度のシリコン酸化膜を
保護膜３として形成し、次に、シリコンイオンを加速エ
ネルギー５０ｋｅＶ及び１５０ｋｅＶで、それぞれドー
ズ量１×１０¹⁵／ｃｍ²づつ注入し、上記基板１０表面
から深さ約２００ｎｍまでをアモルファス層４とする
（図３（ａ））。

【００２４】次に、再結晶化のためのアニール工程を兼
ねて、図７に示す従来のＩＧ工程における窒素雰囲気中
で上記基板１０を第１の温度１１００℃に９時間保持
し、高温外方拡散処理（ステップＳ１１）を行う（図３
（ｂ））。アニール工程は、残留欠陥を残さないように
約１０００℃以上の高温で行うのが望ましい。ＩＧ処理
を行わない場合には、約１０００℃で３０分間、窒素雰
囲気中でアニールを行い再結晶化する。

【００２５】続いて、高温外方拡散処理後、上記基板１
０を第２の温度６５０℃に６時間保持して、上記基板１
０の内部に酸素の析出核を形成する（ステップＳ１
２）。最後に、上記基板１０を第４の温度１０００℃に
３時間保持して、上記析出核を成長させる（ステップＳ
１３）。このようにして、基板１０表面にＤＺ層１を形
成する一方、基板１０内部に不純物をゲッタリングする
ＩＧ層２を作り込む。

【００２６】このように、請求項２記載の本発明に係る
ＩＧ処理方法では、基板１０を第１の温度１１００℃に
保持する前に、イオン注入により、基板１０の表面から
所定の深さまでをアモルファス化しているため、ＤＺ層
１内の結晶欠陥密度を低減でき、ＤＺ層１の完全性を増
すことができる。

【００２７】次に、請求項３記載の本発明について説明
する。図４は、本発明に係る方法によるＩＧ処理後のウ
ェハーの状態図である。

【００２８】まず、析出核として過飽和酸素を有する半
導体基板１０（シリコン結晶）上に、熱酸化法又はＣＶ
Ｄ法を用いて膜厚が約１０ｎｍ以下の薄いシリコン酸化
膜６を形成する。シリコン酸化膜６の膜厚を１０ｎｍ以
下としたのは、１０ｎｍを超えると逆に格子間シリコン
７が注入されるからである。また、該シリコン酸化膜６
は基板１０表面のシリコンと反応して消費されるため、
格子間シリコン７を十分に除去するためには５ｎｍ以上
の膜厚が望ましい。

【００２９】次に、上記と同様にステップＳ１１、ステ
ップＳ１２及びステップＳ１３を行い、基板１０表面に
ＤＺ層１を形成する一方、基板１０内部に不純物をゲッ
タリングするＩＧ層２を作り込む。

【００３０】このように請求項３記載の本発明に係るＩ
Ｇ処理方法では、１０ｎｍ以下のシリコン酸化膜６を形
成した後、基板１０を第１の温度１１００℃に保持する
ことによって、シリコン酸化膜６と基板１０表面のシリ
コンとが反応し、原子空孔５を形成し、格子間シリコン
７を原子空孔５に位置させることによって、結晶欠陥８
の原因の一つである格子間シリコン７を除去し、ＤＺ層
１の完全性を増すことができる。

【００３１】

【発明の効果】以上より明らかなように、請求項１記載
の本発明のＩＧ処理方法は、より高温である第３の温度
に保持しているので、従来は溶解させることができなか
った大きさの析出核を溶解させることができる。したが
って、ＤＺ層の結晶欠陥密度を低減でき、その完全性を
増すことができる。

【００３２】また、請求項２記載の本発明のＩＧ処理方
法は、過飽和酸素を析出核として有する基板を第１の温
度１１００℃に保持する前に、イオン注入によりアモル
ファス化するので、ＤＺ層内の結晶欠陥の核を完全に除
去することができ、ＤＺ層の完全性を増すことができ
る。

【００３３】更に、請求項３記載の本発明のＩＧ処理方
法は、過飽和酸素を析出核として有する基板と該基板表
面に形成されたシリコン酸化膜とを窒素雰囲気中でアニ
ール処理することによって、結晶欠陥の原因である格子
間シリコンを除去することができるので、ＤＺ層の完全
性を増すことができる。

【００３４】これらにより、酸化膜耐圧の不良やリーク
電流の増加を防止でき、素子歩留まりを向上させること
ができる。

【図面の簡単な説明】

【図１】請求項１記載の本発明の一実施例のＩＧ処理工
程を示す図である。

【図２】処理前の基板（シリコン結晶）が有する析出核
の大きさの分布を示す図である。

【図３】請求項２記載の本発明の一実施例のＩＧ処理時
のウェハー状態を示す図である。

【図４】請求項３記載の本発明に係る方法によるＩＧ処
理後のウェハーの状態を示す図である。

【図５】ＩＧ処理後の格子間シリコンが注入されたウェ
ハーの断面を示す図である。

【図６】従来の熱処理後のウェハーの状態を示す図であ
る。

【図７】従来のＩＧ処理工程を示す図である。

【符号の説明】

１ ＤＺ層 ２ ＩＧ層 ３ 保護膜 ４ アモルファス層 ５ 原子空孔 ６ 薄いシリコン酸化膜 ７ 格子間シリコン ８ 結晶欠陥 １０ 基板

【手続補正書】

【提出日】平成４年９月２１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】このため、図６（ａ）の従来のＩＧ処理後
のウェハー断面図に示すように、一見完全性の高いＤＺ
層１が形成されているように見えても、詳細に調べると
図６（ｂ）の従来のＩＧ処理後のウェハーの断面の拡大
図に示すように、結晶欠陥８が１０⁶〜１０ ⁷個／ｃｍ³
程度存在していることが分かる。集積度が低い素子では
この程度の結晶欠陥８は無視できるけれども、集積度が
上がればこのような低密度の結晶欠陥８でも問題とな
る。すなわち、酸化膜耐圧の不良やリーク電流の増加を
引き起こし、素子の歩留まりを低下させる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】また、塩酸により基板１０の表面に酸化膜
が形成され、塩素とシリコンとの反応により、ＤＺ層１
に原子空孔が注入され、該原子空孔と格子間シリコン７
とが反応して消滅することにより、格子間シリコン７が
枯渇することが知られているが、ＩＧ処理での高温雰囲
気中では酸化の進行が速いため、次のプロセスに進む際
に厚く形成された酸化膜を剥離する必要があり、このと
き、基板１０の表面状態が劣化することがある。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】

【作用】上記発明によりＤＺ層１の完全性が増す理由
は、以下のように説明できる。まず、請求項１記載の本
発明を用いることにより、処理前(アズ・グロウン)に
は、基板１０(シリコン結晶)内の析出核は、図２のＩＧ
処理前の基板１０（シリコン結晶）が有する析出核の大
きさの分布図に例示するような分布となっている。すな
わち、サイズが小さい析出核が多くサイズが大きい析出
核が少ない分布となっている。この状態で、従来のよう
に第１の温度１１００℃に所定時間保持する場合、大き
さＲ₁以下の析出核は溶解する一方、Ｒ₁よりも少し大き
い析出核(大きさＲ₁〜Ｒ₂のもの)は一定時間の遅れの後
成長を始める。すなわち、第１の温度１１００℃に保持
する段階で、溶解せず成長を初めてしまう析出核が無視
できない程度に存在する。これに対して、本発明では、
上記第１の温度よりも高い第３の温度まで昇温してから
第１の温度に保持するので、大きさＲ₂の析出核までが
溶解する。なお、Ｒ₂よりも大きい析出核は、第１の温
度では容易には成長できない。したがって、基板表面部
分(ＤＺ層１)の結晶欠陥速度が従来に比して低下し、Ｄ
Ｚ層１の完全性が高くなる。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 過飽和酸素を析出核として有する半導体
   基板を第１の温度に保持して、上記析出核を溶解させる
   と共に上記基板の表面部分に存する酸素を外方拡散させ
   て、上記基板表面に結晶欠陥密度が低いＤＺ層を形成す
   る工程と、上記基板を上記第１の温度よりも低い第２の
   温度に保持して、上記基板の内部に酸素の析出核を形成
   して、上記基板内部を、上記基板に存する不純物をゲッ
   タリングするＩＧ層となす工程とを有するイントリンシ
   ックゲッタリング処理方法において、 上記基板を上記第１の温度に保持する前に、上記第１の
   温度よりも高い第３の温度に保持する工程を有すること
   を特徴とするイントリンシックゲッタリング処理方法。
2. 【請求項２】 過飽和酸素を析出核として有する半導体
   基板を第１の温度に保持して、上記析出核を溶解させる
   と共に上記基板の表面部分に存する酸素を外方拡散させ
   て、上記基板表面に結晶欠陥密度が低いＤＺ層を形成す
   る工程と、上記基板を上記第１の温度よりも低い第２の
   温度に保持して、上記基板の内部に酸素の析出核を形成
   して、上記基板内部を、上記基板に存する不純物をゲッ
   タリングするＩＧ層となす工程とを有するイントリンシ
   ックゲッタリング処理方法において、 上記基板を上記第１の温度に保持する前に、イオン注入
   を行い、上記ＤＺ層をアモルファス化する工程を有する
   ことを特徴とするイントリシックゲッタリング処理方
   法。
3. 【請求項３】 過飽和酸素を析出核として有する半導体
   基板を第１の温度に保持して、上記析出核を溶解させる
   と共に上記基板の表面部分に存する酸素を外方拡散させ
   て、上記基板表面に結晶欠陥密度が低いＤＺ層を形成す
   る工程と、上記基板を上記第１の温度よりも低い第２の
   温度に保持して、上記基板の内部に酸素の析出核を形成
   して、上記基板内部を、上記基板に存する不純物をゲッ
   タリングするＩＧ層となす工程とを有するイントリンシ
   ックゲッタリング処理方法において、 上記基板を上記第１の温度に保持する前に、上記基板表
   面に膜厚１０ｎｍ以下のシリコン酸化膜を形成し、窒素
   雰囲気中で上記基板を上記第１の温度に保持する工程を
   有することを特徴とするイントリシックゲッタリング処
   理方法。