JP3012673B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の製造方法に関し、特に、イオ
ン注入によって半導体基板内に素子分離絶縁層を形成す
る技術に関するものである。
ン注入によって半導体基板内に素子分離絶縁層を形成す
る技術に関するものである。
［従来の技術］ 近年半導体装置の性能向上は著しく、その高集積化、
高速化、低消費電力化が急速に進んでいる。この高集積
化に伴い、素子分離のためのpn接合に付随する接合容量
が、寄生容量となって回路素子の動作に対して不都合な
減少を生じるという問題がある。より高速で低消費電力
の半導体素子を形成するためには、この寄生容量を削減
することが重要な課題である。
高速化、低消費電力化が急速に進んでいる。この高集積
化に伴い、素子分離のためのpn接合に付随する接合容量
が、寄生容量となって回路素子の動作に対して不都合な
減少を生じるという問題がある。より高速で低消費電力
の半導体素子を形成するためには、この寄生容量を削減
することが重要な課題である。
寄生容量としては、たとえばバイポーラ素子において
のコレクタと基板間に発生するものや、MOS素子におけ
るソース／ドレインと基板間に発生するものがある。半
導体素子の性能向上のためには、この寄生容量の削減が
重要な課題である。
のコレクタと基板間に発生するものや、MOS素子におけ
るソース／ドレインと基板間に発生するものがある。半
導体素子の性能向上のためには、この寄生容量の削減が
重要な課題である。
寄生容量を削減するための従来の方法として、シリコ
ン基板に高濃度の酸素イオン注入領域を設け、高温アニ
ールにより形成された埋め込み酸化膜を絶縁層として、
表面シリコン層と基板シリコンを分離する方法がある。
この方法は通常、SIMOX（Separation by Implated O
xygen）と呼ばれている。
ン基板に高濃度の酸素イオン注入領域を設け、高温アニ
ールにより形成された埋め込み酸化膜を絶縁層として、
表面シリコン層と基板シリコンを分離する方法がある。
この方法は通常、SIMOX（Separation by Implated O
xygen）と呼ばれている。
上記従来のSIMOX法を適用した半導体装置の製造工程
の一例を、第5A図ないし第5G図を参照しながら説明す
る。まず第5A図に示すシリコン単結晶などからなる半導
体基板１の主表面全面に、第5B図に示すように、酸素イ
オンを180〜200KeVの注入エネルギで、注入量1.8〜2.0
×1018/cm2で注入する。その後、110℃以上での熱処理
により、半導体基板１中の所定深さに酸化シリコン層２
が形成される。この酸化シリコン層２により、半導体基
板１は上層シリコン層1aと下層シリコン層1bに分離され
る。
の一例を、第5A図ないし第5G図を参照しながら説明す
る。まず第5A図に示すシリコン単結晶などからなる半導
体基板１の主表面全面に、第5B図に示すように、酸素イ
オンを180〜200KeVの注入エネルギで、注入量1.8〜2.0
×1018/cm2で注入する。その後、110℃以上での熱処理
により、半導体基板１中の所定深さに酸化シリコン層２
が形成される。この酸化シリコン層２により、半導体基
板１は上層シリコン層1aと下層シリコン層1bに分離され
る。
次に、第5C図を参照して、熱酸化法あるいはCVD法に
より半導体基板１を主表面上全面にシリコン酸化膜を形
成する。その後さらに、第5D図を参照して、シリコン酸
化膜３表面全面に、CVD法によりシリコン窒化膜４を形
成する。
より半導体基板１を主表面上全面にシリコン酸化膜を形
成する。その後さらに、第5D図を参照して、シリコン酸
化膜３表面全面に、CVD法によりシリコン窒化膜４を形
成する。
次に、フォトリソグラフィ技術により、シリコン窒化
膜４を選択的に除去しパターンニングする。その後、パ
ターン化されたシリコン窒化膜４をマスクとして、露出
したシリコン酸化膜３を反応性イオンエッチングなどの
ドライエッチング法によって選択的に除去することによ
り、第5E図に示すマスク５がパターンニング形成され
る。
膜４を選択的に除去しパターンニングする。その後、パ
ターン化されたシリコン窒化膜４をマスクとして、露出
したシリコン酸化膜３を反応性イオンエッチングなどの
ドライエッチング法によって選択的に除去することによ
り、第5E図に示すマスク５がパターンニング形成され
る。
次に、半導体基板１を高温酸化雰囲気中で酸化処理す
ることにより、半導体基板１の上層シリコン層1aの露出
部が酸化されて、厚いシリコン酸化膜６が形成される。
このシリコン酸化膜６は、第5F図に示すように、酸化シ
リコン層２と接する状態となるまで酸化処理される。
ることにより、半導体基板１の上層シリコン層1aの露出
部が酸化されて、厚いシリコン酸化膜６が形成される。
このシリコン酸化膜６は、第5F図に示すように、酸化シ
リコン層２と接する状態となるまで酸化処理される。
次に、シリコン酸化膜６を形成するための酸化処理の
際にマスクとして用いたシリコン窒化膜４を燐酸などで
除去した後に、半導体基板１を酸溶液で処理し、シリコ
ン酸化膜３を除去する。これにより、シリコン酸化膜６
の形成領域を除いた上層シリコン層1aが露出した状態と
なる。（第5G図）。
際にマスクとして用いたシリコン窒化膜４を燐酸などで
除去した後に、半導体基板１を酸溶液で処理し、シリコ
ン酸化膜３を除去する。これにより、シリコン酸化膜６
の形成領域を除いた上層シリコン層1aが露出した状態と
なる。（第5G図）。
以上のようにして、この従来方法によれば、活性領域
の上層シリコン層1aがシリコン酸化膜６と酸化シリコン
層２で囲まれ、電気的に絶縁分離されたいわゆる完全素
子分離構造が得られる。
の上層シリコン層1aがシリコン酸化膜６と酸化シリコン
層２で囲まれ、電気的に絶縁分離されたいわゆる完全素
子分離構造が得られる。
しかしながら上記従来方法や、半導体基板１の主表面
全面から酸素イオンを注入して酸化シリコン層２を形成
しているため、活性領域となる上層シリコン層1aに結晶
欠陥が発生し、素子特性が悪くなるという問題がある。
全面から酸素イオンを注入して酸化シリコン層２を形成
しているため、活性領域となる上層シリコン層1aに結晶
欠陥が発生し、素子特性が悪くなるという問題がある。
上記従来方法の問題点を解消する方法として、特開昭
61−185950号公報に記載の製造方法がある。以下、同公
報に記載の製造工程を、第6A図ないし第6E図を参照して
説明する。
61−185950号公報に記載の製造方法がある。以下、同公
報に記載の製造工程を、第6A図ないし第6E図を参照して
説明する。
同公報に記載の半導体素子の製造方法においては、ま
ず、第6A図に示すように、シリコン酸化膜13およびシリ
コン窒化膜14からなる、所定パターンのマスク15を、第
5E図に示したマスク５と同様の方法で、形成する。次
に、第6B図を参照して、所定のイオン注入エネルギおよ
びイオン注入量で、かつ所定の傾斜角度で、半導体基板
11の主表面全面に酸素イオンを注入する。これにより、
半導体基板11内の所定深さの所定位置に、イオン注入層
12aが不連続に形成される。さらに、第6C図を参照し
て、今度は半導体基板11の主表面に対して、第6B図の場
合とは反対の傾斜角度で、同一のイオン注入エネルギお
よびイオン注入量で、酸素イオンを注入し、連続したイ
オン注入層12bが形成される。この後、1100℃以上の熱
処理を行なうことにより、酸化シリコンからなる埋め込
み絶縁層12が形成され、これによって半導体基板11は上
層シリコン層11aと下層シリコン層11bに分離される（第
6D図）。
ず、第6A図に示すように、シリコン酸化膜13およびシリ
コン窒化膜14からなる、所定パターンのマスク15を、第
5E図に示したマスク５と同様の方法で、形成する。次
に、第6B図を参照して、所定のイオン注入エネルギおよ
びイオン注入量で、かつ所定の傾斜角度で、半導体基板
11の主表面全面に酸素イオンを注入する。これにより、
半導体基板11内の所定深さの所定位置に、イオン注入層
12aが不連続に形成される。さらに、第6C図を参照し
て、今度は半導体基板11の主表面に対して、第6B図の場
合とは反対の傾斜角度で、同一のイオン注入エネルギお
よびイオン注入量で、酸素イオンを注入し、連続したイ
オン注入層12bが形成される。この後、1100℃以上の熱
処理を行なうことにより、酸化シリコンからなる埋め込
み絶縁層12が形成され、これによって半導体基板11は上
層シリコン層11aと下層シリコン層11bに分離される（第
6D図）。
次に、第6E図を参照して、酸化雰囲気中において上層
シリコン層11aを選択酸化することにより、シリコン酸
化膜16が形成され上層シリコン層11aのうちの活性領域1
7が電気的に完全に分離絶縁される。
シリコン層11aを選択酸化することにより、シリコン酸
化膜16が形成され上層シリコン層11aのうちの活性領域1
7が電気的に完全に分離絶縁される。
その製造工程においては、活性領域の上層シリコン層
11aに対して酸素イオンを直接打ち込むことがないた
め、この部分の結晶性の劣化を生じることが防止され
る。
11aに対して酸素イオンを直接打ち込むことがないた
め、この部分の結晶性の劣化を生じることが防止され
る。
［発明が解決しようとする課題］ しかしながら、上記公報に開示された方法では、活性
領域17となるマスク直下の半導体基板11の結晶性の劣化
や酸素イオンの残留などは解消されるものの、埋め込み
絶縁層12形成後にさらに側面のシリコン酸化膜16を形成
するための選択酸化の工程を経る必要があり、製造工程
が多くなって生産性が悪いという問題があった。
領域17となるマスク直下の半導体基板11の結晶性の劣化
や酸素イオンの残留などは解消されるものの、埋め込み
絶縁層12形成後にさらに側面のシリコン酸化膜16を形成
するための選択酸化の工程を経る必要があり、製造工程
が多くなって生産性が悪いという問題があった。
上記従来の問題点を解消するため本発明は、半導体基
板内への埋め込み絶縁層の形成工程のみにより、活性領
域を電気的に分離絶縁する素子分離絶縁層を形成するこ
とのできる半導体装置の製造方法を提供することを目的
とする。
板内への埋め込み絶縁層の形成工程のみにより、活性領
域を電気的に分離絶縁する素子分離絶縁層を形成するこ
とのできる半導体装置の製造方法を提供することを目的
とする。
［課題を解決するための手段］ 本発明の半導体装置の製造方法は、半導体基板の主表
面上の所定位置に、イオン注入を阻止するマスクを形成
する工程と、半導体基板の主表面の方線方向に対して所
定角度をなす斜め方向から、少なくともイオン注入エネ
ルギを変化させながら、前記半導体基板と反応して絶縁
物層を形成するイオンを照射する工程とを備えている。
このイオンを照射する工程においては、半導体基板をそ
の表面に平行な面内において、イオンの照射方向に対し
て相対的に、連続的あるいは断続的に回転させることに
より、半導体基板の主表面に、底面を絶縁物層で包囲さ
れ島状に分離された半導体領域を形成する。
面上の所定位置に、イオン注入を阻止するマスクを形成
する工程と、半導体基板の主表面の方線方向に対して所
定角度をなす斜め方向から、少なくともイオン注入エネ
ルギを変化させながら、前記半導体基板と反応して絶縁
物層を形成するイオンを照射する工程とを備えている。
このイオンを照射する工程においては、半導体基板をそ
の表面に平行な面内において、イオンの照射方向に対し
て相対的に、連続的あるいは断続的に回転させることに
より、半導体基板の主表面に、底面を絶縁物層で包囲さ
れ島状に分離された半導体領域を形成する。
［作用］ 上記工程を有することにより本発明によれば、半導体
基板と反応して絶縁物を形成するイオン注入工程のみに
より、半導体基板中の活性領域の下方を包囲する素子分
離絶縁膜が形成される。
基板と反応して絶縁物を形成するイオン注入工程のみに
より、半導体基板中の活性領域の下方を包囲する素子分
離絶縁膜が形成される。
なお、本発明におけるイオン注入工程においては、イ
オン注入エネルギとイオン注入量の双方を断続的に変化
させるのが望ましい。これは、イオン注入量を一定にし
てイオン注入エネルギのみを変化させた場合に、イオン
注入深さによってイオンの分布の広がりが変化すること
による問題点と、連続的にイオンを照射することによる
マスクの劣化を解消するためである。
オン注入エネルギとイオン注入量の双方を断続的に変化
させるのが望ましい。これは、イオン注入量を一定にし
てイオン注入エネルギのみを変化させた場合に、イオン
注入深さによってイオンの分布の広がりが変化すること
による問題点と、連続的にイオンを照射することによる
マスクの劣化を解消するためである。
また、本発明のイオン注入前に形成するマスクは、半
導体基板の主表面にシリコン酸化膜をパターンニング形
成した後に、さらにその表面および側面をシリコン窒化
膜で覆ったものを用いるのが望ましい。これは、半導体
基板とマスクとの間の応力発生による半導体基板表面の
損傷を防止するとともに、マスク側面部での照射イオン
によるマスクの劣化を防止することができるからであ
る。
導体基板の主表面にシリコン酸化膜をパターンニング形
成した後に、さらにその表面および側面をシリコン窒化
膜で覆ったものを用いるのが望ましい。これは、半導体
基板とマスクとの間の応力発生による半導体基板表面の
損傷を防止するとともに、マスク側面部での照射イオン
によるマスクの劣化を防止することができるからであ
る。
［実施例］ 以下、本発明の一実施例を、第1A図ないし第1H図に基
づいて具体的に説明する。本実施例は、上記公報（特開
昭61−185950号公報）に開示された従来の半導体装置の
製造方法に、注入イオンのビームエネルギを変動させて
イオンの濃度分布中心を基板の深さ方向に変動させると
いう従来の考え方（たとえば特開昭64−37835号公報な
ど）を組合せて適用し、さらに改善を加えたものであ
る。
づいて具体的に説明する。本実施例は、上記公報（特開
昭61−185950号公報）に開示された従来の半導体装置の
製造方法に、注入イオンのビームエネルギを変動させて
イオンの濃度分布中心を基板の深さ方向に変動させると
いう従来の考え方（たとえば特開昭64−37835号公報な
ど）を組合せて適用し、さらに改善を加えたものであ
る。
本実施例の半導体装置の製造方法においては、まず、
第1A図を参照して、単結晶シリコンからなる半導体基板
21の主表面全面に、熱酸化法あるいはCVD法によって厚
さ2000Å程度のシリコン酸化膜23を形成する。その後、
所定パターンのレジストマスク28を写真製版によって形
成する。次に、反応性イオンエッチングによって露出し
たシリコン酸化膜23を除去し、第1B図に示すパターンが
できあがる。次に、第1C図を参照して、半導体基板21上
全面に、CVD法などにより、厚さ約5000Åのシリコン窒
化膜24を堆積させ、さらにその表面に、所定のパターン
のレジストマスク29を写真製版によって形成する。その
後、露出したシリコン窒化膜24を反応性イオンエッチン
グによって除去し、第1D図に示す所定パターンのマスク
25が形成される。
第1A図を参照して、単結晶シリコンからなる半導体基板
21の主表面全面に、熱酸化法あるいはCVD法によって厚
さ2000Å程度のシリコン酸化膜23を形成する。その後、
所定パターンのレジストマスク28を写真製版によって形
成する。次に、反応性イオンエッチングによって露出し
たシリコン酸化膜23を除去し、第1B図に示すパターンが
できあがる。次に、第1C図を参照して、半導体基板21上
全面に、CVD法などにより、厚さ約5000Åのシリコン窒
化膜24を堆積させ、さらにその表面に、所定のパターン
のレジストマスク29を写真製版によって形成する。その
後、露出したシリコン窒化膜24を反応性イオンエッチン
グによって除去し、第1D図に示す所定パターンのマスク
25が形成される。
次に半導体基板21の主表面の方線方向に対して所定角
度θをなす方向から、酸素イオンを断続的に照射する。
この酸素イオンの照射と同時に、半導体基板21をその主
表面の任意の法線のまわりに連続的に回転させる。この
酸素イオンの照射は、たとえば、第3A図のグラフ中に示
すように、イオン注入エネルギが30KeV〜200KeV、イオ
ン注入量が2.0×1018/cm2〜2.0×1018/cm2のそれぞれ５
段階に変動させる。このように、イオン注入エネルギお
よびイオン注入量の双方を変動させたのは次の理由によ
る。酸素イオン注入量をそれぞれの段階で1.0×1018/cm
2で一定とし、イオン注入エネルギを50KeV〜200KeVの４
段階に変えた場合、第3B図のグラフに示すように、基板
表面からの注入深さが深くなるほど、注入イオン濃度の
分布中心からの濃度分布の広がりが大きくなってしま
う。したがって、各イオン注入量を一定にしてイオン注
入エネルギのみを段階的に変えた場合、形成される埋め
込み絶縁層22は、第４図に示すように、活性領域27の中
央近傍においてその濃度分布が深さ方向に広がってしま
い、かつその濃度が薄くなる。したがって、素子の分離
絶縁に必要な埋め込み絶縁層22が活性領域27の中央の下
方において形成できないだけでなく、酸素イオンが混入
しない活性領域27の領域自体の大きさが十分確保できな
いという問題がある。
度θをなす方向から、酸素イオンを断続的に照射する。
この酸素イオンの照射と同時に、半導体基板21をその主
表面の任意の法線のまわりに連続的に回転させる。この
酸素イオンの照射は、たとえば、第3A図のグラフ中に示
すように、イオン注入エネルギが30KeV〜200KeV、イオ
ン注入量が2.0×1018/cm2〜2.0×1018/cm2のそれぞれ５
段階に変動させる。このように、イオン注入エネルギお
よびイオン注入量の双方を変動させたのは次の理由によ
る。酸素イオン注入量をそれぞれの段階で1.0×1018/cm
2で一定とし、イオン注入エネルギを50KeV〜200KeVの４
段階に変えた場合、第3B図のグラフに示すように、基板
表面からの注入深さが深くなるほど、注入イオン濃度の
分布中心からの濃度分布の広がりが大きくなってしま
う。したがって、各イオン注入量を一定にしてイオン注
入エネルギのみを段階的に変えた場合、形成される埋め
込み絶縁層22は、第４図に示すように、活性領域27の中
央近傍においてその濃度分布が深さ方向に広がってしま
い、かつその濃度が薄くなる。したがって、素子の分離
絶縁に必要な埋め込み絶縁層22が活性領域27の中央の下
方において形成できないだけでなく、酸素イオンが混入
しない活性領域27の領域自体の大きさが十分確保できな
いという問題がある。
このように、第3A図のグラフに示す５段階のイオン注
入エネルギおよびイオン注入量の変動制御により、第1F
図に示すように、マスク25の下方に十分な深さの活性領
域27を確保しつつ、その活性領域を包囲して分離絶縁す
る埋め込み絶縁層22を形成することができる。次に、マ
スク25をエッチングにより除去し、第1G図に示す構造が
形成される。その後、第1H図を参照して、活性領域27の
表面の中央近傍に、ゲート絶縁膜30および多結晶シリコ
ン層31を形成し、さらに所定のパターンニングを行なっ
て、ゲート電極32を形成する。次にこのゲート電極32を
マスクとして、リンやひ素などの不純物イオンを半導体
基板21上に照射し、ソース／ドレイン領域となる不純物
拡散層33を形成する。このようにして、埋め込み絶縁層
22によって分離絶縁された活性領域27の表面にMOS型電
界効果トランジスタが形成される。
入エネルギおよびイオン注入量の変動制御により、第1F
図に示すように、マスク25の下方に十分な深さの活性領
域27を確保しつつ、その活性領域を包囲して分離絶縁す
る埋め込み絶縁層22を形成することができる。次に、マ
スク25をエッチングにより除去し、第1G図に示す構造が
形成される。その後、第1H図を参照して、活性領域27の
表面の中央近傍に、ゲート絶縁膜30および多結晶シリコ
ン層31を形成し、さらに所定のパターンニングを行なっ
て、ゲート電極32を形成する。次にこのゲート電極32を
マスクとして、リンやひ素などの不純物イオンを半導体
基板21上に照射し、ソース／ドレイン領域となる不純物
拡散層33を形成する。このようにして、埋め込み絶縁層
22によって分離絶縁された活性領域27の表面にMOS型電
界効果トランジスタが形成される。
このようにして形成されたMOS型電界効果トランジス
タは、半導体基板１の主表面から所定の深さにわたっ
て、埋め込み絶縁層22によって完全に素子分離されるた
め、不純物拡散層33と半導体基板21との間のpn接合の接
合容量に起因する寄生容量によって生ずる種々の問題点
が解消する。この寄生容量によって生ずる問題点として
代表的なものには、Ｃ（Complementary）MOS構造に形成
されている寄生バイポーラトランジスタがノイズ信号な
どによってスイッチング動作し、インバータがショート
状態となってしまういわゆるラッチアップという現象が
挙げられる。
タは、半導体基板１の主表面から所定の深さにわたっ
て、埋め込み絶縁層22によって完全に素子分離されるた
め、不純物拡散層33と半導体基板21との間のpn接合の接
合容量に起因する寄生容量によって生ずる種々の問題点
が解消する。この寄生容量によって生ずる問題点として
代表的なものには、Ｃ（Complementary）MOS構造に形成
されている寄生バイポーラトランジスタがノイズ信号な
どによってスイッチング動作し、インバータがショート
状態となってしまういわゆるラッチアップという現象が
挙げられる。
また、本実施例によれば、上記従来技術のように熱酸
化によって活性領域の側面の分離絶縁膜を形成する必要
がなくなるため、工程数が減少し、生産性が向上する。
化によって活性領域の側面の分離絶縁膜を形成する必要
がなくなるため、工程数が減少し、生産性が向上する。
なお上記実施例においては、半導体基板21の回転を、
酸素イオンの照射と同時に連続的に行なわせることによ
って埋め込み絶縁層22を形成したが、半導体基板21の回
転を連続的には行なわずに、マスク25の平面形状すなわ
ち形成すべき活性領域27の平面形状に応じて、半導体基
板21を断続的に回転させることによっても、埋め込み絶
縁層22を形成することができる。すなわち、マスク25お
よび活性領域27が、一定断面の細長い形状を有する場合
には、まず第2A図に示すように半導体基板21の主表面の
方線方向に対して角度θをなす斜め方向から酸素イオン
を照射し、半導体基板21を制止させた状態で、第3A図の
グラフに示す５段階にイオン注入エネルギおよびイオン
注入量を変化させる。これにより、まず各活性領域27の
左側半分の埋め込み絶縁層22が形成される。次に、半導
体基板21をその主表面の任意の法線を軸として、酸素イ
オン注入方向に対して相対的に180゜回転させ、その状
態で半導体基板21を静止させて、さらに第3A図のグラフ
に示す５段階にイオン注入エネルギおよびイオン注入量
を変化させる。それによって活性領域27の下側を包囲す
る残り半分の埋め込み絶縁層22が形成される。このよう
に、上記実施例の第1E図に示す工程を第2A図および第2B
図に示す工程と置き換えることによっても、埋め込み絶
縁層22のみによって、活性領域27の下側を包囲する素子
分離絶縁層が形成され、その作用効果は上記実施例とほ
ぼ同様である。
酸素イオンの照射と同時に連続的に行なわせることによ
って埋め込み絶縁層22を形成したが、半導体基板21の回
転を連続的には行なわずに、マスク25の平面形状すなわ
ち形成すべき活性領域27の平面形状に応じて、半導体基
板21を断続的に回転させることによっても、埋め込み絶
縁層22を形成することができる。すなわち、マスク25お
よび活性領域27が、一定断面の細長い形状を有する場合
には、まず第2A図に示すように半導体基板21の主表面の
方線方向に対して角度θをなす斜め方向から酸素イオン
を照射し、半導体基板21を制止させた状態で、第3A図の
グラフに示す５段階にイオン注入エネルギおよびイオン
注入量を変化させる。これにより、まず各活性領域27の
左側半分の埋め込み絶縁層22が形成される。次に、半導
体基板21をその主表面の任意の法線を軸として、酸素イ
オン注入方向に対して相対的に180゜回転させ、その状
態で半導体基板21を静止させて、さらに第3A図のグラフ
に示す５段階にイオン注入エネルギおよびイオン注入量
を変化させる。それによって活性領域27の下側を包囲す
る残り半分の埋め込み絶縁層22が形成される。このよう
に、上記実施例の第1E図に示す工程を第2A図および第2B
図に示す工程と置き換えることによっても、埋め込み絶
縁層22のみによって、活性領域27の下側を包囲する素子
分離絶縁層が形成され、その作用効果は上記実施例とほ
ぼ同様である。
上記各実施例において、酸素イオンの半導体基板21主
表面に対する照射方向は、半導体基板21の主表面の法線
方向を基準とした角度θが45゜程度になるように設定す
ることが望ましい。また、上記実施例においては、半導
体基板21を単結晶シリコンからなるものとし、埋め込み
絶縁層22を形成するための照射イオンを酸素イオンとし
たが、これらに限られるものではなく、半導体基板21の
材質と照射イオンの種類は、種々の組合せが考えられ
る。ただし、そのイオンを半導体基板21内に注入するこ
とによって、相互に反応して絶縁物の層が形成されるも
のでなければならない。
表面に対する照射方向は、半導体基板21の主表面の法線
方向を基準とした角度θが45゜程度になるように設定す
ることが望ましい。また、上記実施例においては、半導
体基板21を単結晶シリコンからなるものとし、埋め込み
絶縁層22を形成するための照射イオンを酸素イオンとし
たが、これらに限られるものではなく、半導体基板21の
材質と照射イオンの種類は、種々の組合せが考えられ
る。ただし、そのイオンを半導体基板21内に注入するこ
とによって、相互に反応して絶縁物の層が形成されるも
のでなければならない。
また、マスク25の断面構造を、シリコン酸化膜23の表
面だけでなくその側面をもシリコン窒化膜24で覆うこと
にしたのは、斜め方向から酸素イオンを連続的に照射す
ることによって、マスク25の側部のシリコン酸化膜23が
浸蝕され、それによて埋め込み絶縁層22の幅が設計値よ
りも大きくなってしまうことを防止するためである。
面だけでなくその側面をもシリコン窒化膜24で覆うこと
にしたのは、斜め方向から酸素イオンを連続的に照射す
ることによって、マスク25の側部のシリコン酸化膜23が
浸蝕され、それによて埋め込み絶縁層22の幅が設計値よ
りも大きくなってしまうことを防止するためである。
［発明の効果］ 以上述べたように本発明によれば、半導体基板と反応
して絶縁層を形成するイオンを、半導体基板の方線方向
に対して所定の角度を形成させて、断続的に、かつ少な
くともイオン注入エネルギを段階的に変化させて、かつ
半導体基板をその主表面の任意の法線を回転軸として適
宜回転させることによりイオン照射とその後の熱処理の
みによって、活性領域の下側を包囲する埋め込み絶縁層
を形成することができる。したがって、活性領域の側部
の素子分離絶縁膜を熱酸化によって形成する従来の方法
に比べて生産性が向上するとともに、活性領域における
結晶性の劣化やイオンの残留なども防止される。さらに
本発明の方法によれば、イオン注入エネルギのみでなく
イオン注入量をも適宜制御すれば、半導体基板主表面か
らの深さにかかわらず一定の幅を有する埋め込み絶縁層
を形成することも可能である。
して絶縁層を形成するイオンを、半導体基板の方線方向
に対して所定の角度を形成させて、断続的に、かつ少な
くともイオン注入エネルギを段階的に変化させて、かつ
半導体基板をその主表面の任意の法線を回転軸として適
宜回転させることによりイオン照射とその後の熱処理の
みによって、活性領域の下側を包囲する埋め込み絶縁層
を形成することができる。したがって、活性領域の側部
の素子分離絶縁膜を熱酸化によって形成する従来の方法
に比べて生産性が向上するとともに、活性領域における
結晶性の劣化やイオンの残留なども防止される。さらに
本発明の方法によれば、イオン注入エネルギのみでなく
イオン注入量をも適宜制御すれば、半導体基板主表面か
らの深さにかかわらず一定の幅を有する埋め込み絶縁層
を形成することも可能である。
第1A図，第Ｂ図、第1C図，第1D図，第1E図，第1F図，第
1G図，第1H図は、本発明の一実施例の半導体装置の製造
工程を、工程ごとに順次示す断面図である。 第2A図および第2B図は、本発明の他の実施例の工程の一
部を順次示す断面図である。 第3A図は、本発明の実施例において適用された酸素イオ
ンの注入エネルギおよび注入量の、各段階ごとの、基板
表面からの注入深さと注入イオン濃度分布との関係をあ
らわすグラフを示す図、第3B図は、イオン注入量を一定
にしてイオン注入エネルギのみを段階的に変えた場合
の、基板表面からの注入深さと注入イオン濃度分布の関
係をあらわすグラフを示す図である。 第４図は、第3B図に示すグラフに表された条件で、本発
明の実施例のイオン注入を行なった場合の埋め込み絶縁
層22の形成状態を示す断面図である。 第5A図，第5B図，第5C図、第5D図，第5E図，第5F図，第
5G図は、従来のSIMOX法による素子分離絶縁構造の形成
工程を順次示す断面図である。 第6A図，第6B図，第6C図、第6D図，第6E図は、第5A図な
いし第5G図に示す従来の方法の問題点を解消するため
の、従来の半導体装置の製造方法を、工程ごとに順次示
す断面図である。 図において、21は半導体基板、22は埋め込み絶縁層、23
はシリコン酸化膜、24はシリコン窒化膜、25はマスク、
27は活性領域である。
1G図，第1H図は、本発明の一実施例の半導体装置の製造
工程を、工程ごとに順次示す断面図である。 第2A図および第2B図は、本発明の他の実施例の工程の一
部を順次示す断面図である。 第3A図は、本発明の実施例において適用された酸素イオ
ンの注入エネルギおよび注入量の、各段階ごとの、基板
表面からの注入深さと注入イオン濃度分布との関係をあ
らわすグラフを示す図、第3B図は、イオン注入量を一定
にしてイオン注入エネルギのみを段階的に変えた場合
の、基板表面からの注入深さと注入イオン濃度分布の関
係をあらわすグラフを示す図である。 第４図は、第3B図に示すグラフに表された条件で、本発
明の実施例のイオン注入を行なった場合の埋め込み絶縁
層22の形成状態を示す断面図である。 第5A図，第5B図，第5C図、第5D図，第5E図，第5F図，第
5G図は、従来のSIMOX法による素子分離絶縁構造の形成
工程を順次示す断面図である。 第6A図，第6B図，第6C図、第6D図，第6E図は、第5A図な
いし第5G図に示す従来の方法の問題点を解消するため
の、従来の半導体装置の製造方法を、工程ごとに順次示
す断面図である。 図において、21は半導体基板、22は埋め込み絶縁層、23
はシリコン酸化膜、24はシリコン窒化膜、25はマスク、
27は活性領域である。
Claims (1)
- 【請求項１】半導体基板の主表面上の所定位置に、イオ
ン注入を阻止するマスクを形成する工程と、 前記半導体基板の前記主表面の方線方向に対して所定角
度をなす斜め方向から、少なくともイオン注入エネルギ
を変化させながら、前記半導体基板と反応して絶縁物層
を形成するイオンを照射する工程と を備え、 前記イオンを照射する工程においては、前記半導体基板
を、その表面に平行な面内において、前記イオン照射方
向に対して相対的に、連続的にあるいは断続的に回転さ
せることにより、前記半導体基板の前記主表面に、底面
を絶縁物層で包囲され島状に分離された半導体領域を形
成することを特徴とする、半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222053A JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
| US08/086,741 US5346841A (en) | 1990-08-21 | 1993-07-06 | Method of manufacturing semiconductor device using ion implantation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2222053A JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102317A JPH04102317A (ja) | 1992-04-03 |
| JP3012673B2 true JP3012673B2 (ja) | 2000-02-28 |
Family
ID=16776362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2222053A Expired - Fee Related JP3012673B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5346841A (ja) |
| JP (1) | JP3012673B2 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5806802A (en) * | 1993-11-12 | 1998-09-15 | Scott; David D. | Apparatus and methods for in-space satellite operations |
| FR2714200B1 (fr) * | 1993-11-25 | 1996-12-27 | Fujitsu Ltd | Dispositif à onde acoustique de surface et son procédé de fabrication. |
| JP3139904B2 (ja) * | 1993-12-28 | 2001-03-05 | 新日本製鐵株式会社 | 半導体基板の製造方法および製造装置 |
| JP3427114B2 (ja) * | 1994-06-03 | 2003-07-14 | コマツ電子金属株式会社 | 半導体デバイス製造方法 |
| US5488004A (en) * | 1994-09-23 | 1996-01-30 | United Microelectronics Corporation | SOI by large angle oxygen implant |
| SG50741A1 (en) * | 1995-07-26 | 1998-07-20 | Chartered Semiconductor Mfg | Method for minimizing the hot carrier effect in m-mosfet devices |
| US5712173A (en) * | 1996-01-24 | 1998-01-27 | Advanced Micro Devices, Inc. | Method of making semiconductor device with self-aligned insulator |
| FR2756847B1 (fr) * | 1996-12-09 | 1999-01-08 | Commissariat Energie Atomique | Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique |
| US5976952A (en) * | 1997-03-05 | 1999-11-02 | Advanced Micro Devices, Inc. | Implanted isolation structure formation for high density CMOS integrated circuits |
| US6083794A (en) * | 1997-07-10 | 2000-07-04 | International Business Machines Corporation | Method to perform selective drain engineering with a non-critical mask |
| TW358236B (en) * | 1997-12-19 | 1999-05-11 | Nanya Technology Corp | Improved local silicon oxidization method in the manufacture of semiconductor isolation |
| US6258693B1 (en) | 1997-12-23 | 2001-07-10 | Integrated Device Technology, Inc. | Ion implantation for scalability of isolation in an integrated circuit |
| US6197656B1 (en) * | 1998-03-24 | 2001-03-06 | International Business Machines Corporation | Method of forming planar isolation and substrate contacts in SIMOX-SOI. |
| GB2344455A (en) * | 1998-12-01 | 2000-06-07 | Mitel Semiconductor Ab | Semiconductor device with low parasitic capacitance |
| US6074929A (en) * | 1998-12-22 | 2000-06-13 | National Semiconductor Corporation | Box isolation technique for integrated circuit structures |
| AU2993600A (en) * | 1999-02-12 | 2000-08-29 | Ibis Technology Corporation | Patterned silicon-on-insulator devices |
| US6235607B1 (en) * | 1999-12-07 | 2001-05-22 | Advanced Micro Devices, Inc. | Method for establishing component isolation regions in SOI semiconductor device |
| US6784072B2 (en) * | 2002-07-22 | 2004-08-31 | International Business Machines Corporation | Control of buried oxide in SIMOX |
| JP4790211B2 (ja) * | 2003-06-13 | 2011-10-12 | シルトロニック・ジャパン株式会社 | Ｓｏｉ基板と半導体基板及びその製造方法 |
| KR100487927B1 (ko) * | 2003-07-21 | 2005-05-09 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| US7115463B2 (en) * | 2004-08-20 | 2006-10-03 | International Business Machines Corporation | Patterning SOI with silicon mask to create box at different depths |
| US7945086B2 (en) * | 2006-01-12 | 2011-05-17 | Kla-Tencor Technologies Corporation | Tungsten plug deposition quality evaluation method by EBACE technology |
| US8052885B2 (en) * | 2006-01-12 | 2011-11-08 | Kla-Tencor Corporation | Structural modification using electron beam activated chemical etch |
| WO2007100933A2 (en) * | 2006-01-12 | 2007-09-07 | Kla Tencor Technologies Corporation | Etch selectivity enhancement, deposition quality evaluation, structural modification and three-dimensional imaging using electron beam activated chemical etch |
| US7879730B2 (en) * | 2006-01-12 | 2011-02-01 | Kla-Tencor Technologies Corporation | Etch selectivity enhancement in electron beam activated chemical etch |
| US8110890B2 (en) | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US7741190B2 (en) * | 2007-08-09 | 2010-06-22 | National Semiconductor Corporation | Method of selective oxygen implantation to dielectrically isolate semiconductor devices using no extra masks |
| US20100193879A1 (en) * | 2009-02-05 | 2010-08-05 | Ming-Han Liao | Isolation Region Implant and Structure |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126131A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0235387B2 (ja) * | 1981-07-27 | 1990-08-09 | Pioneer Electronic Corp | Kirokudeisukunokirokuoyobisaiseihoshiki |
| FR2571544B1 (fr) * | 1984-10-05 | 1987-07-31 | Haond Michel | Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres |
| JPS61185950A (ja) * | 1985-02-13 | 1986-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4676841A (en) * | 1985-09-27 | 1987-06-30 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fabrication of dielectrically isolated devices utilizing buried oxygen implant and subsequent heat treatment at temperatures above 1300° C. |
| US4810664A (en) * | 1986-08-14 | 1989-03-07 | Hewlett-Packard Company | Method for making patterned implanted buried oxide transistors and structures |
| JPH0748516B2 (ja) * | 1986-09-26 | 1995-05-24 | アメリカン テレフォン アンド テレグラフ カムパニー | 埋没導電層を有する誘電的に分離されたデバイスの製造方法 |
| JPS63283127A (ja) * | 1987-05-15 | 1988-11-21 | Mitsubishi Electric Corp | バイポ−ラ型半導体装置の製造方法 |
| JPS6421919A (en) * | 1987-07-16 | 1989-01-25 | Nec Corp | Manufacture of semiconductor device |
| JPS6437835A (en) * | 1987-08-04 | 1989-02-08 | Nec Corp | Formation of layer of semiconductor device through ion implantation |
| JP2668538B2 (ja) * | 1988-02-05 | 1997-10-27 | ヤマハ株式会社 | 集積回路装置の製法 |
-
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1993
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| Publication number | Publication date |
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| JPH04102317A (ja) | 1992-04-03 |
| US5346841A (en) | 1994-09-13 |
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