JPWO2004088913A1 - 位相比較回路及びクロックリカバリ回路 - Google Patents
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Abstract
Description
光受信回路では、クロックリカバリ回路が入力データ信号からクロック信号を抽出して、このクロック信号で識別回路がデータ信号の識別を行っている。このクロック信号の抽出においては、誤り訂正符号を用いたことによるメリットは無いので、入力信号のSN比が悪いという、より厳しい条件下で動作することが要求されている。
従来のPLL方式のクロックリカバリ回路1と識別回路2の構成例を図1に示す。図1に示すようにクロックリカバリ回路は、データ信号とクロック信号の位相を比較し、位相差に応じた信号を出力する位相比較回路3と、位相差に応じた信号を平滑化するためのループフィルタ4と、ループフィルタ4の出力に応じた周波数を有するクロック信号を発生する電圧制御型発信回路5(VCO)とを有する。クロックリカバリ回路1は、クロック信号の位相がデータ信号の位相に対して遅れればクロック信号の位相を進めるように動作し、クロック信号の位相がデータ信号の位相に対して進めばクロック信号の位相を遅らせるように動作する。
識別回路2において、できるだけ識別誤りを発生させないようにするためには、クロックリカバリ回路1の出力クロック信号の位相が、上記の動作により入力データ信号の位相に正確に追従することが望ましい。ここで、入力データ信号のSN比が良い場合には、データ信号とクロック信号の位相差が位相比較回路3において正常に検出され、両者間の位相を一致するようにクロック信号の位相が正常に制御される。
しかし、入力データ信号のSN比が悪い場合には、データ信号に振幅方向の雑音成分が乗っており、位相比較回路3ではこの雑音が位相雑音に変換された成分も検出してしてしまう結果、クロック信号の位相を過剰に制御してしまい、識別符号誤りの増加、クロック信号のジッタ増加、更にはPLLの同期外れといった問題を引き起こす可能性がある。
上記のように、従来技術では、データ信号の持つ位相雑音成分だけでなく、振幅方向の雑音成分も位相雑音として検出してしまうという問題がある。このような問題と関連し、±πを越えるような大きな位相差が発生した場合には、PLL回路におけるサイクルスリップが発生し、PLL回路の同期外れが発生するという問題がある。
従来のPLL回路であれば、データ信号とクロック信号との位相差が±π(時間にして±T/2、Tは1タイムスロットである。Tの時間に伝送される情報単位は1ビットである)以内であれば、位相差0となる最適位相にクロック信号の位相が制御され、PLL回路の同期が保たれる。しかし、±πを越える位相差が発生した場合には、φ=±2πにクロック信号の位相を制御しようとPLL回路が動作するためサイクルスリップが発生し、PLL回路の同期外れが発生する。これは、データ信号とクロック信号との位相比較回路1が、データ信号の1タイムスロット毎の周期特性を持っているためである。なお、クロックリカバリ回路に関する先行技術として下記の文献に記載された技術がある。
上記の目的は、データ信号とクロック信号との位相差を示す位相差信号を出力する位相比較回路を、異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの1つの信号を出力するか又は出力しないかを制御する制御部とを有するように構成することにより達成できる。
本発明によれば、位相比較部から出力される複数の位相差信号の全部又は一部を用いることにより、データ信号の立ち上がり又は立ち下がり形状を判断できる。そして、立ち上がり又は立ち下がりが急峻である場合に1つの位相差信号を出力することにより、振幅方向の雑音の影響を除去できる。
また、本発明の目的は、位相比較回路と、フィルタと、電圧制御型発振回路とを有するPLL回路を有するクロックリカバリ回路を、入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを有するように構成することでも達成できる。
本発明によれば、±πを超える位相差がある場合でも、サイクルスリップを起こすことなく位相差を修正するようにクロック信号の位相を制御できる。
図2は、第1〜第4の実施例における位相比較回路の原理を説明するための構成図である。
図3は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。
図4は、エッジの立ち上がり形状の検出方法を説明するための図である(データ信号の立ち上がりが急峻な場合)。
図5は、エッジの立ち上がり形状の検出方法を説明するための図である(データ信号の立ち上がりが緩やかな場合)。
図6は、第1の実施例における位相比較回路の構成図である。
図7は、第2の実施例における位相比較回路の構成図である。
図8は、第3の実施例における位相比較回路の構成図である。
図9は、第4の実施例における位相比較回路の構成図である。
図10は、Hogge型位相比較回路の特性を示す図である。
図11は、第4の実施例における位相比較回路の動作を説明するためのタイミングチャートである。
図12は、第5の実施例におけるクロックリカバリ回路の構成図である。
図13は、第4の実施例におけるクロックリカバリ回路の動作を説明するためのタイミングチャートである。
図14は、各信号の特性を示す図である。
図15は、本発明の実施例の位相比較回路が適用されるクロックリカバリ回路の例である。
図16は、本発明の実施例の位相比較回路もしくはクロックリカバリ回路が使用される光受信回路を有する光通信システムの全体の構成図である。
まず、第1から第4の実施例の原理について説明する。図2はその原理を説明するための位相比較回路の構成図である。なお、この位相比較回路は、例えば図1で示したようなクロックリカバリ回路における位相比較回路3として用いられるものである。
図2に示す位相比較回路は、複数の増幅器101〜10nと、各増幅器からの信号とクロック信号の位相を比較し、位相差を示す信号を出力する位相比較回路111〜11nと、振幅方向の雑音の影響を判断するための制御回路12と、位相比較回路101からの信号を保持、出力するサンプルアンドホールド回路13を有している。この位相比較回路の動作を次に説明する。
入力されたデータ信号は分岐され、増幅器101〜10nに入力される。増幅器101〜10nはそれぞれ異なる識別レベル1〜nを持ち、増幅されそれぞれの識別レベルで識別されたデータ信号は、データ信号が識別レベルを横切った時点での位相情報を持つと考えることができる。各増幅器101〜10nは、その位相に応じた信号を出力する。これらの出力信号から、各増幅器から出力される信号の位相差を位相比較回路111〜11nで検出することにより、データ信号の立ち上がり及び立ち下がりエッジの形状(傾きが大きいか小さいか、すなわち、所定の識別レベルにはさまれる幅の分だけデータ信号の電圧が変化する時間が短いか長いか)を検出する。そして、制御回路12で、そのエッジの形状から振幅方向の雑音の影響を判断し、それが大きい場合には、そのときにサンプルアンドホールド回路13に入力した位相比較回路111からの位相差信号を出力しない。振幅方向の雑音の影響が小さい場合には、サンプルアンドホールド回路13に入力した位相比較回路1からの位相差信号を出力する。
この動作原理を図3〜5を用いて説明する。これらの図では増幅器が3つの場合を例にとり説明する。
図3は、振幅方向の雑音が入力データ信号の検出位相にどのような影響を及ぼすかを説明するための図である。(a)はデータ信号のエッジの立ち上がりが急峻な場合を示し、(b)はデータ信号のエッジの立ち上がりが緩やかな場合を示す。上記のように、データ信号の位相は、ある識別レベルを設けて、データ信号のレベルがその識別レベルを横切った時点での位相として検出されるものとする。
図3の(a)と(b)の各々に示すように、データ信号の位相は実際には変化していないにもかかわらず、振幅方向の雑音がある場合には、雑音がない場合の位相に対して変化した位相が検出される。そして、立上りが緩やかであるほど、振幅方向の雑音により位相が大きく変化したように見える。
従って、立ち上がりが緩やかな場合には振幅方向の雑音の影響が大きく出ることから、データ信号のエッジの立ち上がりが緩やかか急かを検出し、エッジの立ち上がりが緩やかである場合に検出したクロック信号との位相差を示す信号をVCOへの入力として使用せずに、エッジの立ち上がりが急である場合に検出したクロック信号との位相差を示す信号をVCOへの入力として使用すれば、振幅方向の雑音の影響を小さくすることができる。このようなことを原理として図2に示す位相比較回路は構成されている。
次に、図2に示す位相比較回路が、どのようにしてデータ信号のエッジの立ち上がりが緩やかか急かを検出するかを説明する。
図4はデータ信号の立ち上がりが急峻な場合の例を示しており、図5はデータ信号の立ち上がりが緩やかな場合の例を示している。図4と図5において、データ信号が識別レベル1を横切ったときの位相がAであり、データ信号が識別レベル2を横切ったときの位相がBであり、データ信号が識別レベル3を横切ったときの位相がCであることを示している。そして、識別レベル1のときのAとクロック信号との位相差が位相差1であり、識別レベル2のときのBとクロック信号との位相差が位相差2であり、識別レベル3のときのCとクロック信号との位相差が位相差3である。
図4と図5を比較するとわかるように、位相差3と位相差2との差が図4の場合より図5の場合のほうが大きい。これは、図5の場合のほうがデータ信号のエッジの立ち上がりが緩やかであるためである。
このように、異なる識別レベルを用いて検出した位相のクロック信号との位相差を検出し、位相差間の差を求めることにより、エッジの立ち上がりが緩やかか急峻かを判断できる。図4、図5の例を図2の回路に適用する場合、位相差2と位相差3の信号が制御回路12に入力され、位相差2と位相差3との差がある基準値より大きければサンプルアンドホールド回路13から位相差1の信号を出力せず、ある基準値より小さければ出力する。
図4及び図5の例は、図2の位相比較回路において、増幅器と位相比較回路とをそれぞれ3つ用いる場合に相当するが、更に数を増やすことにより、より詳細に、またより精度良くエッジ形状を検出することが可能となる。
(第1の実施例)
上記の原理に基づく第1の実施例について説明する。図6に第1の実施例における位相比較回路の構成を示す。
第1の実施例における位相比較回路は、増幅器201〜203と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路211〜213と、位相比較回路212からの位相差φ2と位相比較回路213からの位相差φ3との差を求める回路22と、基準値Δφminと回路22からの出力値とを比較するコンパレータ23と、位相比較回路211からの信号を保持、出力するサンプルアンドホールド回路24とを有している。なお、回路22とコンパレータ23とが図2に示す制御回路12に対応する。
同図に示すように、増幅器201には識別レベルVthが与えられ、増幅器202には識別レベルVth+dVが与えられ、増幅器203には識別レベルVth−dVが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号との位相を比較し、位相比較回路212の出力φ2と位相比較回路213の出力φ3との差と、Δφminとをコンパレータ23が比較し、差がΔφmin以下の場合にサンプルアンドホールド回路24に位相比較回路211の出力φ1を出力するように指示し、Δφmin以上の場合にはφ1を保持するように指示する。これにより、振幅方向の雑音の影響を小さくできる。
(第2の実施例)
次に第2の実施例について説明する。図7に第2の実施例における位相比較回路の構成を示す。
第2の実施例における位相比較回路は、増幅器301〜302と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路311〜312と、位相比較回路311からの位相差φ1と位相比較回路312からの位相差φ2との差を求める回路32と、基準値Δφminと回路32からの出力値とを比較するコンパレータ33と、位相比較回路311からの信号を保持、出力するサンプルアンドホールド回路34とを有している。なお、回路32とコンパレータ33とが図2に示す制御回路12に対応する。
同図に示すように、増幅器301には識別レベルVthが与えられ、増幅器302には識別レベルVth+dVが与えられている。各位相比較回路が、各識別レベルを用いて検出されたデータ信号の位相と、クロック信号の位相を比較し、位相比較回路311の出力φ1と位相比較回路312の出力φ2との間の差とΔφminとをコンパレータ32が比較し、その差がΔφmin以下の場合にサンプルアンドホールド回路34に位相比較回路311の出力φ1を出力するように指示し、Δφmin以上の場合にはφ1を保持するように指示する。
本実施例では、第1の実施例と異なり2組の増幅器と位相比較回路を用いているが、このような構成を用いても最初に説明した原理に基づき振幅方向の雑音の影響を小さくできる。
(第3の実施例)
次に第3の実施例について説明する。図8に第3の実施例における位相比較回路の構成を示す。
第3の実施例における位相比較回路は、増幅器401〜402と、増幅器402の識別レベルを周期的に変化させるための発振器42と、発振器42の信号と識別レベルを示す信号とを加算する加算器43と、各増幅器からの信号とクロック信号の位相を比較する位相比較回路441〜442と、位相比較回路442からの出力φ2の最大値と最小値との差を求める回路45と、基準値Δφminと回路45からの出力値とを比較するコンパレータ46と、位相比較回路441からの信号を保持、出力するサンプルアンドホールド回路47とを有している。なお、回路45とコンパレータ46とが図2に示す制御回路12に対応する。
同図に示すように、増幅器401には識別レベルVthが与えられ、増幅器402にはVthを中心として周期的に変化する識別レベルが与えられる。従って、位相比較回路442から出力される位相差の値は識別レベルに応じて変化する。これにより、異なる識別レベルにおける複数の位相差を得ることが可能となるので、第1、第2の実施例と同様の効果をもたらすことができる。回路45では、位相差の最大値と最小値との差を求め、その差とΔφminとをコンパレータ46が比較し、その差がΔφmin以下の場合にサンプルアンドホールド回路47に位相比較回路441の出力φ1を出力するように指示し、Δφmin以上の場合にはφ1を保持するように指示する。なお、回路45では、位相差の最大値と最小値との差を求める他、発振器における所定の2つのタイミングで得られた位相差の差を求めるようにしてもよい。
(第4の実施例)
次に第4の実施例について説明する。図9に第4の実施例における位相比較回路の構成を示す。
第4の実施例における位相比較回路は、増幅器501〜502と、各増幅器からの信号とクロック信号の位相を比較するHogge型位相比較回路511〜512と、Hogge型位相比較回路511〜512からの出力φ1とφ2に対して排他的論理和(EXOR)演算を施すEXOR回路52と、EXOR回路52の出力値の平均を求めるフィルタ53と、フィルタ53からの出力値と基準値Δφminとを比較するコンパレータ54と、位相比較回路511からの信号を保持、出力するサンプルアンドホールド回路55とを有している。なお、EXOR回路52とフィルタ53とコンパレータ54とが図2に示す制御回路12に対応する。
同図に示すように、増幅器501には識別レベルVthが与えられ、増幅器502には識別レベルVth+dVが与えられている。Hogge型位相比較回路の出力パルスをEXOR演算した後にフィルタ53によって平均値を算出し、その平均値がΔV以下の場合に位相比較回路511の出力φ1を出力し、ΔV以上の場合にはφ1を保持するように動作する。
ここで、Hogge型位相比較回路とは、2個のD−FF(D型フリップフロップ回路)と2個のEXORを用いた位相比較回路であり(IEEE Transactions on Electron Devices VOL.ED−32,No.12 Dec.1985“A Self Correcting Clock Recovery Circuit”,Hogge,pp.2704−2706)、データ信号とクロック信号をD−FFに入力し、D−FFからの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路である。
このHogge型位相比較回路は、図10に示すように、データ信号の立ち上がり又は立ち下がりエッジからその後のクロック信号の立ち上がりエッジまでの遅延時間に応じたパルスを位相差信号として出力する特性を持っている。
図11を用いて第4の実施例の回路の動作について説明する。図11(a)はデータ信号の立ち上がりが急峻な場合の例であり、図11(b)はデータ信号の立ち上がりが緩やかな場合の例である。なお、図9の(1)、(2)、(3)・・で示される点の信号のレベル変動が、図11(a)、(b)において同じ符号(1)、(2)、(3)・・を用いて示されている。
データ信号とクロック信号が図11(a)、(b)の(1)、(2)に示すように入力されている。増幅器501は、識別レベルVthでデータ信号のエッジを識別して得た信号(3)を出力し、増幅器502は、識別レベルVth+dthでデータ信号のエッジを識別して得た信号(4)を出力する。Hogge型位相比較回路511は信号(3)とクロック信号(2)とを比較し、(5)の信号を出力する。Hogge型位相比較回路512は信号(4)とクロック信号(2)を比較し、(6)の信号を出力する。
そして、(5)の信号と(6)の信号に対してEXOR演算を施すことにより、(5)の信号と(6)の信号との差分を表す信号(7)が得られる。この(7)の信号は、Highレベルの状態が長いほど、(5)と(6)の差が大きいことになる。ここではフィルタ53により平均をとり、その平均が所定の基準値ΔV以上か以下かをコンパレータ54が判断する。なお、平均をとるとは、例えばHighレベルの状態を1、Lowレベルの状態を0として時間に対する値の平均を求めることである。
図11(a)に示すように、(7)の平均値がΔV以下の場合はデータ信号の立ち上がりが急峻である。すなわち、振幅方向の雑音の影響が小さいので、この場合にはサンプルアンドホールド回路55はHogge型位相比較回路511からの位相差信号を出力する。
なお、図9に示す位相比較回路は、増幅器とHogge型位相比較回路が2組の場合の例であるが、図6に示す位相比較回路211〜213の各々をHogge型位相比較回路に置き換え、回路22をEXOR回路とフィルタに置き換えた位相比較回路を構成することもできる。
(第5の実施例)
第5の実施例は、大きな位相差が発生した場合でもサイクルスリップを起こすことなく位相制御することが可能なクロックリカバリ回路の実施例である。まず、本実施例の原理について説明する。
従来の技術で説明した通り、データ信号のクロック信号との間で±πを越えるような大きな位相差が発生した場合、従来のPLL回路ではサイクルスリップが発生し、PLL回路の同期外れが発生する。これは、データ信号をランダムな信号として扱っている限り、データ信号とクロック信号との位相差が1タイムスロット以内なのか以上なのかを判断することができないために発生する。
ところで、通常高速光通信システムで伝送されるデータ信号は、あるフレーム構造に従ってデータが並べられており、受信側でそのフレーム構造の同期をとるために、ある定まった同期用パターンを含んでいる。そこで、本実施例では、データ信号に含まれるそのパターンと、抽出したクロック信号に同期して発生させたパターンとの位相ずれを検出することにより、1タイムスロットを越えた位相差を検出し、その位相差に応じたクロック信号の位相制御を行うようにしている。
第5の実施例におけるクロックリカバリ回路を図12に示す。図12に示すように、このクロックリカバリ回路は、PLL回路の部分とパターン比較を行いビットずれ電圧を出力する部分とに分けることができる。PLL回路部分は、位相比較回路60、ループフィルタ61、VCO62、位相比較回路60の出力信号に、後述のビットずれ電圧を加算する加算器63を有している。
パターン比較を行いビットずれ電圧を出力する部分は、クロック信号に同期してパターンを発生するパターン発生回路64、データ信号のパターンを出力するD型フリップフロップ回路(D−FF65)、両パターンの位相を比較するパターン比較回路66、及び位相の違いに応じてビットずれ電圧を発生するビットずれ電圧発生回路67を有している。
このクロックリカバリ回路の動作を図13のタイミングチャートと図14を用いて説明する。図13において、(a)はデータ信号とクロック信号との位相差φがπより小さい場合を示し、(b)はデータ信号とクロック信号との位相差φがπより大きい場合を示す。なお、図12の(1)、(2)、(3)、(4)で示される点の信号のレベル変動が、図13(a)、(b)において同じ符号(1)、(2)、(3)、(4)を用いて示されている。また、図14は、(5)が位相比較回路60の出力特性を示し、(6)が(5)の位相差に対応した、ビットずれ電圧発生回路67が発生する電圧を示し、(7)が、位相比較回路60の出力電圧とビットずれ電圧発生回路67が発生する電圧を加算した電圧を示すものである。
位相比較回路60にはデータ信号(1)とクロック信号(2)とが入力され、位相差φに応じた(5)に示す電圧の信号を出力する。一方、パターン発生回路64はクロック信号(2)に同期したパターン(3)(図13では例として、そのパターンを”1001”で示している)を出力する。また、D−FF65は、伝送される情報単位でいうビットのずれを許容してクロック信号と同期したデータ信号のパターン(4)を出力する。図13(a)の場合は、データ信号のパターンのビットずれは発生していない。
図13(b)の場合は、ビットずれが発生している。すなわち、(3)が(4)に対して1ビット遅れている。以下で説明する動作は、図13(b)の場合についてのものである。
ビットずれ電圧発生回路67は、この1ビット分のずれに対応した(6)で示す電圧2Vを発生し、これが加算器63にて位相差信号(5)に加算され、実際の位相差に応じた信号(7)が生成される。例えば、位相差が1.5πであれば図14に示すようにXvの電圧が位相差信号(7)としてループフィルタ61に加えられる。そして、その位相差信号に応じてVCO62の周波数が制御されてクロック信号の位相が制御される。
すなわち、位相差が1タイムスロットを越えた場合に、位相がずれた方向に応じたオフセットを位相差信号に加えることにより、最適位相へと制御する位相範囲を拡大することができる。図14では、3タイムスロット以内であれば最適位相に制御できる例を示している。
このような構成により、同期外れしにくいクロックリカバリ回路を構成することができる。
なお、図12に示す位相比較回路60としては従来のものも使用することができるが、第1〜第4の実施例で説明した位相比較回路を用いることにより、振幅方向の雑音の影響を小さくした、同期外れしにくいクロックリカバリ回路を提供できる。
(第6の実施例)
第1〜4で説明した位相比較回路を図15に示す通常の構成のPLL回路に用いることにより、振幅方向の雑音の影響を小さくしたクロックリカバリ回路を実現できる。
また、このクロックリカバリ回路又は第5の実施例のクロックリカバリ回路と、識別回路を用いた図1に示した構成は、光通信システムの光受信装置における光受信回路として用いることができる。
図16に第6の実施例における光通信システムの構成例を示す。
この光通信システムは、光送信装置70と、光受信装置80とからなる。光受信装置80は、上記の光受信回路81、光信号におけるフレームの処理を行うフレーム処理回路82、光の波長の分離などを行う分離回路83、及び複数の光送信回路841〜84nを有している。
光受信回路81は、本発明のクロックリカバリ回路と識別回路を有することにより、SN比の悪いデータ信号から、同期外れせず、符号誤りを過剰に増加することのないデータ信号を再生できる。
上記の各実施例で説明したように、本発明によれば、振幅方向の雑音の影響が大きい場合にはその時の位相差信号を出力せず、振幅方向の雑音の影響が小さい場合の位相差信号のみを出力する位相比較回路を実現でき、このような位相比較回路を用いることにより振幅方向の雑音の影響を除去できるクロックリカバリ回路を実現できる。また、±πを超える大きな位相差が発生しても、その位相差を認識して位相差を修正するように動作するクロックリカバリ回路を実現できる。
また、上記のクロックリカバリ回路を用いることにより、入力データ信号のSN比が悪いような条件下においても、安定してクロック信号を抽出できる光受信回路を実現することができる。更に、この光受信回路を用いることで、誤り訂正符号を用いた高性能な高速光通信システムが実現でき、伝送距離や伝送速度の向上を図ることができる。
なお、本発明は、上記の実施例に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
Claims (13)
- データ信号とクロック信号との位相差を示す位相差信号を出力する位相比較回路であって、
異なる複数の識別レベルを用いて、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの1つの信号を出力するか又は出力しないかを制御する制御部と
を有する位相比較回路。 - 前記制御部は、前記位相比較部から出力される複数の位相差信号の全部又は一部から、データ信号の立ち上がり又は立ち下がり時間を判断し、立ち上がり又は立ち下がり時間が所定値より小さい場合に前記1つの位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。
- 前記検出部は、各々の識別レベルに対してデータ信号の立ち上がり又は立ち下がりのレベルが識別レベルに達する時点の位相を検出する請求項1に記載の位相比較回路。
- 前記検出部は3つの検出回路を有し、前記位相比較部は3つの位相比較回路を有し、
前記制御部は、3つの位相比較回路のうちの2つの位相比較回路から出力される2つの位相差信号の差分が所定の値以下の場合に、3つの位相比較回路のうちの1つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。 - 前記検出部は3つの検出回路を有し、前記位相比較部は、データ信号とクロック信号をD型フリップフロップ回路に入力し、D型フリップフロップ回路からの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路を3つ有し、
前記制御部は、3つの前記位相比較回路のうちの2つの位相比較回路から出力される2つの位相差信号をEXOR演算した値の平均値が所定の値以下の場合に、前記3つの位相比較回路のうちの1つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。 - 前記検出部は2つの検出回路を有し、前記位相比較部は2つの位相比較回路を有し、
前記制御部は、2つの位相比較回路から出力される2つの位相差信号の差分が所定の値以下の場合に、2つの位相比較回路のうちの1つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。 - 前記検出部は2つの検出回路を有し、前記位相比較部は、データ信号とクロック信号をD型フリップフロップ回路に入力し、D型フリップフロップ回路からの出力信号と該データ信号の排他的論理和をとった信号を出力する位相比較回路を2つ有し、
前記制御部は、前記2つの位相比較回路から出力される2つの位相差信号をEXOR演算した値の平均値が所定の値以下の場合に、前記2つの位相比較回路のうちの1つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。 - 前記検出部は2つの検出回路を有し、前記位相比較部は2つの位相比較回路を有し、
前記位相比較回路は、2つの検出回路のうちの1つの検出回路の識別レベルを周期的に変化する信号を用いて変化させる回路を更に有し、
前記制御部は、識別レベルが変化するほうの検出回路から出力される信号を受信する位相比較回路から出力される位相差信号の変化の幅が、所定の値以下の場合に、2つの位相比較回路のうちの1つの位相比較回路から出力される位相差信号を出力するように制御を行う請求項1に記載の位相比較回路。 - 位相比較回路と、フィルタと、電圧制御型発振回路とを有するPLL回路を構成するクロックリカバリ回路であって、
前記位相比較回路は、
異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの1つの信号を出力するか又は出力しないかを制御する制御部とを有するクロックリカバリ回路。 - 前記制御部は、前記位相比較部から出力される複数の位相差信号の全部又は一部から、データ信号の立ち上がり又は立ち下がり時間を判断し、立ち上がり又は立ち下がり時間が所定値以下の場合に前記1つの位相差信号を出力するように制御を行う請求項9に記載のクロックリカバリ回路。
- 位相比較回路と、フィルタと、電圧制御型発振回路とを有するPLL回路を有するクロックリカバリ回路であって、
入力されるデータ信号に含まれるパターンを用いて、データ信号と前記電圧制御型発振回路から出力されるクロック信号との±πを超える位相差を検出し、その位相差に応じた信号を発生させる信号発生回路と、その信号を前記位相比較回路からの出力信号に加算する回路とを有するクロックリカバリ回路。 - 前記信号発生回路は、
前記クロック信号に同期したパターンを発生させる回路と、
前記パターン発生回路から出力されるパターンと、入力されるデータ信号に含まれるパターンとを比較することにより、データ信号とクロック信号との位相差を検出するための回路と、
その位相差に応じた電圧の信号を発生する回路とを有する請求項11に記載のクロックリカバリ回路。 - 前記位相比較回路は、
異なる複数の識別レベルを用いてデータ信号の位相を検出し、該複数の識別レベルに応じた位相を示す複数の信号を出力する検出部と、
前記検出部から出力される複数の信号の各々とクロック信号との位相差を示す複数の位相差信号を出力する位相比較部と、
前記位相比較部から出力される複数の位相差信号の全部又は一部を用いて、該複数の位相差信号のうちの1つの信号を出力するか又は出力しないかを制御する制御部とを有するクロックリカバリ回路。
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