JP3926368B2 - 位相誤同期検出回路 - Google Patents
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Description
例えば、伝送ビットレートが数十Gビット/sのNRZ信号を用いる場合には、1ビットのデータ幅が数十psと狭くなり、それに上述した波形歪みや雑音等が加わるとデータ識別余裕は非常に小さいものとなる。そのため、受信データとPLL回路で作成するクロックとの位相関係は、正確に最適識別点に合わせる必要がある。
図1は、PLL回路で一般に用いられるホッジ(Hogge)の位相比較器を示したものである。図2は、それにデューティ100%のNRZ信号を用いたときのタイムチャート及び動作波形を示している。ここで、図2の(a)〜(h)の信号は、図1の各点(a)〜(h)の信号に対応している。ここで、デューティとは、伝送ビットレートをf(=1/T)とすれば、データ周期Tとデータ“1”の期間tとの比(t/T×100[%])である。
ホッジの位相比較器は、2つのDタイプ−フリップフロップ(D−F/F)回路1及び2と、2つの排他的論理和(EX−OR)回路3及び4と、2つのアナログ整流回路(フィルタ)5及び6と、により構成される。ここで、D−F/F回路1とEX−OR回路3は、入力データ(data)の変化点(立ち上がり又は立ち下がりエッジ)からクロックの立ち上がりエッジまでの期間(φ)を検出し(e)、一方のD−F/F回路2とEX−OR回路4は、D−F/F回路1の出力の変化点(立ち上がり又は立ち下がりエッジ)からクロックの立ち下がりエッジまでの期間(π)を検出する(f)。
そのため、EX−OR回路3の出力期間(φ)は入力データの変化点とクロックの立ち上がりエッジとの時間位置の関係によって変動するが、EX−OR回路4の出力期間(π)は常にクロックの半周期幅である。また、EX−OR回路3の出力(φ)の個数とEX−OR回路4の出力(π)の個数とは常に等しい。その結果、入力データの中央にクロックの立ち上がりエッジが位置する時に、EX−OR回路3の出力期間(φ)とEX−OR回路4の出力期間(π)とは共にクロックの半周期幅となって等しくなる。
従って、EX−OR回路3の出力(φ)及びEX−OR回路4の出力(π)をそれぞれのフィルタ5及び6によって整流した信号は、EX−OR回路4の出力(π)の整流信号(h)を基準にすると、EX−OR回路3の出力(φ)の整流信号(g)は基準レベルを中心に±半周期クロック幅の整流レベルの変動を伴う鋸歯状の波形となる(図2参照)。
ここでは、各整流出力が交わる点、すなわち入力データの中央にクロックの立ち上がりエッジが位置する時が最適識別点となる。よって、各整流出力が等しく(g=h)なるようにPLL回路のVCOの発信周波数を制御すれば、そのクロックを入力データの最適識別点に安定させることができる。
次に、図3は、デューティ75%のNRZ信号を用いたときのタイムチャート及び動作波形を示している。ここでも、図3の(a)〜(h)の信号は、図1の各点(a)〜(h)の信号に対応している。
データのデューティが100%からずれるとPLL回路が本来のロック位相とは異なる位相にロックする場合が生じる。前述したように、デューティが100%ならば1周期内(0〜2π)で同じ方向の傾きは1つしか存在せず、平均値が同一となる位相は1つしか存在しない。しかしながら、本例のようにデューティが100%からずれると、1周期内で同じ方向の傾きが2つ存在して平均値が同一となる正常位相と誤同期位相が2つ存在するようになる。
デューティが75%の場合、データとクロックの位相差が小さいうちは平均値がデューティが100%と同様に変化するが、データとクロックとの位相差が1.5π(75%)を境にそれを超えるとデータの立ち下がりの後にクロックのエッジが位置するようになる。そのため、位相差が1.5π以内には存在していたパルスが消失する場合が生じる。
この場合、鋸歯状の位相特性は1周期内(2π)で2段に形成され、平均値が同一となる正常位相と誤同期位相が2つ存在するようになる(g及びh)。そのため、従来においては誤同期位相側にロックするとデータ識別余裕が極端に小さくなるか、又はデータ再生が不可能になるという問題があった。
図3ではデータのデューティが100%から小さいくなる場合について説明したが、例えばデューティが125%というように100%以上になる場合においても鋸歯状の位相特性は1周期内(2π)で2段に形成され、同じ方向の傾きが2つ存在するようになる。
まお、上述した従来技術と関連する特許文献としては、特開2000−183731号公報(図35〜38参照)や特許3094971号公報(図1〜3参照)が上げられる。
さらに、本発明の目的は、前記回路によって位相誤同期を検出した時に、正常位相側を検出するように制御する機能を更に含む位相誤同期検出回路を提供することにある。
本発明によれば、データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第1の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第2の位相検出部と、前記第1の位相検出部からの平均位相差と前記第2の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、で構成する位相誤同期検出回路が提供される。
また本発明によれば、データとクロックとの位相差を検出する位相比較器であって、データをその立ち上がりエッジによって1/2分周する第1の分周器と、データをその立ち下がりエッジによって1/2分周する第2の分周器と、クロックを1/2分周してハーフレートクロックを生成するクロック生成部と、を有し、その位相誤同期検出回路は、前記第1の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第1の位相検出部と、前記第2の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第2の位相検出部と、前記第1の位相検出部からの平均位相差と前記第2の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、を有する位相誤同期検出回路が提供される。
図2は、図1にデューティ100%のNRZ信号を用いたときのタイムチャート及び動作波形を示した図である。
図3は、図1にデューティ75%のNRZ信号を用いたときのタイムチャート及び動作波形を示した図である。
図4は、本発明による位相誤同期検出回路を備えたホッジタイプの位相比較器の原理構成を示した図である。
図5は、本願発明の一実施例を示した図である。
図6は、図5にデューティ75%のNRZ信号を用いたときのタイムチャート及び動作波形を示した図である。
図7は、図5にデューティ90%のNRZ信号を用いたときの動作波形を示した図である。
図8は、図5にデューティ100%のNRZ信号を用いたときの動作波形を示した図である。
図9は、図5にデューティ125%のNRZ信号を用いたときの動作波形を示した図である。
図10は、差分検出器の一回路構成例を示した図である。
図11は、位相制御回路の例(1)を示した図である。
図12は、位相制御回路の例(2)を示した図である。
図13は、位相制御回路の例(3)を示した図である。
図14は、本願発明によるハーフレートタイプの実施例を示した図である。
図15は、図14にデューティ75%のNRZ信号を用いたときのタイムチャート及び動作波形を示した図である。
図16は、図14の位相制御回路の例を示した図である。
図4において、D−F/F回路1及び2は、図1と同様であり、立ち上がり立ち下がり位相検出器7は、図1のEX−OR回路4とフィルタ6とをまとめて1つの機能ブロックであらわしたものである。
図1に示す従来のEX−OR回路3とフィルタ5とが入力データの立ち上がりと立ち下がりの両方を同一の回路で検出するように構成していたのに対し、本発明による位相誤同期検出回路10では、入力データの立ち上がりエッジのみを検出する立ち上がり位相検出器11と、入力データの立ち下がりエッジのみを検出する立ち下がり位相検出器12と、がそれぞれ個別に設けられている。
入力データの立ち上がりエッジのみに着目すれば、その繰り返し周期は伝送ビットレートf(1/T)と完全に一致するため、デューティ100%のデータとみなすことができる。同様に、入力データの立ち下がりエッジのみに着目すれば、その繰り返し周期も伝送ビットレートf(1/T)と完全に一致するため、デューティ100%のデータとみなすことができる。
従って、立ち上がり位相検出器11と立ち下がり位相検出器12の各位相特性は、図2のデューティ100%の場合と同様に、それぞれ1周期内(2π)で同じ方向の傾きを有する鋸歯状の特性となる。この場合、入力データのデューティ100%からのずれは、立ち上がり位相特性と立ち下がり位相特性との間の位相差となって現れる。
減算回路13は、立ち上がり位相検出器11と立ち下がり位相検出器12とによってそれぞれ検出された位相の差を求める。ウィンドウ・コンパレータ15は、その位相差が所定の閾値範囲を超える場合に誤同期と判定する。例えば、前述した入力データのデューティが75%の場合を考えると、1周期内(2π)でデータとクロックとの位相差が1.5π〜2πにあるときに前記位相差が拡大する。ウィンドウ・コンパレータ15はその拡大した位相差だけを検出するように閾値を設定することで誤同期の状態を検出する。
一方、加算回路14は、立ち上がり位相検出器11と立ち下がり位相検出器12とによって検出された各位相の和を求める。これは、図1に示す従来のEX−OR回路3とフィルタ5とにより、入力データの立ち上がりと立ち下がりの両方を同一の回路で検出する構成と等価となる。
これから、加算回路14の出力は、従来のデータのデューティが100%の場合(図2のg)及びデューティが75%の場合(図3のg)と同様の位相特性となる。従って、コンパレータ8の位相比較出力には正常位相又は誤同期位相の2つの状態が含まれる。誤同期位相に安定した状態では、位相誤同期検出回路10から誤同期検出出力が出力されるため、本願発明ではそれを用いて正常位相に位相遷移させる制御を行なう。
図5〜9は、本願発明の一実施例を示したものである。図5には図4の具体的な回路構成例を示しており、また図6〜9には幾つかの異なるデューティのNRZ信号を用いたときのタイムチャート及び動作波形を示している。ここでは、先ず、図5の回路構成と図6のデューティ75パーセントのNRZ信号を用いたタイムチャート及び動作波形について説明する。
図5において、一点鎖線枠で示す位相比較器20の回路構成は図1と同様であるが、図1のEX−OR回路3を本願発明に適合するように個別ゲート回路21〜24及び加算回路14によって構成している。従って、その動作は排他的論理和となっており、例えばD−F/F回路1の入力が“0”でその出力が“0”の場合の論理入力(0,0)に対して加算回路14の出力は“0”となる。同様に論理入力(1,0)又は(0,1)に対して出力“1”、そして論理入力(1,1)に対して出力“0”となる。これらは、EX−OR回路3の動作そのものである。
ここで、AND回路22の出力(e1)は、D−F/F回路1の入力が“1”でその出力が“0”の場合にだけ“1”となる。従って、AND回路22の出力(e1)は入力データの立ち上がりからクロックの立ち上がりまでを検出する。一方、AND回路24の出力(e2)は、D−F/F回路1の入力が“0”でその出力が“1”の場合にだけ“1”となる。従って、AND回路24の出力(e2)は入力データの立ち下がりからクロックの立ち上がりまでを検出する。
フィルタ25は、AND回路22によって検出された立ち上がり位相信号を整流して出力する(i1)。それとは独立に、フィルタ26は、AND回路24によって検出された立ち下がり位相信号を整流して出力する(i2)。図6を参照すると、それぞれの整流出力(i1及びi2)は、1周期内(2π)で同じ方向の傾きを有する鋸歯状の特性となり、デューティ100%からのずれは各出力の間の位相差1/4π(=2π−3/2π)となって現れる。また、AND回路22及び24の出力を加算器14で加算して、それをフィルタ5で整流したものが、従来のEX−OR回路3及びフィルタ5を通した出力(g)となる。
減算回路13を構成する差分検出器は各整流出力の差分(j)を検出する。ウィンドウ・コンパレータ15は、2つのコンパレータ27及び28からなり、各閾値(ref1及びref2)の間を超える差分出力を誤同期として検出(1)する。本例の場合、ウィンドウ・コンパレータ15は、位相差(j)が拡大する1周期内(2π)の位相3/2π〜2πの間を誤同期状態として検出(1)する。
図7には、デューティ90%のNRZ信号を用いたときの動作波形の一例を示している。図8には、デューティ100%のNRZ信号を用いたときの動作波形の一例を示している。また、図9には、デューティ125%のNRZ信号を用いたときの動作波形の一例を示している。これから明らかなように、いずれのデューティにおいても、データの立ち上がり位相と立ち下がり位相とをそれぞれ別個に整流した出力(i1及びi2)は、1周期内(2π)で同じ方向の傾きを有する鋸歯状の特性となる。
図8のデューティ100%の場合、データの立ち上がり位相と立ち下がり位相との間の位相差はゼロであり、それらを加算した出力(g)も1周期内で同じ方向の傾きを有する鋸歯状の特性となる。一方、図6、7、及び9に示すように、デューティが100%からずれた場合には、前記位相差に応じて鋸歯状の位相特性は1周期内で2段に形成される。この2段目に現れた位相範囲が誤同期状態として検出される。
図10は、フィルタ25及び26と差分検出器13の一回路構成例を示したものである。
図10において、差分検出器13は、チャージポンプを構成するFET32及び34と電流源31及び34とによって構成される。本例では図5におけるフィルタ25及び26を介さずに、AND回路22及び24の各出力(e1及びe2)がFET32及び34の各ゲートに直接与えられる。
立ち上がり位相信号e1によりFET32がオンすると電流源31により出力側の容量35が充電される。一方、立ち下がり位相信号e2によりFET33がオンすると電流源34により出力側の容量35が放電される。この充放電動作を繰り返すことで得られる差分出力が後段のウィンドウ・コンパレータ15に与えられる。この場合、充放電の整流作用により図5のフィルタ25及び26は不要となる。なお、点線で示す容量35には数pFの浮遊容量が使用される。Gビットレベルの伝送には数pFの容量で十分だからである。
図11〜13には、誤同期位相を検出した場合に、それを正常位相にロックさせるように制御する幾つかの位相制御回路を示している。
図11は、第1の位相制御回路を示しており、図11の(a)はそのブロック構成を、そして図11の(b)はその制御フロー例を示している。
位相比較器20及び誤同期検出回路10は、図5と同じである。電圧制御発振器(VCO)は、位相比較器20からの比較信号(g)により発振周波数を可変させ、位相比較器20のクロック位相を進位相又は遅位相に制御する。本例では誤同期検出回路10が誤同期位相を検出すると(S10及び11)、セレクタ41を制御して位相比較器20に入力するクロックを反転(位相πの遷移)させる(S12)。その結果、位相比較器20は正常位相側を検出する。
図12は、第2の位相制御回路を示しており、図12の(a)はそのブロック構成を、そして図12の(b)はその制御フロー例を示している。
位相比較器20及び誤同期検出回路10、及び電圧制御発振器(VCO)は、図11と同じである。本例では、誤同期検出回路10が誤同期位相を検出すると(S20及び21)、スイッチ43をオンさせてVCO42の制御電圧を所定の電圧(α)だけ強制的に上昇又は降下(g±α)させる(S22)。これにより、誤同期位相へのロックが解除されて、位相比較器20は正常位相側を検出する。
図13は、第3の位相制御回路を示しており、図13の(a)はそのブロック構成を、そして図13の(b)はその制御フロー例を示している。
位相比較器20、誤同期検出回路10及び電圧制御発振器(VCO)は、図11と同じである。本例では、メモリ部45が位相比較信号(g)を定期的にモニタしながら正常位相時の値を記録し更新していく。また、誤同期位相から正常位相に回復させるため、前記値から所定電圧遷移させた微小電圧(g±α)を計算して記録する。微小電圧発生器46は、前記メモリ部から与えられる前記微小電圧を発生させる。
誤同期検出回路10が誤同期位相を検出すると(S30及び31)、セレクタ44を制御して微小電圧発生器46側を選択し、同時にメモリ部へモニタの中止を指示する(S32及び33)。これにより、誤同期位相へのロックが解除されて、位相比較器20は正常位相側を検出する。本例の場合は、図11及び12の例に比べてより高速で精度の高い制御が可能となる利点がある。
次に、図14及び15は、本願発明の別の実施例を示したものである。図14には本発明によるホッジタイプのハーフレートクロックを用いた位相比較器の回路構成を示しており、また図15にはデューティ75%のNRZ信号を用いたときのタイムチャート及び動作波形を示している。
図14において、1/2分周器51及び52は、例えばTタイプのフリップフロップ回路等で構成される。この場合、1/2分周器51は入力データの立ち上がりエッジにより反転し、また1/2分周器52は入力データの立ち下がりエッジにより反転するため、入力データの立ち上がりと立ち下がりとでそれぞれ独立の1/2分周信号(a1及びa2)が得られる。
以降では、1/2分周器51側の動作についてだけ説明する。1/2分周器52側の動作はそれと同様である。D−F/F回路53には、入力データの立ち上がりエッジに対応した1/2分周信号(a1)と、正転のハーフレートクロック(b=1/2f0)とが入力される。もう一つのD−F/F回路54には、反転したハーフレートクロックが入力される。ここでは、Gビット伝送レベルの高速動作を可能とするため、デバイス性能に余裕のあるハーフレートクロックが使用される。
D−F/F回路53とD−F/F回路54とのAND信号は1/2分周信号のハーフレートクロックの立ち上がりから立ち下がりまでの信号となる(m1)。この信号の反転信号と1/2分周信号(a1)とのAND信号は入力データ(a)の立ち上がりだけに関連する2π+φのデータ幅を有する位相信号(e1)となる。同様に、1/2分周器52側からは、2π+φ+dのデータ幅を有する位相信号(e2)が得られる。ここで、φは入力データの立ち上がりからハーフレートクロックの立ち上がりまでの位相差を、そしてdはデューティ100%からのずれ位相量を示す。
本例の場合、1/2分周信号(a1)は入力データ(a)の立ち上がりエッジに、また1/2分周信号(a2)は入力データ(a)の立ち下がりエッジにそれぞれ関連するため、各々をデューティ100%のデータとみなすことができる。従って、各位相信号e1及びe2のそれぞれの整流出力は、図15に示すように1周期内で同じ方向の傾きを有する鋸歯状の特性となる(i1及びi2)。以降の誤同期検出動作は、これまで述べてきたのと同様である。
このように、ハーフレートクロックを用いたホッジタイプの位相比較器に対しても本願発明による位相誤同期検出回路が実現される。
図16は、ハーフレートクロックを用いたときの位相制御回路の一例を示したものである。図16の(a)はそのブロック構成を、そして図16の(b)はその制御フロー例を示している。
本例の位相制御回路は、前述した図11のブロック構成と同様であるが、ここでは図14に示すハーフレートタイプの位相比較器49及び誤同期検出回路50を使用し、さらにインバータに代えて90°遅延回路47を使用している。誤同期検出回路50が誤同期位相を検出すると(S40及び41)、セレクタ48を制御して位相比較器20に入力するクロックを90°遅延させる(S42)。その結果、位相比較器49は正常位相側を検出する。
以上で述べたように、本発明によればPLL回路の位相比較回路においてデータのデューティが100%からずれた時に生じる位相誤同期を検出する位相誤同期検出回路が提供される。そして、誤同期を検出した時には正常位相側を検出するように制御される。
Claims (5)
- データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、
データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第1の位相検出部と、
データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第2の位相検出部と、
前記第1の位相検出部からの平均位相差と前記第2の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、で構成することを特徴とする位相誤同期検出回路。 - さらに、前記位相比較器に与えるクロックの正転と反転を制御する制御部を有し、
前記制御部は、前記位相誤同期判定部が位相誤同期と判定したときに前記クロックを反転させる、請求項1記載の回路。 - さらに、前記位相比較器に与えるクロックを発生させるVCOの制御電圧を制御する制御部を有し、
前記制御部は、前記位相誤同期判定部が位相誤同期と判定したときに前記制御電圧を遷移させて正常位相にロックさせる、請求項1記載の回路。 - さらに、前記位相比較器に与えるクロックを発生させるVCOの制御電圧を制御する制御部を有し、
前記制御部は、正常位相時の制御電圧値を監視して記録するメモリ部と、誤同期位相から正常位相に回復するため記録した制御電圧値から所定電圧遷移させた制御電圧を発生させる制御電圧発生部と、を有し、前記位相誤同期判定部が位相誤同期と判定したときには、前記メモリ部による監視を停止して前記制御電圧発生部からの制御電圧をVCOに与える、請求項1記載の回路。 - データとクロックとの位相差を検出する位相比較器であって
データをその立ち上がりエッジによって1/2分周する第1の分周器と、
データをその立ち下がりエッジによって1/2分周する第2の分周器と、
クロックを1/2分周してハーフレートクロックを生成するクロック生成部と、を有し、
その位相誤同期検出回路は、
前記第1の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第1の位相検出部と、
前記第2の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第2の位相検出部と、
前記第1の位相検出部からの平均位相差と前記第2の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、を有することを特徴とする位相誤同期検出回路。
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