JP3926368B2 - 位相誤同期検出回路 - Google Patents
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Description
本発明は位相比較回路に関し、特にデータとクロックとの位相差の比較において、データのデューティが１００パーセントからずれたときに生じる位相の誤同期を検出する回路に関するものである。
光伝送システムの受信端局では、光伝送路の特性や雑音の重畳等によって歪んだデータ波形を、元のきれいなデジタル信号に変換する同期再生処理が行なわれる。一般には、ＰＬＬ回路を用いて受信データの繰り返し周波数に同期するクロックを発生させ、そのクロックで受信データを識別することでデータを再生する。
例えば、伝送ビットレートが数十Ｇビット／ｓのＮＲＺ信号を用いる場合には、１ビットのデータ幅が数十ｐｓと狭くなり、それに上述した波形歪みや雑音等が加わるとデータ識別余裕は非常に小さいものとなる。そのため、受信データとＰＬＬ回路で作成するクロックとの位相関係は、正確に最適識別点に合わせる必要がある。
図１は、ＰＬＬ回路で一般に用いられるホッジ（Ｈｏｇｇｅ）の位相比較器を示したものである。図２は、それにデューティ１００％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここで、図２の（ａ）〜（ｈ）の信号は、図１の各点（ａ）〜（ｈ）の信号に対応している。ここで、デューティとは、伝送ビットレートをｆ（＝１／Ｔ）とすれば、データ周期Ｔとデータ“１”の期間ｔとの比（ｔ／Ｔ×１００［％］）である。
ホッジの位相比較器は、２つのＤタイプ−フリップフロップ（Ｄ−Ｆ／Ｆ）回路１及び２と、２つの排他的論理和（ＥＸ−ＯＲ）回路３及び４と、２つのアナログ整流回路（フィルタ）５及び６と、により構成される。ここで、Ｄ−Ｆ／Ｆ回路１とＥＸ−ＯＲ回路３は、入力データ（ｄａｔａ）の変化点（立ち上がり又は立ち下がりエッジ）からクロックの立ち上がりエッジまでの期間（φ）を検出し（ｅ）、一方のＤ−Ｆ／Ｆ回路２とＥＸ−ＯＲ回路４は、Ｄ−Ｆ／Ｆ回路１の出力の変化点（立ち上がり又は立ち下がりエッジ）からクロックの立ち下がりエッジまでの期間（π）を検出する（ｆ）。
そのため、ＥＸ−ＯＲ回路３の出力期間（φ）は入力データの変化点とクロックの立ち上がりエッジとの時間位置の関係によって変動するが、ＥＸ−ＯＲ回路４の出力期間（π）は常にクロックの半周期幅である。また、ＥＸ−ＯＲ回路３の出力（φ）の個数とＥＸ−ＯＲ回路４の出力（π）の個数とは常に等しい。その結果、入力データの中央にクロックの立ち上がりエッジが位置する時に、ＥＸ−ＯＲ回路３の出力期間（φ）とＥＸ−ＯＲ回路４の出力期間（π）とは共にクロックの半周期幅となって等しくなる。
従って、ＥＸ−ＯＲ回路３の出力（φ）及びＥＸ−ＯＲ回路４の出力（π）をそれぞれのフィルタ５及び６によって整流した信号は、ＥＸ−ＯＲ回路４の出力（π）の整流信号（ｈ）を基準にすると、ＥＸ−ＯＲ回路３の出力（φ）の整流信号（ｇ）は基準レベルを中心に±半周期クロック幅の整流レベルの変動を伴う鋸歯状の波形となる（図２参照）。
ここでは、各整流出力が交わる点、すなわち入力データの中央にクロックの立ち上がりエッジが位置する時が最適識別点となる。よって、各整流出力が等しく（ｇ＝ｈ）なるようにＰＬＬ回路のＶＣＯの発信周波数を制御すれば、そのクロックを入力データの最適識別点に安定させることができる。
次に、図３は、デューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここでも、図３の（ａ）〜（ｈ）の信号は、図１の各点（ａ）〜（ｈ）の信号に対応している。
データのデューティが１００％からずれるとＰＬＬ回路が本来のロック位相とは異なる位相にロックする場合が生じる。前述したように、デューティが１００％ならば１周期内（０〜２π）で同じ方向の傾きは１つしか存在せず、平均値が同一となる位相は１つしか存在しない。しかしながら、本例のようにデューティが１００％からずれると、１周期内で同じ方向の傾きが２つ存在して平均値が同一となる正常位相と誤同期位相が２つ存在するようになる。
デューティが７５％の場合、データとクロックの位相差が小さいうちは平均値がデューティが１００％と同様に変化するが、データとクロックとの位相差が１．５π（７５％）を境にそれを超えるとデータの立ち下がりの後にクロックのエッジが位置するようになる。そのため、位相差が１．５π以内には存在していたパルスが消失する場合が生じる。
この場合、鋸歯状の位相特性は１周期内（２π）で２段に形成され、平均値が同一となる正常位相と誤同期位相が２つ存在するようになる（ｇ及びｈ）。そのため、従来においては誤同期位相側にロックするとデータ識別余裕が極端に小さくなるか、又はデータ再生が不可能になるという問題があった。
図３ではデータのデューティが１００％から小さいくなる場合について説明したが、例えばデューティが１２５％というように１００％以上になる場合においても鋸歯状の位相特性は１周期内（２π）で２段に形成され、同じ方向の傾きが２つ存在するようになる。
まお、上述した従来技術と関連する特許文献としては、特開２０００−１８３７３１号公報（図３５〜３８参照）や特許３０９４９７１号公報（図１〜３参照）が上げられる。
例えば、伝送ビットレートが数十Ｇビット／ｓのＮＲＺ信号を用いる場合には、１ビットのデータ幅が数十ｐｓと狭くなり、それに上述した波形歪みや雑音等が加わるとデータ識別余裕は非常に小さいものとなる。そのため、受信データとＰＬＬ回路で作成するクロックとの位相関係は、正確に最適識別点に合わせる必要がある。
図１は、ＰＬＬ回路で一般に用いられるホッジ（Ｈｏｇｇｅ）の位相比較器を示したものである。図２は、それにデューティ１００％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここで、図２の（ａ）〜（ｈ）の信号は、図１の各点（ａ）〜（ｈ）の信号に対応している。ここで、デューティとは、伝送ビットレートをｆ（＝１／Ｔ）とすれば、データ周期Ｔとデータ“１”の期間ｔとの比（ｔ／Ｔ×１００［％］）である。
ホッジの位相比較器は、２つのＤタイプ−フリップフロップ（Ｄ−Ｆ／Ｆ）回路１及び２と、２つの排他的論理和（ＥＸ−ＯＲ）回路３及び４と、２つのアナログ整流回路（フィルタ）５及び６と、により構成される。ここで、Ｄ−Ｆ／Ｆ回路１とＥＸ−ＯＲ回路３は、入力データ（ｄａｔａ）の変化点（立ち上がり又は立ち下がりエッジ）からクロックの立ち上がりエッジまでの期間（φ）を検出し（ｅ）、一方のＤ−Ｆ／Ｆ回路２とＥＸ−ＯＲ回路４は、Ｄ−Ｆ／Ｆ回路１の出力の変化点（立ち上がり又は立ち下がりエッジ）からクロックの立ち下がりエッジまでの期間（π）を検出する（ｆ）。
そのため、ＥＸ−ＯＲ回路３の出力期間（φ）は入力データの変化点とクロックの立ち上がりエッジとの時間位置の関係によって変動するが、ＥＸ−ＯＲ回路４の出力期間（π）は常にクロックの半周期幅である。また、ＥＸ−ＯＲ回路３の出力（φ）の個数とＥＸ−ＯＲ回路４の出力（π）の個数とは常に等しい。その結果、入力データの中央にクロックの立ち上がりエッジが位置する時に、ＥＸ−ＯＲ回路３の出力期間（φ）とＥＸ−ＯＲ回路４の出力期間（π）とは共にクロックの半周期幅となって等しくなる。
従って、ＥＸ−ＯＲ回路３の出力（φ）及びＥＸ−ＯＲ回路４の出力（π）をそれぞれのフィルタ５及び６によって整流した信号は、ＥＸ−ＯＲ回路４の出力（π）の整流信号（ｈ）を基準にすると、ＥＸ−ＯＲ回路３の出力（φ）の整流信号（ｇ）は基準レベルを中心に±半周期クロック幅の整流レベルの変動を伴う鋸歯状の波形となる（図２参照）。
ここでは、各整流出力が交わる点、すなわち入力データの中央にクロックの立ち上がりエッジが位置する時が最適識別点となる。よって、各整流出力が等しく（ｇ＝ｈ）なるようにＰＬＬ回路のＶＣＯの発信周波数を制御すれば、そのクロックを入力データの最適識別点に安定させることができる。
次に、図３は、デューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここでも、図３の（ａ）〜（ｈ）の信号は、図１の各点（ａ）〜（ｈ）の信号に対応している。
データのデューティが１００％からずれるとＰＬＬ回路が本来のロック位相とは異なる位相にロックする場合が生じる。前述したように、デューティが１００％ならば１周期内（０〜２π）で同じ方向の傾きは１つしか存在せず、平均値が同一となる位相は１つしか存在しない。しかしながら、本例のようにデューティが１００％からずれると、１周期内で同じ方向の傾きが２つ存在して平均値が同一となる正常位相と誤同期位相が２つ存在するようになる。
デューティが７５％の場合、データとクロックの位相差が小さいうちは平均値がデューティが１００％と同様に変化するが、データとクロックとの位相差が１．５π（７５％）を境にそれを超えるとデータの立ち下がりの後にクロックのエッジが位置するようになる。そのため、位相差が１．５π以内には存在していたパルスが消失する場合が生じる。
この場合、鋸歯状の位相特性は１周期内（２π）で２段に形成され、平均値が同一となる正常位相と誤同期位相が２つ存在するようになる（ｇ及びｈ）。そのため、従来においては誤同期位相側にロックするとデータ識別余裕が極端に小さくなるか、又はデータ再生が不可能になるという問題があった。
図３ではデータのデューティが１００％から小さいくなる場合について説明したが、例えばデューティが１２５％というように１００％以上になる場合においても鋸歯状の位相特性は１周期内（２π）で２段に形成され、同じ方向の傾きが２つ存在するようになる。
まお、上述した従来技術と関連する特許文献としては、特開２０００−１８３７３１号公報（図３５〜３８参照）や特許３０９４９７１号公報（図１〜３参照）が上げられる。
そこで本発明の目的は、上記各問題点に鑑み、ＰＬＬ回路の位相比較回路において、データのデューティが１００％からずれた時に生じる位相誤同期を検出する位相誤同期検出回路を提供することにある。
さらに、本発明の目的は、前記回路によって位相誤同期を検出した時に、正常位相側を検出するように制御する機能を更に含む位相誤同期検出回路を提供することにある。
本発明によれば、データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、で構成する位相誤同期検出回路が提供される。
また本発明によれば、データとクロックとの位相差を検出する位相比較器であって、データをその立ち上がりエッジによって１／２分周する第１の分周器と、データをその立ち下がりエッジによって１／２分周する第２の分周器と、クロックを１／２分周してハーフレートクロックを生成するクロック生成部と、を有し、その位相誤同期検出回路は、前記第１の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、前記第２の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、を有する位相誤同期検出回路が提供される。
さらに、本発明の目的は、前記回路によって位相誤同期を検出した時に、正常位相側を検出するように制御する機能を更に含む位相誤同期検出回路を提供することにある。
本発明によれば、データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、で構成する位相誤同期検出回路が提供される。
また本発明によれば、データとクロックとの位相差を検出する位相比較器であって、データをその立ち上がりエッジによって１／２分周する第１の分周器と、データをその立ち下がりエッジによって１／２分周する第２の分周器と、クロックを１／２分周してハーフレートクロックを生成するクロック生成部と、を有し、その位相誤同期検出回路は、前記第１の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、前記第２の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、を有する位相誤同期検出回路が提供される。
図１は、ホッジの位相比較器を示した図である。
図２は、図１にデューティ１００％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図３は、図１にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図４は、本発明による位相誤同期検出回路を備えたホッジタイプの位相比較器の原理構成を示した図である。
図５は、本願発明の一実施例を示した図である。
図６は、図５にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図７は、図５にデューティ９０％のＮＲＺ信号を用いたときの動作波形を示した図である。
図８は、図５にデューティ１００％のＮＲＺ信号を用いたときの動作波形を示した図である。
図９は、図５にデューティ１２５％のＮＲＺ信号を用いたときの動作波形を示した図である。
図１０は、差分検出器の一回路構成例を示した図である。
図１１は、位相制御回路の例（１）を示した図である。
図１２は、位相制御回路の例（２）を示した図である。
図１３は、位相制御回路の例（３）を示した図である。
図１４は、本願発明によるハーフレートタイプの実施例を示した図である。
図１５は、図１４にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図１６は、図１４の位相制御回路の例を示した図である。
図２は、図１にデューティ１００％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図３は、図１にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図４は、本発明による位相誤同期検出回路を備えたホッジタイプの位相比較器の原理構成を示した図である。
図５は、本願発明の一実施例を示した図である。
図６は、図５にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図７は、図５にデューティ９０％のＮＲＺ信号を用いたときの動作波形を示した図である。
図８は、図５にデューティ１００％のＮＲＺ信号を用いたときの動作波形を示した図である。
図９は、図５にデューティ１２５％のＮＲＺ信号を用いたときの動作波形を示した図である。
図１０は、差分検出器の一回路構成例を示した図である。
図１１は、位相制御回路の例（１）を示した図である。
図１２は、位相制御回路の例（２）を示した図である。
図１３は、位相制御回路の例（３）を示した図である。
図１４は、本願発明によるハーフレートタイプの実施例を示した図である。
図１５は、図１４にデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示した図である。
図１６は、図１４の位相制御回路の例を示した図である。
図４は、本発明による位相誤同期検出回路を備えたホッジタイプの位相比較器の原理構成を示したものである。
図４において、Ｄ−Ｆ／Ｆ回路１及び２は、図１と同様であり、立ち上がり立ち下がり位相検出器７は、図１のＥＸ−ＯＲ回路４とフィルタ６とをまとめて１つの機能ブロックであらわしたものである。
図１に示す従来のＥＸ−ＯＲ回路３とフィルタ５とが入力データの立ち上がりと立ち下がりの両方を同一の回路で検出するように構成していたのに対し、本発明による位相誤同期検出回路１０では、入力データの立ち上がりエッジのみを検出する立ち上がり位相検出器１１と、入力データの立ち下がりエッジのみを検出する立ち下がり位相検出器１２と、がそれぞれ個別に設けられている。
入力データの立ち上がりエッジのみに着目すれば、その繰り返し周期は伝送ビットレートｆ（１／Ｔ）と完全に一致するため、デューティ１００％のデータとみなすことができる。同様に、入力データの立ち下がりエッジのみに着目すれば、その繰り返し周期も伝送ビットレートｆ（１／Ｔ）と完全に一致するため、デューティ１００％のデータとみなすことができる。
従って、立ち上がり位相検出器１１と立ち下がり位相検出器１２の各位相特性は、図２のデューティ１００％の場合と同様に、それぞれ１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となる。この場合、入力データのデューティ１００％からのずれは、立ち上がり位相特性と立ち下がり位相特性との間の位相差となって現れる。
減算回路１３は、立ち上がり位相検出器１１と立ち下がり位相検出器１２とによってそれぞれ検出された位相の差を求める。ウィンドウ・コンパレータ１５は、その位相差が所定の閾値範囲を超える場合に誤同期と判定する。例えば、前述した入力データのデューティが７５％の場合を考えると、１周期内（２π）でデータとクロックとの位相差が１．５π〜２πにあるときに前記位相差が拡大する。ウィンドウ・コンパレータ１５はその拡大した位相差だけを検出するように閾値を設定することで誤同期の状態を検出する。
一方、加算回路１４は、立ち上がり位相検出器１１と立ち下がり位相検出器１２とによって検出された各位相の和を求める。これは、図１に示す従来のＥＸ−ＯＲ回路３とフィルタ５とにより、入力データの立ち上がりと立ち下がりの両方を同一の回路で検出する構成と等価となる。
これから、加算回路１４の出力は、従来のデータのデューティが１００％の場合（図２のｇ）及びデューティが７５％の場合（図３のｇ）と同様の位相特性となる。従って、コンパレータ８の位相比較出力には正常位相又は誤同期位相の２つの状態が含まれる。誤同期位相に安定した状態では、位相誤同期検出回路１０から誤同期検出出力が出力されるため、本願発明ではそれを用いて正常位相に位相遷移させる制御を行なう。
図５〜９は、本願発明の一実施例を示したものである。図５には図４の具体的な回路構成例を示しており、また図６〜９には幾つかの異なるデューティのＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここでは、先ず、図５の回路構成と図６のデューティ７５パーセントのＮＲＺ信号を用いたタイムチャート及び動作波形について説明する。
図５において、一点鎖線枠で示す位相比較器２０の回路構成は図１と同様であるが、図１のＥＸ−ＯＲ回路３を本願発明に適合するように個別ゲート回路２１〜２４及び加算回路１４によって構成している。従って、その動作は排他的論理和となっており、例えばＤ−Ｆ／Ｆ回路１の入力が“０”でその出力が“０”の場合の論理入力（０，０）に対して加算回路１４の出力は“０”となる。同様に論理入力（１，０）又は（０，１）に対して出力“１”、そして論理入力（１，１）に対して出力“０”となる。これらは、ＥＸ−ＯＲ回路３の動作そのものである。
ここで、ＡＮＤ回路２２の出力（ｅ１）は、Ｄ−Ｆ／Ｆ回路１の入力が“１”でその出力が“０”の場合にだけ“１”となる。従って、ＡＮＤ回路２２の出力（ｅ１）は入力データの立ち上がりからクロックの立ち上がりまでを検出する。一方、ＡＮＤ回路２４の出力（ｅ２）は、Ｄ−Ｆ／Ｆ回路１の入力が“０”でその出力が“１”の場合にだけ“１”となる。従って、ＡＮＤ回路２４の出力（ｅ２）は入力データの立ち下がりからクロックの立ち上がりまでを検出する。
フィルタ２５は、ＡＮＤ回路２２によって検出された立ち上がり位相信号を整流して出力する（ｉ１）。それとは独立に、フィルタ２６は、ＡＮＤ回路２４によって検出された立ち下がり位相信号を整流して出力する（ｉ２）。図６を参照すると、それぞれの整流出力（ｉ１及びｉ２）は、１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となり、デューティ１００％からのずれは各出力の間の位相差１／４π（＝２π−３／２π）となって現れる。また、ＡＮＤ回路２２及び２４の出力を加算器１４で加算して、それをフィルタ５で整流したものが、従来のＥＸ−ＯＲ回路３及びフィルタ５を通した出力（ｇ）となる。
減算回路１３を構成する差分検出器は各整流出力の差分（ｊ）を検出する。ウィンドウ・コンパレータ１５は、２つのコンパレータ２７及び２８からなり、各閾値（ｒｅｆ１及びｒｅｆ２）の間を超える差分出力を誤同期として検出（１）する。本例の場合、ウィンドウ・コンパレータ１５は、位相差（ｊ）が拡大する１周期内（２π）の位相３／２π〜２πの間を誤同期状態として検出（１）する。
図７には、デューティ９０％のＮＲＺ信号を用いたときの動作波形の一例を示している。図８には、デューティ１００％のＮＲＺ信号を用いたときの動作波形の一例を示している。また、図９には、デューティ１２５％のＮＲＺ信号を用いたときの動作波形の一例を示している。これから明らかなように、いずれのデューティにおいても、データの立ち上がり位相と立ち下がり位相とをそれぞれ別個に整流した出力（ｉ１及びｉ２）は、１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となる。
図８のデューティ１００％の場合、データの立ち上がり位相と立ち下がり位相との間の位相差はゼロであり、それらを加算した出力（ｇ）も１周期内で同じ方向の傾きを有する鋸歯状の特性となる。一方、図６、７、及び９に示すように、デューティが１００％からずれた場合には、前記位相差に応じて鋸歯状の位相特性は１周期内で２段に形成される。この２段目に現れた位相範囲が誤同期状態として検出される。
図１０は、フィルタ２５及び２６と差分検出器１３の一回路構成例を示したものである。
図１０において、差分検出器１３は、チャージポンプを構成するＦＥＴ３２及び３４と電流源３１及び３４とによって構成される。本例では図５におけるフィルタ２５及び２６を介さずに、ＡＮＤ回路２２及び２４の各出力（ｅ１及びｅ２）がＦＥＴ３２及び３４の各ゲートに直接与えられる。
立ち上がり位相信号ｅ１によりＦＥＴ３２がオンすると電流源３１により出力側の容量３５が充電される。一方、立ち下がり位相信号ｅ２によりＦＥＴ３３がオンすると電流源３４により出力側の容量３５が放電される。この充放電動作を繰り返すことで得られる差分出力が後段のウィンドウ・コンパレータ１５に与えられる。この場合、充放電の整流作用により図５のフィルタ２５及び２６は不要となる。なお、点線で示す容量３５には数ｐＦの浮遊容量が使用される。Ｇビットレベルの伝送には数ｐＦの容量で十分だからである。
図１１〜１３には、誤同期位相を検出した場合に、それを正常位相にロックさせるように制御する幾つかの位相制御回路を示している。
図１１は、第１の位相制御回路を示しており、図１１の（ａ）はそのブロック構成を、そして図１１の（ｂ）はその制御フロー例を示している。
位相比較器２０及び誤同期検出回路１０は、図５と同じである。電圧制御発振器（ＶＣＯ）は、位相比較器２０からの比較信号（ｇ）により発振周波数を可変させ、位相比較器２０のクロック位相を進位相又は遅位相に制御する。本例では誤同期検出回路１０が誤同期位相を検出すると（Ｓ１０及び１１）、セレクタ４１を制御して位相比較器２０に入力するクロックを反転（位相πの遷移）させる（Ｓ１２）。その結果、位相比較器２０は正常位相側を検出する。
図１２は、第２の位相制御回路を示しており、図１２の（ａ）はそのブロック構成を、そして図１２の（ｂ）はその制御フロー例を示している。
位相比較器２０及び誤同期検出回路１０、及び電圧制御発振器（ＶＣＯ）は、図１１と同じである。本例では、誤同期検出回路１０が誤同期位相を検出すると（Ｓ２０及び２１）、スイッチ４３をオンさせてＶＣＯ４２の制御電圧を所定の電圧（α）だけ強制的に上昇又は降下（ｇ±α）させる（Ｓ２２）。これにより、誤同期位相へのロックが解除されて、位相比較器２０は正常位相側を検出する。
図１３は、第３の位相制御回路を示しており、図１３の（ａ）はそのブロック構成を、そして図１３の（ｂ）はその制御フロー例を示している。
位相比較器２０、誤同期検出回路１０及び電圧制御発振器（ＶＣＯ）は、図１１と同じである。本例では、メモリ部４５が位相比較信号（ｇ）を定期的にモニタしながら正常位相時の値を記録し更新していく。また、誤同期位相から正常位相に回復させるため、前記値から所定電圧遷移させた微小電圧（ｇ±α）を計算して記録する。微小電圧発生器４６は、前記メモリ部から与えられる前記微小電圧を発生させる。
誤同期検出回路１０が誤同期位相を検出すると（Ｓ３０及び３１）、セレクタ４４を制御して微小電圧発生器４６側を選択し、同時にメモリ部へモニタの中止を指示する（Ｓ３２及び３３）。これにより、誤同期位相へのロックが解除されて、位相比較器２０は正常位相側を検出する。本例の場合は、図１１及び１２の例に比べてより高速で精度の高い制御が可能となる利点がある。
次に、図１４及び１５は、本願発明の別の実施例を示したものである。図１４には本発明によるホッジタイプのハーフレートクロックを用いた位相比較器の回路構成を示しており、また図１５にはデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。
図１４において、１／２分周器５１及び５２は、例えばＴタイプのフリップフロップ回路等で構成される。この場合、１／２分周器５１は入力データの立ち上がりエッジにより反転し、また１／２分周器５２は入力データの立ち下がりエッジにより反転するため、入力データの立ち上がりと立ち下がりとでそれぞれ独立の１／２分周信号（ａ１及びａ２）が得られる。
以降では、１／２分周器５１側の動作についてだけ説明する。１／２分周器５２側の動作はそれと同様である。Ｄ−Ｆ／Ｆ回路５３には、入力データの立ち上がりエッジに対応した１／２分周信号（ａ１）と、正転のハーフレートクロック（ｂ＝１／２ｆ０）とが入力される。もう一つのＤ−Ｆ／Ｆ回路５４には、反転したハーフレートクロックが入力される。ここでは、Ｇビット伝送レベルの高速動作を可能とするため、デバイス性能に余裕のあるハーフレートクロックが使用される。
Ｄ−Ｆ／Ｆ回路５３とＤ−Ｆ／Ｆ回路５４とのＡＮＤ信号は１／２分周信号のハーフレートクロックの立ち上がりから立ち下がりまでの信号となる（ｍ１）。この信号の反転信号と１／２分周信号（ａ１）とのＡＮＤ信号は入力データ（ａ）の立ち上がりだけに関連する２π＋φのデータ幅を有する位相信号（ｅ１）となる。同様に、１／２分周器５２側からは、２π＋φ＋ｄのデータ幅を有する位相信号（ｅ２）が得られる。ここで、φは入力データの立ち上がりからハーフレートクロックの立ち上がりまでの位相差を、そしてｄはデューティ１００％からのずれ位相量を示す。
本例の場合、１／２分周信号（ａ１）は入力データ（ａ）の立ち上がりエッジに、また１／２分周信号（ａ２）は入力データ（ａ）の立ち下がりエッジにそれぞれ関連するため、各々をデューティ１００％のデータとみなすことができる。従って、各位相信号ｅ１及びｅ２のそれぞれの整流出力は、図１５に示すように１周期内で同じ方向の傾きを有する鋸歯状の特性となる（ｉ１及びｉ２）。以降の誤同期検出動作は、これまで述べてきたのと同様である。
このように、ハーフレートクロックを用いたホッジタイプの位相比較器に対しても本願発明による位相誤同期検出回路が実現される。
図１６は、ハーフレートクロックを用いたときの位相制御回路の一例を示したものである。図１６の（ａ）はそのブロック構成を、そして図１６の（ｂ）はその制御フロー例を示している。
本例の位相制御回路は、前述した図１１のブロック構成と同様であるが、ここでは図１４に示すハーフレートタイプの位相比較器４９及び誤同期検出回路５０を使用し、さらにインバータに代えて９０°遅延回路４７を使用している。誤同期検出回路５０が誤同期位相を検出すると（Ｓ４０及び４１）、セレクタ４８を制御して位相比較器２０に入力するクロックを９０°遅延させる（Ｓ４２）。その結果、位相比較器４９は正常位相側を検出する。
以上で述べたように、本発明によればＰＬＬ回路の位相比較回路においてデータのデューティが１００％からずれた時に生じる位相誤同期を検出する位相誤同期検出回路が提供される。そして、誤同期を検出した時には正常位相側を検出するように制御される。
図４において、Ｄ−Ｆ／Ｆ回路１及び２は、図１と同様であり、立ち上がり立ち下がり位相検出器７は、図１のＥＸ−ＯＲ回路４とフィルタ６とをまとめて１つの機能ブロックであらわしたものである。
図１に示す従来のＥＸ−ＯＲ回路３とフィルタ５とが入力データの立ち上がりと立ち下がりの両方を同一の回路で検出するように構成していたのに対し、本発明による位相誤同期検出回路１０では、入力データの立ち上がりエッジのみを検出する立ち上がり位相検出器１１と、入力データの立ち下がりエッジのみを検出する立ち下がり位相検出器１２と、がそれぞれ個別に設けられている。
入力データの立ち上がりエッジのみに着目すれば、その繰り返し周期は伝送ビットレートｆ（１／Ｔ）と完全に一致するため、デューティ１００％のデータとみなすことができる。同様に、入力データの立ち下がりエッジのみに着目すれば、その繰り返し周期も伝送ビットレートｆ（１／Ｔ）と完全に一致するため、デューティ１００％のデータとみなすことができる。
従って、立ち上がり位相検出器１１と立ち下がり位相検出器１２の各位相特性は、図２のデューティ１００％の場合と同様に、それぞれ１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となる。この場合、入力データのデューティ１００％からのずれは、立ち上がり位相特性と立ち下がり位相特性との間の位相差となって現れる。
減算回路１３は、立ち上がり位相検出器１１と立ち下がり位相検出器１２とによってそれぞれ検出された位相の差を求める。ウィンドウ・コンパレータ１５は、その位相差が所定の閾値範囲を超える場合に誤同期と判定する。例えば、前述した入力データのデューティが７５％の場合を考えると、１周期内（２π）でデータとクロックとの位相差が１．５π〜２πにあるときに前記位相差が拡大する。ウィンドウ・コンパレータ１５はその拡大した位相差だけを検出するように閾値を設定することで誤同期の状態を検出する。
一方、加算回路１４は、立ち上がり位相検出器１１と立ち下がり位相検出器１２とによって検出された各位相の和を求める。これは、図１に示す従来のＥＸ−ＯＲ回路３とフィルタ５とにより、入力データの立ち上がりと立ち下がりの両方を同一の回路で検出する構成と等価となる。
これから、加算回路１４の出力は、従来のデータのデューティが１００％の場合（図２のｇ）及びデューティが７５％の場合（図３のｇ）と同様の位相特性となる。従って、コンパレータ８の位相比較出力には正常位相又は誤同期位相の２つの状態が含まれる。誤同期位相に安定した状態では、位相誤同期検出回路１０から誤同期検出出力が出力されるため、本願発明ではそれを用いて正常位相に位相遷移させる制御を行なう。
図５〜９は、本願発明の一実施例を示したものである。図５には図４の具体的な回路構成例を示しており、また図６〜９には幾つかの異なるデューティのＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。ここでは、先ず、図５の回路構成と図６のデューティ７５パーセントのＮＲＺ信号を用いたタイムチャート及び動作波形について説明する。
図５において、一点鎖線枠で示す位相比較器２０の回路構成は図１と同様であるが、図１のＥＸ−ＯＲ回路３を本願発明に適合するように個別ゲート回路２１〜２４及び加算回路１４によって構成している。従って、その動作は排他的論理和となっており、例えばＤ−Ｆ／Ｆ回路１の入力が“０”でその出力が“０”の場合の論理入力（０，０）に対して加算回路１４の出力は“０”となる。同様に論理入力（１，０）又は（０，１）に対して出力“１”、そして論理入力（１，１）に対して出力“０”となる。これらは、ＥＸ−ＯＲ回路３の動作そのものである。
ここで、ＡＮＤ回路２２の出力（ｅ１）は、Ｄ−Ｆ／Ｆ回路１の入力が“１”でその出力が“０”の場合にだけ“１”となる。従って、ＡＮＤ回路２２の出力（ｅ１）は入力データの立ち上がりからクロックの立ち上がりまでを検出する。一方、ＡＮＤ回路２４の出力（ｅ２）は、Ｄ−Ｆ／Ｆ回路１の入力が“０”でその出力が“１”の場合にだけ“１”となる。従って、ＡＮＤ回路２４の出力（ｅ２）は入力データの立ち下がりからクロックの立ち上がりまでを検出する。
フィルタ２５は、ＡＮＤ回路２２によって検出された立ち上がり位相信号を整流して出力する（ｉ１）。それとは独立に、フィルタ２６は、ＡＮＤ回路２４によって検出された立ち下がり位相信号を整流して出力する（ｉ２）。図６を参照すると、それぞれの整流出力（ｉ１及びｉ２）は、１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となり、デューティ１００％からのずれは各出力の間の位相差１／４π（＝２π−３／２π）となって現れる。また、ＡＮＤ回路２２及び２４の出力を加算器１４で加算して、それをフィルタ５で整流したものが、従来のＥＸ−ＯＲ回路３及びフィルタ５を通した出力（ｇ）となる。
減算回路１３を構成する差分検出器は各整流出力の差分（ｊ）を検出する。ウィンドウ・コンパレータ１５は、２つのコンパレータ２７及び２８からなり、各閾値（ｒｅｆ１及びｒｅｆ２）の間を超える差分出力を誤同期として検出（１）する。本例の場合、ウィンドウ・コンパレータ１５は、位相差（ｊ）が拡大する１周期内（２π）の位相３／２π〜２πの間を誤同期状態として検出（１）する。
図７には、デューティ９０％のＮＲＺ信号を用いたときの動作波形の一例を示している。図８には、デューティ１００％のＮＲＺ信号を用いたときの動作波形の一例を示している。また、図９には、デューティ１２５％のＮＲＺ信号を用いたときの動作波形の一例を示している。これから明らかなように、いずれのデューティにおいても、データの立ち上がり位相と立ち下がり位相とをそれぞれ別個に整流した出力（ｉ１及びｉ２）は、１周期内（２π）で同じ方向の傾きを有する鋸歯状の特性となる。
図８のデューティ１００％の場合、データの立ち上がり位相と立ち下がり位相との間の位相差はゼロであり、それらを加算した出力（ｇ）も１周期内で同じ方向の傾きを有する鋸歯状の特性となる。一方、図６、７、及び９に示すように、デューティが１００％からずれた場合には、前記位相差に応じて鋸歯状の位相特性は１周期内で２段に形成される。この２段目に現れた位相範囲が誤同期状態として検出される。
図１０は、フィルタ２５及び２６と差分検出器１３の一回路構成例を示したものである。
図１０において、差分検出器１３は、チャージポンプを構成するＦＥＴ３２及び３４と電流源３１及び３４とによって構成される。本例では図５におけるフィルタ２５及び２６を介さずに、ＡＮＤ回路２２及び２４の各出力（ｅ１及びｅ２）がＦＥＴ３２及び３４の各ゲートに直接与えられる。
立ち上がり位相信号ｅ１によりＦＥＴ３２がオンすると電流源３１により出力側の容量３５が充電される。一方、立ち下がり位相信号ｅ２によりＦＥＴ３３がオンすると電流源３４により出力側の容量３５が放電される。この充放電動作を繰り返すことで得られる差分出力が後段のウィンドウ・コンパレータ１５に与えられる。この場合、充放電の整流作用により図５のフィルタ２５及び２６は不要となる。なお、点線で示す容量３５には数ｐＦの浮遊容量が使用される。Ｇビットレベルの伝送には数ｐＦの容量で十分だからである。
図１１〜１３には、誤同期位相を検出した場合に、それを正常位相にロックさせるように制御する幾つかの位相制御回路を示している。
図１１は、第１の位相制御回路を示しており、図１１の（ａ）はそのブロック構成を、そして図１１の（ｂ）はその制御フロー例を示している。
位相比較器２０及び誤同期検出回路１０は、図５と同じである。電圧制御発振器（ＶＣＯ）は、位相比較器２０からの比較信号（ｇ）により発振周波数を可変させ、位相比較器２０のクロック位相を進位相又は遅位相に制御する。本例では誤同期検出回路１０が誤同期位相を検出すると（Ｓ１０及び１１）、セレクタ４１を制御して位相比較器２０に入力するクロックを反転（位相πの遷移）させる（Ｓ１２）。その結果、位相比較器２０は正常位相側を検出する。
図１２は、第２の位相制御回路を示しており、図１２の（ａ）はそのブロック構成を、そして図１２の（ｂ）はその制御フロー例を示している。
位相比較器２０及び誤同期検出回路１０、及び電圧制御発振器（ＶＣＯ）は、図１１と同じである。本例では、誤同期検出回路１０が誤同期位相を検出すると（Ｓ２０及び２１）、スイッチ４３をオンさせてＶＣＯ４２の制御電圧を所定の電圧（α）だけ強制的に上昇又は降下（ｇ±α）させる（Ｓ２２）。これにより、誤同期位相へのロックが解除されて、位相比較器２０は正常位相側を検出する。
図１３は、第３の位相制御回路を示しており、図１３の（ａ）はそのブロック構成を、そして図１３の（ｂ）はその制御フロー例を示している。
位相比較器２０、誤同期検出回路１０及び電圧制御発振器（ＶＣＯ）は、図１１と同じである。本例では、メモリ部４５が位相比較信号（ｇ）を定期的にモニタしながら正常位相時の値を記録し更新していく。また、誤同期位相から正常位相に回復させるため、前記値から所定電圧遷移させた微小電圧（ｇ±α）を計算して記録する。微小電圧発生器４６は、前記メモリ部から与えられる前記微小電圧を発生させる。
誤同期検出回路１０が誤同期位相を検出すると（Ｓ３０及び３１）、セレクタ４４を制御して微小電圧発生器４６側を選択し、同時にメモリ部へモニタの中止を指示する（Ｓ３２及び３３）。これにより、誤同期位相へのロックが解除されて、位相比較器２０は正常位相側を検出する。本例の場合は、図１１及び１２の例に比べてより高速で精度の高い制御が可能となる利点がある。
次に、図１４及び１５は、本願発明の別の実施例を示したものである。図１４には本発明によるホッジタイプのハーフレートクロックを用いた位相比較器の回路構成を示しており、また図１５にはデューティ７５％のＮＲＺ信号を用いたときのタイムチャート及び動作波形を示している。
図１４において、１／２分周器５１及び５２は、例えばＴタイプのフリップフロップ回路等で構成される。この場合、１／２分周器５１は入力データの立ち上がりエッジにより反転し、また１／２分周器５２は入力データの立ち下がりエッジにより反転するため、入力データの立ち上がりと立ち下がりとでそれぞれ独立の１／２分周信号（ａ１及びａ２）が得られる。
以降では、１／２分周器５１側の動作についてだけ説明する。１／２分周器５２側の動作はそれと同様である。Ｄ−Ｆ／Ｆ回路５３には、入力データの立ち上がりエッジに対応した１／２分周信号（ａ１）と、正転のハーフレートクロック（ｂ＝１／２ｆ０）とが入力される。もう一つのＤ−Ｆ／Ｆ回路５４には、反転したハーフレートクロックが入力される。ここでは、Ｇビット伝送レベルの高速動作を可能とするため、デバイス性能に余裕のあるハーフレートクロックが使用される。
Ｄ−Ｆ／Ｆ回路５３とＤ−Ｆ／Ｆ回路５４とのＡＮＤ信号は１／２分周信号のハーフレートクロックの立ち上がりから立ち下がりまでの信号となる（ｍ１）。この信号の反転信号と１／２分周信号（ａ１）とのＡＮＤ信号は入力データ（ａ）の立ち上がりだけに関連する２π＋φのデータ幅を有する位相信号（ｅ１）となる。同様に、１／２分周器５２側からは、２π＋φ＋ｄのデータ幅を有する位相信号（ｅ２）が得られる。ここで、φは入力データの立ち上がりからハーフレートクロックの立ち上がりまでの位相差を、そしてｄはデューティ１００％からのずれ位相量を示す。
本例の場合、１／２分周信号（ａ１）は入力データ（ａ）の立ち上がりエッジに、また１／２分周信号（ａ２）は入力データ（ａ）の立ち下がりエッジにそれぞれ関連するため、各々をデューティ１００％のデータとみなすことができる。従って、各位相信号ｅ１及びｅ２のそれぞれの整流出力は、図１５に示すように１周期内で同じ方向の傾きを有する鋸歯状の特性となる（ｉ１及びｉ２）。以降の誤同期検出動作は、これまで述べてきたのと同様である。
このように、ハーフレートクロックを用いたホッジタイプの位相比較器に対しても本願発明による位相誤同期検出回路が実現される。
図１６は、ハーフレートクロックを用いたときの位相制御回路の一例を示したものである。図１６の（ａ）はそのブロック構成を、そして図１６の（ｂ）はその制御フロー例を示している。
本例の位相制御回路は、前述した図１１のブロック構成と同様であるが、ここでは図１４に示すハーフレートタイプの位相比較器４９及び誤同期検出回路５０を使用し、さらにインバータに代えて９０°遅延回路４７を使用している。誤同期検出回路５０が誤同期位相を検出すると（Ｓ４０及び４１）、セレクタ４８を制御して位相比較器２０に入力するクロックを９０°遅延させる（Ｓ４２）。その結果、位相比較器４９は正常位相側を検出する。
以上で述べたように、本発明によればＰＬＬ回路の位相比較回路においてデータのデューティが１００％からずれた時に生じる位相誤同期を検出する位相誤同期検出回路が提供される。そして、誤同期を検出した時には正常位相側を検出するように制御される。
Claims (5)
- データとクロックとの位相差を検出する位相比較器において、その位相誤同期検出回路は、
データの立ち上がりとクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、
データの立ち下がりとクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、
前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、で構成することを特徴とする位相誤同期検出回路。 - さらに、前記位相比較器に与えるクロックの正転と反転を制御する制御部を有し、
前記制御部は、前記位相誤同期判定部が位相誤同期と判定したときに前記クロックを反転させる、請求項１記載の回路。 - さらに、前記位相比較器に与えるクロックを発生させるＶＣＯの制御電圧を制御する制御部を有し、
前記制御部は、前記位相誤同期判定部が位相誤同期と判定したときに前記制御電圧を遷移させて正常位相にロックさせる、請求項１記載の回路。 - さらに、前記位相比較器に与えるクロックを発生させるＶＣＯの制御電圧を制御する制御部を有し、
前記制御部は、正常位相時の制御電圧値を監視して記録するメモリ部と、誤同期位相から正常位相に回復するため記録した制御電圧値から所定電圧遷移させた制御電圧を発生させる制御電圧発生部と、を有し、前記位相誤同期判定部が位相誤同期と判定したときには、前記メモリ部による監視を停止して前記制御電圧発生部からの制御電圧をＶＣＯに与える、請求項１記載の回路。 - データとクロックとの位相差を検出する位相比較器であって
データをその立ち上がりエッジによって１／２分周する第１の分周器と、
データをその立ち下がりエッジによって１／２分周する第２の分周器と、
クロックを１／２分周してハーフレートクロックを生成するクロック生成部と、を有し、
その位相誤同期検出回路は、
前記第１の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第１の位相検出部と、
前記第２の分周器からのデータ位相とハーフレートクロック位相との位相差を検出してその平均位相差を出力する第２の位相検出部と、
前記第１の位相検出部からの平均位相差と前記第２の位相検出部からの平均位相差との差が所定の範囲を超えるときに位相誤同期と判定する位相誤同期判定部と、を有することを特徴とする位相誤同期検出回路。
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