JP2006253808A - 最適位相識別回路 - Google Patents

Abstract

【課題】受信したデータ信号のデューティー変動に依らずにデータ信号とクロック信号の位相関係を最適化することができる最適位相識別回路を得る。
【解決手段】受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路において、受信したデータ信号を分岐する分岐手段２と、分岐手段２から分岐出力されたデータ信号からクロック信号を抽出するクロック抽出手段３と、分岐手段２から分岐出力されたデータ信号のデューティーを検出するデューティー検出手段４と、クロック抽出手段３の出力及びデューティー検出回路４の出力を入力とし、デューティー検出手段４の出力信号に従いクロック信号の位相を制御する位相調整手段５と、分岐手段２の出力及び位相調整手段５の出力を入力とし、受信したデータ信号の識別を行うＤ型フリップフロップ６とを備える。
【選択図】図１

Description

この発明は、受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路に関するものである。

光通信システムの光受信機における識別回路において、データ信号は０あるいは１の２値のデジタル信号に変換される。係るデジタル信号への変換の際には、受信したデータ信号から抽出することで得られるクロック信号が必要であり、クロック信号のタイミングはデータ信号のビット誤り率が最小となる位相に最適に設定される。通常、識別回路に入力されるデータ信号のアイパターンは光ファイバ中を伝送することによる非線形効果の影響などを受けることで狭くなるため、クロック信号のタイミングには十分な余裕が無い。また、近年のインターネット需要の急増による通信量の増加に対応するため、例えば１０Ｇｂｉｔ／ｓｅｃ或いは４０Ｇｂｉｔ／ｓｅｃなどのデータ信号の高速度化に向けての技術開発が進んでおり、ますますクロック信号のタイミングの余裕は減少してしまう。

近年、光受信機の小型化及び省電力化を実現するために、クロック抽出手段としてＰＬＬが採用されている。光送受信機を構成する各デバイスの周波数特性が周囲温度変化や電源電圧変動とともに微妙に変化するため、クロック抽出手段に入力されるデータ信号のデューティーは変化してしまう。クロック抽出手段としてＰＬＬを用いる場合には、データ信号のデューティー変化に伴いデータ信号とクロック信号の位相関係が変化し、結果的に識別位相が最適値からずれてしまうという問題があった。

そこで、データ信号のデューティーが変動してもデータ信号とクロック信号の位相関係を最適に制御するタイミング抽出回路が知られている（例えば、特許文献１参照）。このタイミング抽出回路は、データ信号のデューティー変動を検出する位相検出回路と、データ信号のデューティーが変動しても該データ信号と位相関係を最適に制御できるクロック信号を発生するクロック信号発生部とを備えるもので、位相検出回路として、データ信号の立ち上がり及び立ち下がりエッジを検出してエッジ信号を出力するエッジ検出回路と、その出力とクロック信号の位相比較を行うＤ型フリップフロップを有している。これにより、データ信号のデューティーに依らずクロック信号の位相はデータ信号の中心となり、データ信号とクロック信号の位相関係は最適に制御される。

特開平１１−１２２２３２号公報（図１４）

ところで、従来のエッジ検出回路は、タイミング抽出回路であるＰＬＬにおいてＤ型フリップフロップとともに位相比較器を構成しており、データ信号を所定時間遅延する遅延回路、データ信号と遅延回路の出力信号の排他的論理和演算を行ってデータ信号の立ち上がり及び立ち下がりでパルスを有するエッジ信号を発生するＥＸＯＲ回路である。そのため、従来のエッジ検出回路にはデータ信号の速度以上の高速動作が要求されるという問題があった。同様に、従来のエッジ検出回路にはデータ信号の変調方式がＲＺ（Return to Zero）の場合においては更なる高速動作が要求される問題があった。また、従来のエッジ検出回路における位相比較がＥＸＯＲ回路の動作帯域不足のため正しく行われず、ＰＬＬのフィードバック制御が不安定となる問題も考えられる。

この発明は上記の問題点を解消するためになされたもので、受信したデータ信号のデューティー変動に依らずにデータ信号とクロック信号の位相関係を最適化することができる最適位相識別回路を得ることを目的とする。

この発明に係る最適位相識別回路は、受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路において、受信したデータ信号を分岐する分岐手段と、前記分岐手段から分岐出力されたデータ信号からクロック信号を抽出するクロック抽出手段と、前記分岐手段から分岐出力されたデータ信号のデューティーを検出するデューティー検出手段と、前記クロック抽出手段の出力及び前記デューティー検出回路の出力を入力とし、前記デューティー検出手段の出力信号に従いクロック信号の位相を制御する位相調整手段と、前記分岐手段の出力及び前記位相調整手段の出力を入力とし、受信したデータ信号の識別を行うＤ型フリップフロップとを備えたことを特徴とする。

この発明によれば、クロック抽出手段を構成するＰＬＬ内部において受信したデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動に依らずにＤ型フリップフロップの入力においてデータ信号と抽出クロック信号の位相関係を安定に最適とする識別回路を得ることができる。

以下、この発明の各実施の形態について図面を参照して説明する。
実施の形態１．
この発明の実施の形態１に係る最適位相識別回路は、受信したデータ信号からＰＬＬを用いることでクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従い抽出クロック信号の位相を位相調整手段により制御することで、識別器としてのＤ型フリップフロップの入力におけるデータ信号とクロック信号の位相関係の最適化を行うものである。

図１は、この発明の実施の形態１に係る最適位相識別回路の構成を示すブロック図である。図１に示す実施の形態１に係る最適位相識別回路は、受信したデータ信号をデータ入力端子１から入力し、三分岐する分岐手段２と、分岐手段２を介して分岐出力されたデータ信号からクロック信号を抽出する、例えばＰＬＬでなるクロック抽出手段３と、分岐手段２を介して分岐出力されたデータ信号のデューティーをアナログ信号として検出するデューティー検出手段４と、クロック抽出手段３で抽出されたクロック信号の位相をデューティー検出手段４の出力信号に従い制御する位相調整手段５と、分岐手段２を介して分岐出力されたデータ信号を位相調整手段５の出力であるクロック信号により０あるいは１の２値のデジタル信号に変換するＤ型フリップフロップ（以下、Ｄ−ＦＦと称す）６とを備えている。

次に動作について説明する。データ入力端子１から入力されたデータ信号は分岐手段２に入力され、クロック抽出手段３とデューティー検出手段４及びＤ−ＦＦ６に出力される。尚、分岐手段２に代わるものとしてファンアウト数が３であるバッファでも良い。

ここで、図２は、クロック抽出手段３の一例であるＰＬＬ（Phase Locked Loop）の構成を示すブロック図である。クロック抽出手段３であるＰＬＬは、データ信号とＶＣＯ１２の出力クロック信号との位相比較を行う位相比較器１０と、位相比較器１０の出力信号である、両信号間の位相の進み或いは遅れに相当する信号に含まれる低周波数成分のみ通過させて出力する低域通過フィルタ（Low Pass Filter、以下、ＬＰＦと称す）１１と、ＬＰＦ１１の出力を制御電圧として入力し制御電圧に対応する周波数で発振する電圧制御発振器（以下、ＶＣＯと称す）１２とを備えており、ＶＣＯ１２は、制御電圧に対応する周波数で発振した後に２分岐され、一方は位相比較器１０に、他方は位相調整手段５に入力される。このように、ＰＬＬのフィードバック制御は、ＶＣＯ１２の制御電圧が一定となるまで続く。

ＰＬＬの出力である抽出クロック信号の立ち上がり変化点がデータ信号の変化点と同期し、且つＤ−ＦＦ６がクロック信号の立ち上がり変化点で動作する場合、ＰＬＬ出力とＤ−ＦＦ６の間には位相調整手段５の一例である可変位相器が必要となる。可変位相器としては、電動式或いはバリキャップ式のものが考えられる。可変位相器における位相量は、データ信号が理想的なＮＲＺ（Non Return to Zero）波形の場合には１８０°であり、データ信号が理想的なＲＺ波形の場合には９０°となる。この様子を図３のタイミングチャートに示す。

すなわち、図３は、位相調整手段５の一例である可変位相器の固定遅延時の動作を示すタイミングチャートで、受信したデータ信号がＮＲＺ形式の０／１交番パターン時における抽出クロック信号と位相が１８０°ずれた抽出クロック信号、受信したデータ信号がＲＺ形式の０／１交番パターン時における抽出クロック信号と位相が９０°ずれた抽出クロック信号をそれぞれ示している。

ＰＬＬの出力である抽出クロック信号の位相は、データ信号の変化点に同期するため、可変位相器の位相量が固定の場合には、データ信号のデューティーが変化すると、Ｄ−ＦＦ６の入力においてクロック信号の位相は最適値からずれてしまう。図４は、ＮＲＺ形式の０／１交番パターンを受信データ信号としてＤ−ＦＦ６に入力する場合における、Ｄ−ＦＦ６での受信データ信号と抽出クロック信号間の位相関係を示したタイミングチャートである。図４より、デューティーが１００％の場合には最適位相に設定されるが、デューティーが１００％から変動する場合には最適位相からずれることがわかる。そのため、デューティー検出手段４にてデータ信号のデューティー変動を検出し、検出された信号に従いＰＬＬで抽出されたクロック信号の位相を可変位相器で制御することで、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の最適化を行う必要がある。

また、図５は、デューティー検出手段４の構成を示すブロック図である。すなわち、デューティー検出手段４は、図５に示すように、受信したデータ信号波形のピーク値を検出するピーク検波回路７と、受信したデータ信号波形の面積を検出するアベレージ回路８と、前記ピーク検波回路７の出力信号と前記アベレージ回路８の出力信号の比を演算する演算手段としてのＣＰＵ９とを備えている。

図６は、デューティー検出手段４の動作原理図である。図６では、受信したデータ信号波形のデューティー変動に係わらず、前記ピーク検波回路７の出力信号が一定である場合を表している。この場合、受信したデータ信号波形のデューティーが細くなると前記アベレージ回路８の出力信号は小さくなり、ＣＰＵ９の出力値も小さくなる。また、受信したデータ信号波形のデューティーが太くなると前記アベレージ回路８の出力信号は大きくなり、ＣＰＵ９の出力値も大きくなる。

デューティー検出手段４において、ピーク検波回路７としては受動部品であるダイオードが一般的であり、前記ダイオードに要求される速度はデータ信号の速度と同等である。また、アベレージ回路８としては受動部品であるコンデンサから構成されるチャージポンプ回路が知られており、前記チャージポンプ回路に要求される信号もデータ信号の速度と同等である。よって、この発明によりデータ信号のデューティー変動をデータ信号と同等の速度で動作する受動部品を用いることで簡便に検出することができる。

位相調整手段５の一例である可変位相器は、ＰＬＬで抽出されたクロック信号の位相をデューティー検出回路４の出力信号に従い制御し、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の最適化を行うことができる。

このように、この発明の実施の形態１に係る最適位相識別回路は、クロック抽出手段３としてＰＬＬを用いることで、受信したデータ信号からクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相を可変位相器で制御することで、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。

実施の形態２．
この発明の実施の形態２に係る最適位相識別回路は、受信したデータ信号からＰＬＬを用いることでクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従い抽出クロック信号の位相を可変位相器により制御することで、Ｄ−ＦＦの入力におけるデータ信号とクロック信号の位相関係の最適化を行うものである。

図７は、この発明の実施の形態２に係る最適位相識別回路の構成を示すブロック図であり、図１に示す実施の形態１と同様の構成である。図１との相違はデューティー検出手段であり、図１のデューティー検出手段４ではデューティー検出がアナログ信号として検出されるが、図７のデューティー検出手段１６ではデジタル信号として検出される。

図８は、この発明の実施の形態２に係るデューティー検出手段１６の構成を示すブロック図である。図８に示すデューティー検出手段１６は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点を検出するエッジ検出回路１３と、変化点間の時間を高速クロック源１５から出力される高速クロックに基づいてカウントするカウンター回路１４と、高速クロックを出力する高速クロック源１５と、カウンター回路１５の出力を入力とし、カウント数の変化からデューティー変動を検出する演算手段としてのＣＰＵ９とを備えている。

次に、図９を参照して受信したデータ信号がＮＲＺ形式の０／１交番パターン時におけるデューティー検出手段１６の動作について説明する。カウンター回路１４は、エッジ検出回路１３の出力であるデータ信号の立ち上がり変化点と立ち下がり変化点との間において、受信したデータ信号よりも十分に早い高速クロック源１５から出力される高速クロック数をカウントすることにより、データ信号のデューティーを検出する。ＣＰＵ９は、カウンター回路１５の出力を入力とし、カウント数の変化からデューティー変動を検出する。例えば、図９では、デューティーが１００％の場合（デューティー＝１００％）には、高速クロックのカウント数は９である。デューティーが１００％より細くなる場合（デューティー＜１００％）には、高速クロックのカウント数は７であり、ＣＰＵ９は可変位相器を用い高速クロック１周期分クロック信号の位相を進める。また、デューティーが１００％より太くなる場合（デューティー＞１００％）には、高速クロックのカウント数は１１であり、ＣＰＵ９は可変位相器を用い高速クロック１周期分クロック信号の位相を遅らせる。以上より、ＣＰＵ９の出力信号は、位相調整手段５の一例である可変位相器を制御することで識別位相を安定した状態で最適に保つ。

この実施の形態２においては、受信したデータ信号のデューティー変動の検出がデジタル的に行われるため、ＣＰＵ９における信号処理が容易という利点がある。

このように、この発明の実施の形態２に係る最適位相識別回路によれば、ＰＬＬの適用によりデータ信号からクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相を可変位相器で制御することで、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。デューティー検出回路１６は、データ信号よりも十分に早いクロックを有するが、ＰＬＬの外部であるためＰＬＬのフィードバック制御は安定に行われる。

実施の形態３．
この発明の実施の形態３に係る最適位相識別回路は、ＰＬＬの適用によりデータ信号からクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相をＶＣＯ制御電圧にオフセット信号を付加することで、Ｄ−ＦＦ（識別器）の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。

図１０は、この発明の実施の形態３に係る最適位相識別回路の構成を示すブロック図であり、デューティー検出回路４の出力信号の接続先以外は図１と同様の構成である。また、図１１は、この発明の実施の形態３におけるＰＬＬの構成を示すブロック図である。

次に動作について説明する。デューティー検出回路４の動作は、実施の形態１と同様であるが、制御対象が異なり、図１０ではＶＣＯ１２である。図１１ではＶＣＯ制御電圧にオフセット信号を付加し、位相比較器１０のロック点を変えることによりＰＬＬで抽出されたクロック信号の位相を制御する。

この実施の形態３においては、位相調整手段５の一例である可変位相器に求められる位相可変量を低減できるという利点がある。

このように、この発明の実施の形態３に係る最適位相識別回路によれば、ＰＬＬの適用によりデータ信号からクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をアナログ信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相をＶＣＯ制御電圧にオフセット信号を付加することで、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。

実施の形態４．
この発明の実施の形態４に係る最適位相識別回路は、受信したデータ信号からＰＬＬを用いることでクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく、受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相をＶＣＯ制御電圧にオフセット信号を付加することで、Ｄ−ＦＦ（識別器）の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。

図１２は、この発明の実施の形態４に係る最適位相識別回路の構成を示すブロック図であり、図１０に示す実施の形態３においては、デューティー検出回路が図５に示すデューティー検出回路４の構成でなるのに対し、この実施の形態４では、図８に示すデューティー検出回路１６の構成でなる点が異なり、その他の構成は同様である。

この実施の形態４においては、受信したデータ信号のデューティー変動の検出がデジタル的に行われるため、ＣＰＵ９における信号処理が容易という利点がある。また、可変位相器５に求められる位相可変量を低減できるという利点もある。

このように、この発明の実施の形態４に係る最適位相識別回路によれば、ＰＬＬの適用によりデータ信号からクロック信号を抽出する識別回路において、ＰＬＬ内部にデータ信号の速度以上で動作する回路を用いることなく受信したデータ信号のデューティー変動をデジタル信号として簡便に検出し、その検出信号に従いＰＬＬで抽出されたクロック信号の位相をＶＣＯ制御電圧にオフセット信号を付加することで、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の安定な最適化が可能である。デューティー検出回路１６はデータ信号よりも十分に早いクロックを有するが、ＰＬＬの外部であるためＰＬＬのフィードバック制御は安定に行われる。

実施の形態５．
この発明の実施の形態５に係る最適位相識別回路は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックする２つのＰＬＬを有する識別回路において、前記２つのＰＬＬの出力信号を加算手段で加算し、前記加算手段の出力信号を増幅手段で増幅した後、クロック信号としてＤ−ＦＦ（識別器）に入力することで、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、Ｄ−ＦＦ（識別器）の入力におけるデータ信号とクロック信号の位相関係の最適化を安定に行うものである。

図１３は、この発明の実施の形態５に係る最適位相識別回路の構成を示すブロック図である。図１３に示す実施の形態５に係る最適位相識別回路は、実施の形態１ないし４と同様な分岐手段２と、Ｄ−ＦＦ６とを備えると共に、分岐手段２から分岐出力されたデータ信号の正相出力及び逆相出力信号を出力するバッファ手段１７と、バッファ手段１７を介したデータ信号の正相出力及び逆相出力信号からクロック信号を抽出する、例えば図１１に示すＰＬＬ、つまり受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックするＰＬＬでなる２つのクロック抽出手段３と、２つのクロック抽出手段３の出力信号を加算する加算手段１８と、加算手段１８の出力信号を入力とする増幅手段１９とを備えており、Ｄ−ＦＦ６は、受信したデータ信号を前記増幅手段１９の出力であるクロック信号により０あるいは１の２値のデジタル信号に変換する。

次に、図１４を参照して受信したデータ信号がＮＲＺ形式の０／１交番パターン時におけるこの発明の実施の形態５の動作について説明する。２つのＰＬＬの出力信号を加算手段１８を用いて加算されたクロック信号の位相は常にデータ信号波形の真ん中となる。

この実施の形態５においては、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、Ｄ−ＦＦ（識別器）の入力におけるデータ信号とクロック信号の位相関係の最適化を安定にできるという利点がある。

このように、この発明の実施の形態５に係る最適位相識別回路によれば、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点でロックする２つのＰＬＬ（クロック抽出手段３）を有する識別回路において、前記２つのＰＬＬの出力信号を加算手段１８で加算し、前記加算手段１８の出力信号を増幅手段１９で増幅した後、クロック信号としてＤ−ＦＦ６に入力することで、受信したデータ信号のデューティーが変化する場合にはデューティー検出手段を用いることなく、Ｄ−ＦＦ６の入力におけるデータ信号とクロック信号の位相関係の最適化が可能である。

この発明の実施の形態１に係る最適位相識別回路の構成を示すブロック図である。 この発明の実施の形態１及び３におけるＰＬＬの構成を示すブロック図である。 位相調整手段５の一例である可変位相器の固定遅延時の動作を示すタイミングチャートである。 Ｄ−ＦＦ６の入力における受信データ信号のデューティー変化に伴うクロック信号の位相を示したタイミングチャートである。 この発明の実施の形態１及び３におけるデューティー検出回路の構成を示すブロック図である。 この発明の実施の形態１及び３におけるデューティー検出回路の動作原理図である。 この発明の実施の形態２に係る最適位相識別回路の構成を示すブロック図である。 この発明の実施の形態２及び４におけるデューティー検出回路の構成を示すブロック図である。 この発明の実施の形態２及び４におけるデューティー検出回路の動作原理図である。 この発明の実施の形態３に係る最適位相識別回路の構成を示すブロック図である。 この発明の実施の形態２及び４におけるＰＬＬの構成を示すブロック図である。 この発明の実施の形態４に係る最適位相識別回路の構成を示すブロック図である。 この発明の実施の形態５に係る最適位相識別回路の構成を示すブロック図である。 この発明の実施の形態５の動作原理図である。

符号の説明

１ データ入力端子、２ 分岐手段、３ クロック抽出手段、４ デューティー検出手段、５ 位相調整手段、６ Ｄ−ＦＦ、７ ピーク検波回路、８ アベレージ回路、９ ＣＰＵ、１０ 位相比較器、１１ ＬＰＦ、１２ ＶＣＯ、１３ エッジ検出回路、１４ カウンター回路、１５ 高速クロック源、１６ デューティー検出手段、１７ バッファ手段、１８ 加算手段、１９ 増幅手段。

Claims (7)

1. 受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路において、
   受信したデータ信号を分岐する分岐手段と、
   前記分岐手段から分岐出力されたデータ信号からクロック信号を抽出するクロック抽出手段と、
   前記分岐手段から分岐出力されたデータ信号のデューティーを検出するデューティー検出手段と、
   前記クロック抽出手段の出力及び前記デューティー検出回路の出力を入力とし、前記デューティー検出手段の出力信号に従いクロック信号の位相を制御する位相調整手段と、
   前記分岐手段の出力及び前記位相調整手段の出力を入力とし、受信したデータ信号の識別を行うＤ型フリップフロップと
   を備えたことを特徴とする最適位相識別回路。
2. 請求項１に記載の最適位相識別回路において、
   前記クロック抽出手段としてＰＬＬを用いた
   ことを特徴とする最適位相識別回路。
3. 請求項１または２に記載の最適位相識別回路において、
   前記デューティー検出手段は、受信したデータ信号の波形のピーク値を検出するピーク検波手段と、受信したデータ信号の波形の面積を検出するアベレージ手段と、前記ピーク検波手段の出力信号と前記アベレージ手段の出力信号の比を演算する演算手段とを備えた ことを特徴とする最適位相識別回路。
4. 請求項１または２に記載の最適位相識別回路において、
   前記デューティー検出手段は、受信したデータ信号の立ち上がり変化点及び立ち下がり変化点を検出するエッジ検出手段と、高速クロックを出力する高速クロック源と、前記エッジ検出手段の出力及び前記高速クロック源の出力を入力とし、データの変化点間の時間をカウントするカウンター手段と、前記カウンター手段の出力を入力とし、カウント数の変化からデューティー変動を検出する演算手段とを備えた
   ことを特徴とする最適位相識別回路。
5. 請求項１ないし４のいずれか１項に記載の最適位相識別回路において、
   前記位相調整手段は、前記クロック抽出手段から出力される抽出クロック信号の位相を制御する可変位相器でなる
   ことを特徴とする最適位相識別回路。
6. 請求項５に記載の最適位相識別回路において、
   前記位相調整手段は、ＰＬＬを構成するＶＣＯ（Voltage Controlled Oscillator）の制御電圧にオフセット信号を付加することにより前記クロック抽出手段から出力される抽出クロック信号の位相を制御する
   ことを特徴とする最適位相識別回路。
7. 受信したデータ信号からクロック信号を抽出し、クロック信号を用いてデータを識別再生する際、データ信号とクロック信号の位相関係を最適化する最適位相識別回路において、
   受信したデータ信号を分岐する分岐手段と、
   前記分岐手段から分岐出力されたデータ信号の正相出力及び逆相出力信号を出力するバッファ手段と、
   前記バッファ手段を介したデータ信号の正相出力及び逆相出力信号からクロック信号を抽出する２つのクロック抽出手段と、
   前記２つのクロック抽出手段の出力信号を加算する加算手段と、
   前記加算手段の出力信号を増幅する増幅手段と、
   前記分岐手段の出力及び前記増幅手段の出力を入力とし、受信したデータ信号の識別を行うＤ型フリップフロップと
   を備えたことを特徴とする最適位相識別回路。

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