JPH104436A

JPH104436A - クロック再生回路

Info

Publication number: JPH104436A
Application number: JP8156565A
Authority: JP
Inventors: Shigeyuki Yoshioka; 重之吉岡; Takeshi Inoue; 武志井上; Koji Matsuyama; 幸二松山; Masahiko Shimizu; 昌彦清水
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-06-18
Filing date: 1996-06-18
Publication date: 1998-01-06

Abstract

(57)【要約】【課題】本発明は多値変調波の検波信号と再生クロック
との位相誤差を正確に求めることによって位相の安定し
た再生クロックを生成することができるクロック再生回
路を提供することを目的とする。【解決手段】検波信号８と複数のスレッショルドＡ〜Ｅ
とのクロス点Ａ１〜Ｅ１を手段３で検出し、検波信号８
のシンボルを手段２で特定し、この特定された受信デー
タの遷移曲線がクロスするスレッショルドＡ〜Ｅとのク
ロス点を選択する選択信号（例えばＩＡ）を手段４で求
め、手段５から選択信号ＩＡに対応するクロス点Ａ１を
クロスタイミング信号１３として出力し、このクロスタ
イミング信号１３の位相に対して再生クロック１５の位
相が進み、遅れ及び同期の何れの状態であるかを手段６
で判断し、この判断による位相状態の信号１４が進みを
示す場合再生クロック１５を遅らせ、遅れを示す場合進
ませる制御を手段７で行うように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はクロック再生回路に
関する。このクロック再生回路は、ディジタル無線通信
装置等の受信装置で使用されるものであり、送信装置で
変調された多値変調波を受信し送信装置のシンボルクロ
ックに同期した再生クロックを生成するものである。

【０００２】

【従来の技術】図２３は従来例のクロック再生回路のブ
ロック構成図である。この図２３に示すクロック再生回
路は、符号２０１で示すクロス検出回路、２０２で示す
位相比較回路、２０３で示すループフィルタ、２０４で
示すクロック生成回路を具備して構成されており、例え
ば図２４に示すディジタル無線通信システムの符号１０
１で示す受信装置に適用されている。

【０００３】また、図２４において、１００は送信装置
であり、ディジタルフィルタ１１０と、Ｄ／Ａ変換器１
１１と、ＶＣＯ（電圧制御発振器）１１２と、アンテナ
１１３とを具備して構成されている。また、受信装置１
０１は、アンテナ１２０と、フィルタ１２１と、ディス
クリミネータ１２２と、Ａ／Ｄ変換器１２３とを具備し
て構成されている。

【０００４】送信装置１００は、例えば１シンボル２ビ
ットの送信データをディジタルフィルタ１１０、Ｄ／Ａ
変換器１１１及びＶＣＯ（電圧制御発振器）１１２によ
ってＦＳＫ(Frequency Shift Keying)変調した４値変調
波をアンテナ１１３から送信する。

【０００５】受信装置１０１は、その４値変調波をアン
テナ１２０で受信した後、ディスクリミネータ１２２に
よって周波数検波し、周波数変移量に比例するアナログ
電圧をＡ／Ｄ変換器１２３によりＡ／Ｄ変換することに
よってディジタルの検波信号を図２３に示すクロック再
生回路へ出力する。

【０００６】ここで、送信装置１００において１シンボ
ル１ビットのディジタルデータを変調した変調波を受信
装置１０１で受信して検波した信号を、図２３に示すク
ロック再生回路のクロックに同期させてオシロスコープ
でモニタした場合の２値のアイパターンを図２５に示
し、その説明を行う。

【０００７】図２５に符号１３０及び１３１で示す検波
信号の遷移は、アイの中心値（スレッショルド）１３２
をクロスしてる。アイパターンに対する理想的な再生ク
ロックＣＫ１の位相は、ａ及びｃで示すアイの最も開い
た部分にデータの取り込みタイミング（ここでは立ち上
がりエッジ）が存在する位相である。

【０００８】この理想的なクロックタイミングａ及びｃ
の中心位置ｂに信号遷移のクロス点が存在しており、ク
ロスタイミング（クロス点）を知ることによって再生ク
ロックと理想的なクロックＣＫ１との位相誤差を知るこ
とができる。

【０００９】このようなアイパターンを示す変調波を受
信し検波したディジタルの検波信号を用いて図２３に示
すクロック再生回路で再生クロックを生成する動作につ
いて説明する。

【００１０】クロス検出回路２０１は図２５に示すアイ
の中心値をスレッショルド１３２に設定し、検波信号が
スレッショルド１３２とクロスした場合にクロス検出信
号を発生して位相比較回路２０２へ出力する。

【００１１】クロス検出回路２０１は、例えば検波信号
とスレッショルド１３２をコンパレータに入力し、コン
パレータの出力を微分する回路で構成される。クロス検
出信号が発生すると、位相比較回路２０２は、クロス検
出信号（クロス点）が再生クロックのどの場所で発生し
ているかを確認し、再生クロックと理想的なクロックＣ
Ｋ１との位相誤差を検出する。

【００１２】この検出された位相誤差信号には、ループ
フィルタ２０３によって帯域制限が与えられる。ループ
フィルタ２０３は、例えば位相誤差を積分し、位相誤差
が一定値をこえた時、位相誤差を出力する回路である。

【００１３】なお帯域制限を与えない場合は、ループフ
ィルタ２０３は省略可能である。ループフィルタ２０３
から出力された位相誤差がクロック生成回路２０４に入
力されると、クロック生成回路２０４において誤差を無
くすように位相制御が行われ、この位相制御された再生
クロックが生成される。

【００１４】

【発明が解決しようとする課題】ところで、上述した従
来例のクロック再生回路において、受信装置１０１で受
信される信号が１シンボル２ビットのディジタルデータ
を変調した多値変調波の場合は、再生クロックの位相が
理想的なクロックＣＫ１の位相であった場合でも検波信
号の遷移によっては、理想的なクロックタイミング間の
中心位置からクロス点がずれているため正確な位相誤差
を検出する事ができないので、位相の安定した再生クロ
ックを得ることができない問題があった。

【００１５】前記したクロス点がずれている例を図２６
を参照して説明する。図２６は、１シンボル２ビットの
ディジタルデータを変調した変調波を受信装置１０１で
受信して検波しディジタル化した検波信号をクロック再
生回路においてクロックに同期してオシロスコープでモ
ニタした場合の４値のアイパターンを示す図である。

【００１６】この図に示すように、４値、即ち００₂、
０１₂、１０₂、１１₂（以降、₂を付した数値は２進
数表現とする）のアイパターンは、アイが複数存在する
ため上述したクロス検出回路のように中心のアイの中心
値のみをスレッショルドＣとした場合、例えば符号１３
４で示す００₂から１０₂の遷移のように、理想的なク
ロックタイミングｄ及びｆの中心位置ｅ以外の矢印１３
５で示す点でスレッショルドＣをクロスすることにな
る。

【００１７】本発明は、このような点に鑑みてなされた
ものであり、多値変調波の検波信号と再生クロックとの
位相誤差を正確に求めることによって位相の安定した再
生クロックを生成することができるクロック再生回路を
提供することを目的としている。

【００１８】

【課題を解決するための手段】図１に本発明の原理図を
示す。この図に示すクロック再生回路は、多値変調波を
検波してディジタル化した検波信号８の遷移曲線と、理
想再生クロックの１周期の中心位置で該検波信号８の各
遷移曲線がクロスする複数のレベルに対応した複数のス
レッショルドＡ〜Ｅとのクロス点を検出することにより
送信側のシンボルクロックに同期した再生クロックを生
成するものであり、本発明の特徴は、検波信号８と複数
のスレッショルドＡ〜Ｅとのクロス点を検出して複数の
クロス検出信号Ａ１〜Ｅ１を出力するクロス検出手段３
と、検波信号８を複数のシンボルに特定することにより
受信データＴ，Ｔ１を出力するデータ特定手段２と、受
信データＴ，Ｔ１から検波信号８の遷移を検出し、この
検出した遷移曲線が前記した中心位置でクロスするスレ
ッショルドとのクロス点を示すクロス検出信号Ａ１〜Ｅ
１を選択するための選択信号ＩＡ〜ＩＦを出力する選択
信号生成手段４と、選択信号ＩＡ〜ＩＦに応じたクロス
検出信号Ａ１〜Ｅ１を選択し、この選択されたクロス検
出信号Ａ１〜Ｅ１をクロスタイミング信号１３として出
力するクロスタイミング生成手段５と、クロスタイミン
グ信号１３の位相に対して再生クロック１５の位相が進
み、遅れ及び同期の何れの状態にあるかを双方の位相の
比較によって検出し、この検出した位相状態信号１４を
出力する位相比較手段６と、位相状態信号が進みを示す
場合に再生クロックの位相を遅らせ、位相状態信号１４
が遅れを示す場合に再生クロック１５の位相を進めるク
ロック生成手段７とを具備して構成したことにある。

【００１９】このような構成によれば、理想的なクロッ
クタイミングの中心位置における各スレッショルドＡ〜
Ｅと検波信号８とのクロス点を求めることによって、再
生クロック１５の正確な位相誤差を検出する事ができる
ので、位相の安定した再生クロック１５を得ることが可
能となる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図２は本発明の第１実施形
態によるクロック再生回路のブロック構成図である。但
し、図２に示すクロック再生回路は、従来例で説明した
図２３に示すクロック再生回路と同様に図２４に示すデ
ィジタル無線通信システムにおける受信装置１０１に適
用されているものとする。

【００２１】図２に示すクロック再生回路において、符
号１は遅延回路、２はデータ特定回路、３はクロス検出
回路、４は選択信号生成回路、５はクロスタイミング生
成回路、６は位相比較回路、７はクロック生成回路であ
る。

【００２２】このクロック再生回路は、従来例で説明済
の図２４に示した受信装置１０１のＡ／Ｄ変換器１２３
から出力されたディジタルの検波信号と、設定された複
数のスレッショルドとのクロス点を再生クロックの８倍
のクロックを用いて検出し、送信装置１００のシンボル
クロックに対する再生クロックの位相が、「進み」、
「遅れ」及び「同期」の何れの状態であるかを判断し、
この判断に基づいて再生クロックの位相を制御し、送信
装置１００のシンボルクロックに同期した再生クロック
を生成するものである。

【００２３】また、Ａ／Ｄ変換器１２３に入力される検
波信号は図３に示すようなアイパターンとなり、更に図
２に示すクロック再生回路の遅延回路１及びデータ特定
回路２で特定（データ化）される受信データは、図３に
アイパターンと関連付けて示した００₂，０１₂，１０
₂，１１₂で示す２ビットのディジタル信号となる。

【００２４】また、図３に検波信号８を００_H，８
０_H，ＦＦ_Hで示すと共に、５つのスレッショルドＡ，
Ｂ，Ｃ，Ｄ，Ｅを示した。各スレッショルドＡ〜Ｅは、
理想的なクロックＣＫ１のタイミングｄ及びｆの中心位
置ｅで検波信号８の００₂〜１１ ₂が各相互間で遷移す
る曲線が交差する５つのレベルに対応させたものであ
る。

【００２５】図２に示す遅延回路１は、検波信号８を１
クロック分遅延させてクロス検出回路３へ出力するもの
である。クロス検出回路３は、各スレッショルドＡ〜Ｅ
と１クロック遅延した検波信号８′とのクロス点を検出
する回路であり、図４に示す回路構成となっている。

【００２６】図４において、３１，３２，３３，３４，
３５はコンパレータ、３６，３７，３８，３９，４０は
ＦＦ（フリップフロップ）、４１，４２，４３，４４，
４５は排他的論理和回路（ＥＸＯＲ回路）である。

【００２７】コンパレータ３５は、一入力端ＩＡに入力
された検波信号８′と、他入力端ＩＢに入力されたスレ
ッショルドＡとを比較し、検波信号８′のレベルがスレ
ッショルドＡ以上となった場合に出力端Ｙから「Ｈ」レ
ベルのデータを出力する。

【００２８】ＦＦ４０は、コンパレータ３５から出力さ
れる「Ｌ」又は「Ｈ」のデータをクロックによってトリ
ガして保持し、この保持データを次のトリガまで出力す
る。ＥＸＯＲ回路４５は、コンパレータ３５の出力デー
タとＦＦ４０の出力データとの排他的論理和を取り、こ
の結果をクロス検出信号Ａ１として出力する。クロス検
出信号Ａ１が「Ｈ」の場合が、スレッショルドＡと検波
信号８′とのクロス点が検出された状態である。

【００２９】このような回路構成において、最初に、検
波信号８′のレベルがスレッショルドＡよりも低い場合
は、コンパレータ３５の出力データが「Ｌ」となり、こ
の「Ｌ」がＥＸＯＲ回路４５の一入力端へ出力されると
共にＦＦ４０に保持されてＥＸＯＲ回路４５の他入力端
へ出力されるので、クロス検出信号Ａ１は「Ｌ」となっ
ている。

【００３０】ここで、検波信号８′のレベルがスレッシ
ョルドＡと等しくなった場合、即ちクロスした場合は、
コンパレータ３５の出力データが「Ｈ」となり、この
「Ｈ」がＥＸＯＲ回路４５の一入力端へ出力される。こ
の時点ではＦＦ４０に「Ｈ」が供給されるものの、まだ
トリガされないのでＦＦ４０からは現在保持中の「Ｌ」
がＥＸＯＲ回路４５へ出力されている。従ってクロス検
出信号Ａ１が「Ｈ」となる。即ち、スレッショルドＡと
検波信号８′とのクロス点が検出された状態である。

【００３１】その後、検波信号８′のレベルがスレッシ
ョルドＡよりも高くなっても、コンパレータ３５の出力
データは「Ｈ」のままであり、このタイミングではＦＦ
４０に「Ｈ」が保持されてＥＸＯＲ回路４５へ出力され
るので、クロス検出信号Ａ１が「Ｌ」となる。

【００３２】つまり、クロス検出信号Ａ１は、検波信号
８′がスレッショルドＡとクロスした場合のみ「Ｈ」と
なるようになっている。但し、このクロス検出回路３に
よるクロス検出においては、再生クロック１５の８倍の
クロックが用いられているので、図５に示す再生クロッ
ク１５の１周期内の〜で示す８か所の位相の何れか
で「Ｈ」となるようになっている。

【００３３】このように図４に示す他のスレッショルド
Ｂ〜Ｅが入力されるコンパレータ３４〜３１を先頭とす
る回路においても同様にクロス検出信号Ｂ１〜Ｅ１が出
力される。

【００３４】次に、図２に示すデータ特定回路２を説明
する。このデータ特定回路２は、検波信号８が００₂〜
１１₂の何れであるかを特定（認識）して選択信号生成
回路４へ出力するものであり、図６に示すように、符号
４７，４８，４９で示すコンパレータと、５０で示すセ
レクタと、５１，５２，５３，５４で示すＦＦとを具備
して構成されている。

【００３５】各コンパレータ４７〜４９の一入力端ＩＡ
には検波信号８が入力され、他入力端ＩＢには、図３に
示した３つのアイの中心値であるスレッショルドＡ、ス
レッショルドＣ、スレッショルドＥが各々、しきい値Ａ
２、しきい値Ｃ２、しきい値Ｅ２として入力され、検波
信号８が各しきい値Ａ２，Ｃ２，Ｅ２以上となった場合
に各出力端Ｙの出力データが「Ｈ」となるようになって
いる。

【００３６】つまり、コンパレータ４７において、検波
信号８がしきい値Ａ２以上である場合は、検波信号８が
図３に示すスレッショルドＡ以上の０１₂の下位ビット
の「１」であることを示す「Ｈ」が出力され、検波信号
８がしきい値Ａ２よりも小さい場合は、検波信号８がス
レッショルドＡよりも小さい００₂の下位ビットの
「０」であることを示す「Ｌ」が出力される。

【００３７】また、コンパレータ４９において、検波信
号８がしきい値Ｅ２以上である場合は、検波信号８が図
３に示すスレッショルドＥ以上の１１₂の下位ビットの
「１」であることを示す「Ｈ」が出力され、検波信号８
がしきい値Ｅ２よりも小さい場合は、検波信号８がスレ
ッショルドＥよりも小さい１０₂の下位ビットの「０」
であることを示す「Ｌ」が出力される。

【００３８】更に、コンパレータ４８において、検波信
号８がしきい値Ｃ２以上である場合は、検波信号８が図
３に示すスレッショルドＣ以上の１０₂又は１１₂の上
位ビットの「１」であることを示す「Ｈ」が出力され、
検波信号８がしきい値Ｃ２よりも小さい場合は、検波信
号８がスレッショルドＣよりも小さい０１₂又は００ ₂
の上位ビットの「０」であることを示す「Ｌ」が出力さ
れる。

【００３９】即ち、各コンパレータ４７〜４９の出力端
Ｙの出力データの組み合わせによって、検波信号８が０
０₂〜１１₂の何れであるかを特定できることになる。
セレクタ５０は、一入力端ＩＡにコンパレータ４９の出
力データが入力され、他入力端ＩＢにコンパレータ４７
の出力データが入力され、更に選択端Ｓにコンパレータ
４８の出力データが入力されるようになっており、選択
端Ｓに「Ｈ」が入力された場合に、一入力端ＩＡの入力
データを選択して出力端Ｙから出力し、「Ｌ」が入力さ
れた場合に、他入力端ＩＢの入力データを選択して出力
する。

【００４０】ＦＦ５２は、セレクタ５０の出力データを
保持し、この保持データを受信データＴ１の下位ビット
として出力すると共に、ＦＦ５４へ出力する。ＦＦ５１
は、コンパレータ４８の出力データを保持し、この保持
データを受信データＴ１の上位ビットとして出力すると
共に、ＦＦ５３へ出力する。

【００４１】即ち、ＦＦ５１及び５２の出力データによ
って検波信号８の上位及び下位ビットが００₂〜１１₂
の何れであるかを示す受信データＴ１が選択信号生成回
路４へ出力されることになる。また、ＦＦ５３及び５４
は受信データＴ１を１クロック分遅延した受信データＴ
を出力することになる。

【００４２】例えばデータ特定回路２に検波信号８が図
７に示すように００₂〜１１₂の順に入力されたとす
る。まず、時刻ｔ１〜ｔ２に示す１シンボルの再生クロ
ック１５の８倍のクロックでサンプリングされた検波信
号８のｄ０〜ｄ７がデータ特定回路２に入力されると、
上述した動作によってデータ特定回路２から００₂の受
信データＴ１が選択信号生成回路４へ出力される。

【００４３】次の時刻ｔ２〜ｔ３においては、前回より
も１再生クロック１５分遅れた００ ₂の受信データＴ
と、０１₂の受信データＴ１が出力され、次の時刻ｔ３
〜ｔ４においては、前回よりも１再生クロック１５分遅
れた０１₂の受信データＴと、１０₂の受信データＴ１
が出力され、次の時刻ｔ４〜ｔ５においては、前回より
も１再生クロック１５分遅れた１０₂の受信データＴ
と、１１₂の受信データＴ１が出力される。

【００４４】このように検波信号８が特定されると、検
波信号８の遷移を認識することができるので、図８に符
号５６で示すデコーダを用いて構成される選択信号生成
回路４によって、クロス検出回路３から出力されるクロ
ス検出信号Ａ１〜Ｅ１を選択するための選択信号ＩＡ〜
ＩＦを生成する。

【００４５】デコーダ５６は、図９に示すように、受信
データＴが００₂の場合に、Ｔ１が１１₂であると選択
信号ＩＣをクロスタイミング生成回路５へ出力し、Ｔ１
が１０₂であると選択信号ＩＢを出力し、Ｔ１が０１₂
であると選択信号ＩＡを出力し、Ｔ１が００₂であると
選択信号ＩＦを出力する。受信データＴが他の０１₂、
１０₂、１１₂の場合も、図９を参照するように選択信
号ＩＡ〜ＩＦを出力する。

【００４６】これは、例えば時間Ｔにおける受信データ
が００₂であり、１シンボル遅れた時間Ｔ１における受
信データが１０₂である時の遷移が理想的なクロックタ
イミングの中心位置でクロスするスレッショルドはＢで
あるためクロス検出信号Ｂ１を選択する選択信号ＩＢを
生成するようになっている。

【００４７】ここでクロス検出信号Ａ１〜Ｅ１を選択す
るには、あらかじめ未来の受信データが分かっていなけ
ればならない。例えば、図７に示したように検波信号８
が００₂〜０１₂に遷移する時の検波信号８はｄ０〜ｄ
７であるが、０１₂が確定されるまでには１シンボルの
時間を要する。

【００４８】このため、クロスタイミング生成回路５に
入力されるクロス検出信号Ａ１〜Ｅ１と選択信号ＩＡ〜
ＩＦとの時間調整をするために、クロス検出回路３へ入
力される検波信号８を遅延回路１によって遅延させてい
る。この遅延を行うためには遅延回路１として、クロス
検出が８倍のクロックを用いて行われるため、図１０に
５８〜５９で示すように１シンボルあたり８段のＦＦが
必要となる。

【００４９】次に、クロスタイミング生成回路５を説明
する。クロスタイミング生成回路５は、選択信号ＩＡ〜
ＩＦに応じてクロス検出信号Ａ１〜Ｅ１を選択するもの
であり、図１１に符号６１で示すセレクタを用いて構成
されている。

【００５０】セレクタ６１は、その選択端Ｓに選択信号
ＩＡが入力されると、入力端ＩＡに供給されたクロス検
出信号Ａ１を選択して出力端Ｙからクロスタイミング信
号１３として出力し、選択信号ＩＢが入力されると、入
力端ＩＢに供給されたクロス検出信号Ｂ１を選択して出
力端Ｙからクロスタイミング信号１３として出力し、選
択信号ＩＣが入力されると、入力端ＩＣに供給されたク
ロス検出信号Ｃ１を選択して出力端Ｙからクロスタイミ
ング信号１３として出力し、選択信号ＩＤが入力される
と、入力端ＩＤに供給されたクロス検出信号Ｄ１を選択
して出力端Ｙからクロスタイミング信号１３として出力
し、選択信号ＩＥが入力されると、入力端ＩＥに供給さ
れたクロス検出信号Ｅ１を選択して出力端Ｙからクロス
タイミング信号１３として出力し、選択信号ＩＦが入力
されると、入力端ＩＦに供給された「Ｌ」を選択して出
力端Ｙからクロスタイミング信号１３として出力する。
即ち、クロス検出がどのスレッショルドＡ〜Ｅとのクロ
ス点で行われたかを示すクロスタイミング信号１３が出
力される。

【００５１】位相比較回路６は、クロスタイミング信号
１３と再生クロック１５との位相比較から、検波信号８
から得られるクロックに対して再生クロック１５の位相
が「進み」、「遅れ」及び「同期」の３位相状態の何れ
であるかを位相状態信号１４として出力するものであ
り、図１２に示すようにＦＦ６３及び位相判断回路６４
を具備して構成されている。

【００５２】位相判断回路６４は、図５に示したよう
に、再生クロック１５の位相を８つにわけた内のどのタ
イミングでクロスタイミング信号１３が発生しいるかを
確認し、〜で発生している場合は「遅れ」、は
「同期」、〜は「進み」と判断するものである。

【００５３】の「同期」の部分は、図３に示した理想
的な再生クロックＣＫ１のタイミングｄ及びｆの中心位
置ｅに対応しており、〜の「遅れ」の部分はｄ〜ｅ
間に対応しており、〜の「進み」の部分はｅ〜ｆに
対応している。

【００５４】その判断を行うために、位相判断回路６４
では、再生クロック１５をＦＦ６３によって再生クロッ
クの１／８クロック分遅らせ、図１３に示すように、そ
の遅延再生クロック１５′と再生クロック１５との比較
を、クロスタイミング信号１３の「Ｈ」の入力タイミン
グにおいて行い、３つの位相状態を判断するようにして
ある。

【００５５】これは、再生クロック１５が「Ｈ」の箇所
にクロスタイミング信号１３の「Ｈ」が位置した場合は
「遅れ」と判断し、図示の例のように再生クロック１５
が「Ｌ」で、且つ遅延再生クロック１５′が「Ｈ」の箇
所にクロスタイミング信号１３の「Ｈ」が位置した場合
は「同期」と判断し、再生クロック１５が「Ｌ」で、且
つ遅延再生クロック１５′が「Ｌ」の箇所にクロスタイ
ミング信号１３の「Ｈ」が位置した場合は「進み」と判
断し、各々判断された位相状態を位相状態信号１４とし
てクロック生成回路７へ出力する。

【００５６】クロック生成回路７は、位相状態信号１４
が「進み」を示す場合に再生クロック１５を遅らせ、
「遅れ」を示す場合に再生クロック１５を進ませ、「同
期」を示す場合に現再生クロック１５の位相状態を保持
するものであり、図１４に示すように、アップ／ダウン
選択回路６６と、アップ／ダウンカウンタ６７と、帯域
制限回路６８と、セレクタ６９と、加算器７０と、分周
器７１とを具備して構成されている。

【００５７】アップ／ダウン選択回路６６は、位相状態
信号１４が「進み」を示す場合にアップ／ダウンカウン
タ６７をダウンさせるためのダウン制御データをカウン
タ６７のアップ／ダウン制御端Ｕ／Ｄへ出力し、「遅
れ」を示す場合にアップさせるためのアップ制御データ
をＵ／Ｄへ出力する。また「同期」を示す場合はカウン
タ６７がカウント動作しないようにする。

【００５８】アップ／ダウンカウンタ６７は、所定の初
期値、例えば８０_Hがデータ入力端に供給されており、
クロスタイミング信号１３をイネーブル信号とし、アッ
プ／ダウン制御データに応じてアップ／ダウンカウント
を行い、このアップ又はダウンの何れかのカウント値が
帯域制限回路６８に供給される帯域値を越えた時に、ロ
ード端ＬＤにロード信号が入力されてロードがかかりカ
ウント値が初期値に戻るようになっている。

【００５９】また、帯域制限回路６８は、カウント値が
帯域値の上限値を越えた場合にセレクタ６９の選択端Ｓ
に＋値を出力する。この時、セレクタ６９は、入力端Ｉ
Ａに供給されている＋１を選択して加算器７０へ出力す
る。また、カウント値が帯域値の下限値を下回った場合
にセレクタ６９の選択端Ｓに−値を出力する。この時、
セレクタ６９は、入力端ＩＡに供給されている−１を選
択して加算器７０へ出力する。更に、カウント値が帯域
値内であればセレクタ６９の選択端Ｓに０を出力する。
この時、セレクタ６９は、入力端ＩＡに供給されている
０を選択して加算器７０へ出力する。

【００６０】加算器７０は、セレクタ６９から出力され
る＋１、−１、０の何れかと分周値とを加算し、これを
分周値として分周器７１のデータ入力端ＩＤへ出力す
る。分周器７１は、入力端ＩＤに供給された分周値に応
じて再生クロック１５のｎ倍の高速クロックを分周して
再生クロック１５を生成する。即ち、分周設定値に＋１
又は−１されることによって分周器７１から出力される
再生クロック１５の位相が、ｎ倍高速クロックの一周期
分遅れたり進んだりするようになっている。

【００６１】従って、位相状態信号１４が進みを表して
いる場合に再生クロック１５の位相が遅らせられ、遅れ
を表している場合に進ませられ、同期を表している場合
に位相はそのままとされる。

【００６２】以上説明した第１実施形態によれば、理想
的なクロックタイミングの中心位置における各スレッシ
ョルドＡ〜Ｅと検波信号８とのクロス点を求めることに
よって、正確な位相誤差を検出する事ができるので、位
相の安定した再生クロック１５を得ることが可能とな
る。これによって再生クロック１５の位相不安定による
ジッタを低減することができる。

【００６３】次に、第２実施形態を図１５を参照して説
明する。但し、図１５に示す第２実施形態において図２
に示した第１実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。

【００６４】図１５に示す第２実施形態が図２に示した
第１実施形態と異なる点は、図２においてクロス検出回
路３の入力側に接続していた検波信号８を遅延する遅延
回路１の代わりに、クロス検出回路３の出力側にクロス
検出信号Ａ１〜Ｅ１を遅延してクロスタイミング生成回
路５へ出力する遅延回路１６を設けたことにある。

【００６５】即ち、遅延回路１６は、データ特定回路２
において検波信号８の特定に要する時間分、クロス検出
信号Ａ１〜Ｅ１を遅延させ、この遅延したクロス検出信
号Ａ１〜Ｅ１と、選択信号ＩＡ〜ＩＦとが同タイミング
でクロスタイミング生成回路５へ入力されるようにする
ものである。

【００６６】図２に示した遅延回路１においては８ビッ
トの検波信号８を遅延させるため１段につき８個のＦＦ
を必要としたが、図１５に示す遅延回路１６では１段に
つき５個のＦＦしか必要としないので、その分、回路規
模を縮小できるメリットがある。

【００６７】次に、第３実施形態を図１６を参照して説
明する。但し、図１６に示す第３実施形態において図２
に示した第１実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。

【００６８】図１５に示す第２実施形態が図２に示した
第１実施形態と異なる点は、クロス検出回路３の入力側
にスレッショルド生成回路１７を接続したことにある。
スレッショルド生成回路１７は、検波信号８から図３に
示したような等間隔なスレッショルドＡ〜Ｅが得られな
い場合に、それと同様な等間隔なスレッショルドＡ〜Ｅ
を得るものであり、図１７に示す構成となっている。

【００６９】即ち、スレッショルドＣからスレッショル
ドの間隔値７３を減算してスレッショルドＢを出力する
減算器７４と、スレッショルドＢから間隔値７３を減算
してスレッショルドＡを出力する減算器７５と、スレッ
ショルドＣと間隔値７３とを加算してスレッショルドＤ
を出力する加算器７６と、スレッショルドＤと間隔値７
３とを加算してスレッショルドＥを出力する加算器７７
とを具備して構成されている。

【００７０】スレッショルドＣは図３に示したように検
波信号８の中心値であり、この中心値は検波信号８が８
ビットのものなので必然的に８０_Hと決定している。ま
た、間隔値７３は、受信データの誤り率が基準以下とな
るレベル値であり、これは最初に任意のレベル値を設定
し、受信データの誤り率をモニタしながらレベル値を可
変し、誤り率が基準以下となった場合のその可変値を間
隔値７３とするようになっている。

【００７１】次に、第４実施形態を図１８を参照して説
明する。但し、図１８に示す第４実施形態において図２
に示した第１実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。

【００７２】図１８に示す第４実施形態が図２に示した
第１実施形態と異なる点は、図２に示したデータ特定回
路２に代え、図１８に符号２１で示すデータ特定回路を
設け、また遅延回路１に代え、符号２０で示す遅延回路
を設けたことにある。

【００７３】データ特定回路２１は、受信データ００₂
〜１１₂の符号間干渉によって、特定したデータが誤る
ことを無くす処理を行うようになっている。例えば受信
データが００₂、１１₂、００₂と配列された場合、中
央の１１₂が両側の００₂の影響で本来の１１₂のレベ
ルまで到達しないケースが生じる。この場合に、図２に
示したデータ特定回路２で使用されているしきい値Ｅ２
を用いてデータ特定を行った場合、実際はしきい値Ｅ２
よりも高くなる１１₂のレベルがしきい値Ｅ２よりも低
くなっているので、１１₂と特定できずデータが誤るこ
とになる。

【００７４】そこで、データ特定回路２１では、各しき
い値Ａ２，Ｃ２，Ｅ２を符号間干渉量に対応したレベル
だけ上下することによって符号間干渉が起因するデータ
特定の誤りを防止するようになっている。

【００７５】データ特定回路２１は、図１９に示すよう
に、ＦＦ７９，８０，８１と、データ特定部８２，８３
と、デコーダ８４と、図２に示したデータ特定回路２と
同様なデータ特定回路８５とを具備して構成されてい
る。

【００７６】各ＦＦ７９，８０，８１は、検波信号８を
各々再生クロック１５の１周期分づつ遅延させることに
よって、３周期分遅延した検波信号Ｚ、２周期分遅延し
た検波信号Ｙ、１周期分遅延した検波信号Ｘを生成す
る。

【００７７】データ特定部８２，８３は各々、図６に示
したコンパレータ４７，４８，４９及びセレクタ５０を
具備し、かつ図６と同接続構成で成っており、データ特
定部８２は、検波信号Ｘのデータ特定を行うことによっ
て００₂〜１１₂の受信データを出力し、データ特定部
８３は、検波信号Ｚのデータ特定を行うことによって０
０₂〜１１₂の受信データを出力する。

【００７８】デコーダ８４は、検波信号Ｙの前後の検波
信号Ｚ及びＸを特定した受信データをデコードすること
によって符号間干渉量を除去したしきい値Ａ２′，Ｃ
２′，Ｅ２′をデータ特定回路８５へ出力する。データ
特定回路８５は、しきい値Ａ２′，Ｃ２′，Ｅ２′によ
って検波信号Ｙを特定し、受信データＴ，Ｔ１を選択信
号生成回路４へ出力する。

【００７９】このようなデータ特定回路２１によれば、
図２０に示す時刻ｔ３の再生クロック１５の２周期（２
シンボル）後に受信データＴ１の例えば００₂が出力さ
れ、時刻ｔ４の３周期後に０１₂が出力されることにな
る。即ち、受信データＴ，Ｔ１の特定には３シンボルの
時間が必要となる。従って、図１８に示す遅延回路２０
も、検波信号８を、受信データの特定に必要とされる３
シンボル分、即ち再生クロック１５の周期分を遅延する
ようになっている。

【００８０】次に、第５実施形態を図２１を参照して説
明する。但し、図２１に示す第５実施形態において図２
に示した第１実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。

【００８１】図２１に示す第５実施形態が図２に示した
第１実施形態と異なる点は、図２に示したデータ特定回
路２に代え、図２１に符号２３で示すデータ特定回路を
設け、また遅延回路１に代え、符号２２で示す遅延回路
を設けたことにある。

【００８２】選択信号生成回路２３は、受信データＴの
みで図２２に示す様に選択信号ＩＡ〜ＩＦを生成するデ
コーダを、図８に示したデコーダ５６の代わりに用いた
ものである。例えば時刻Ｔの受信データが１０₂である
時、Ｔからの遷移は４通りに限定され、これらの遷移が
クロスするスレッショルドはＴ１が００₂の時のスレッ
ショルドＣ，Ｂ，Ａ、Ｔ１が０１₂の時のスレッショル
ドＣ、Ｔ１が１１₂の時のスレッショルドＥで４つのス
レッショルドと交差するが、この内、理想的なクロック
タイミングの中心位置のみで交差するスレッショルドＢ
とＥであるため、スレッショルドＢとＥのクロス検出信
号を選択する選択信号ＩＢ，ＩＥを生成する。

【００８３】また、時間Ｔにおける受信データが００₂
および１１₂の時は中心位置でのみクロスするスレッシ
ョルドが存在しないためＦを選択する信号を生成する。
過去の受信データの特定は前回の特定結果を用いるた
め、この例における遅延回路２２の遅延量は０シンボル
である。

【００８４】

【発明の効果】以上説明したように、本発明のクロック
再生回路によれば、多値変調波の検波信号と再生クロッ
クとの位相誤差を正確に求めることによって位相の安定
した再生クロックを生成することができる効果がある。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第１実施形態によるクロック再生回路
のブロック構成図である。

【図３】４値のアイパターン及び５つのスレッショルド
を示す図である。

【図４】図２に示すクロス検出回路のブロック構成図で
ある。

【図５】再生クロックの１周期を８分割した場合の各位
相を示す図である。

【図６】データ特定回路のブロック構成図である。

【図７】データ特定回路の動作を説明するためのタイミ
ングチャートである。

【図８】選択信号生成回路のブロック構成図である。

【図９】選択信号生成回路の動作を説明するためのタイ
ミングチャートである。

【図１０】遅延回路のブロック構成図である。

【図１１】クロスタイミング生成回路のブロック構成図
である。

【図１２】位相比較回路のブロック構成図である。

【図１３】位相比較回路の動作を説明するためのタイミ
ングチャートである。

【図１４】クロック生成回路のブロック構成図である。

【図１５】本発明の第２実施形態によるクロック再生回
路のブロック構成図である。

【図１６】本発明の第３実施形態によるクロック再生回
路のブロック構成図である。

【図１７】スレッショルド生成回路図である。

【図１８】本発明の第４実施形態によるクロック再生回
路のブロック構成図である。

【図１９】図１８に示すデータ特定回路のブロック構成
図である。

【図２０】図１８に示すデータ特定回路の動作を説明す
るためのタイミングチャートである。

【図２１】本発明の第５実施形態によるクロック再生回
路のブロック構成図である。

【図２２】図２１に示す選択信号生成回路の動作説明図
である。

【図２３】従来例によるクロック再生回路のブロック構
成図である。

【図２４】ディジタル通信システム図である。

【図２５】２値のアイパターンを示す図である。

【図２６】４値のアイパターンを示す図である。

【符号の説明】

２データ特定手段３クロス検出手段４選択信号生成手段５クロスタイミング生成手段６位相比較手段７クロック生成手段８検波信号１３クロスタイミング信号１４位相状態信号１５再生クロックＡ〜Ｅ複数のスレッショルドＴ，Ｔ１受信データＩＡ〜ＩＦ選択信号Ａ１〜Ｅ１クロス検出信号

フロントページの続き (72)発明者松山幸二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者清水昌彦神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】多値変調波を検波してディジタル化した
検波信号の遷移曲線と、理想再生クロックの１周期の中
心位置で該検波信号の各遷移曲線がクロスする複数のレ
ベルに対応した複数のスレッショルドとのクロス点を検
出することにより送信側のシンボルクロックに同期した
再生クロックを生成するクロック再生回路において、前記検波信号と前記複数のスレッショルドとのクロス点
を検出して複数のクロス検出信号を出力するクロス検出
手段と、該検波信号を複数のシンボルに特定することにより受信
データを出力するデータ特定手段と、該受信データから該検波信号の遷移を検出し、この検出
した遷移曲線が前記中心位置でクロスする前記スレッシ
ョルドとのクロス点を示すクロス検出信号を選択するた
めの選択信号を出力する選択信号生成手段と、該選択信号に応じたクロス検出信号を選択し、この選択
されたクロス検出信号をクロスタイミング信号として出
力するクロスタイミング生成手段と、該クロスタイミング信号の位相に対して再生クロックの
位相が進み、遅れ及び同期の何れの状態にあるかを双方
の位相の比較によって検出し、この検出した位相状態信
号を出力する位相比較手段と、該位相状態信号が該進みを示す場合に該再生クロックの
位相を遅らせ、該位相状態信号が該遅れを示す場合に該
再生クロックの位相を進めるクロック生成手段とを具備
したことを特徴とするクロック再生回路。
【請求項２】前記データ特定手段が前記特定に要する
時間分前記検波信号を遅延させて前記クロス検出手段へ
出力する遅延手段を具備したことを特徴とする請求項１
記載のクロック再生回路。
【請求項３】前記データ特定手段が前記特定に要する
時間分前記クロス検出信号を遅延させて前記クロスタイ
ミング生成手段へ出力する遅延手段を具備したことを特
徴とする請求項１記載のクロック再生回路。
【請求項４】前記検波信号の中心値に対応するスレッ
ショルドに、レベル値を加算／減算することによって前
記複数のスレッショルドを得るスレッショルド生成手段
を前記クロス検出手段の入力側に接続し、該スレッショ
ルド生成手段からの複数のスレッショルドを該クロス検
出手段へ入力し、この際、該レベル値を前記受信データ
の誤り率が基準以下とならない値に設定することを特徴
とする請求項１又は２記載のクロック再生回路。
【請求項５】前記データ特定手段が、前記検波信号を
複数のシンボルに特定する際の、該検波信号レベルと比
較するしきい値をシンボル間干渉量に対応したレベルだ
け上下することによって符号間干渉が起因するデータ特
定の誤りを防止する処理を行うことを特徴とする請求項
１記載のクロック再生回路。
【請求項６】前記選択信号生成手段が、過去の前記受
信データから想定される前記検波信号の全ての遷移を検
出し、この検出遷移曲線が前記中心位置でしかクロスし
ないスレッショルドとのクロス点を示すクロス検出信号
を選択するための選択信号を出力することを特徴とする
請求項１記載のクロック再生回路。