JPH104436A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH104436A JPH104436A JP8156565A JP15656596A JPH104436A JP H104436 A JPH104436 A JP H104436A JP 8156565 A JP8156565 A JP 8156565A JP 15656596 A JP15656596 A JP 15656596A JP H104436 A JPH104436 A JP H104436A
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- Japan
- Prior art keywords
- signal
- cross
- clock
- detection signal
- phase
- Prior art date
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- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】本発明は多値変調波の検波信号と再生クロック
との位相誤差を正確に求めることによって位相の安定し
た再生クロックを生成することができるクロック再生回
路を提供することを目的とする。 【解決手段】検波信号8と複数のスレッショルドA〜E
とのクロス点A1〜E1を手段3で検出し、検波信号8
のシンボルを手段2で特定し、この特定された受信デー
タの遷移曲線がクロスするスレッショルドA〜Eとのク
ロス点を選択する選択信号(例えばIA)を手段4で求
め、手段5から選択信号IAに対応するクロス点A1を
クロスタイミング信号13として出力し、このクロスタ
イミング信号13の位相に対して再生クロック15の位
相が進み、遅れ及び同期の何れの状態であるかを手段6
で判断し、この判断による位相状態の信号14が進みを
示す場合再生クロック15を遅らせ、遅れを示す場合進
ませる制御を手段7で行うように構成する。
との位相誤差を正確に求めることによって位相の安定し
た再生クロックを生成することができるクロック再生回
路を提供することを目的とする。 【解決手段】検波信号8と複数のスレッショルドA〜E
とのクロス点A1〜E1を手段3で検出し、検波信号8
のシンボルを手段2で特定し、この特定された受信デー
タの遷移曲線がクロスするスレッショルドA〜Eとのク
ロス点を選択する選択信号(例えばIA)を手段4で求
め、手段5から選択信号IAに対応するクロス点A1を
クロスタイミング信号13として出力し、このクロスタ
イミング信号13の位相に対して再生クロック15の位
相が進み、遅れ及び同期の何れの状態であるかを手段6
で判断し、この判断による位相状態の信号14が進みを
示す場合再生クロック15を遅らせ、遅れを示す場合進
ませる制御を手段7で行うように構成する。
Description
【0001】
【発明の属する技術分野】本発明はクロック再生回路に
関する。このクロック再生回路は、ディジタル無線通信
装置等の受信装置で使用されるものであり、送信装置で
変調された多値変調波を受信し送信装置のシンボルクロ
ックに同期した再生クロックを生成するものである。
関する。このクロック再生回路は、ディジタル無線通信
装置等の受信装置で使用されるものであり、送信装置で
変調された多値変調波を受信し送信装置のシンボルクロ
ックに同期した再生クロックを生成するものである。
【0002】
【従来の技術】図23は従来例のクロック再生回路のブ
ロック構成図である。この図23に示すクロック再生回
路は、符号201で示すクロス検出回路、202で示す
位相比較回路、203で示すループフィルタ、204で
示すクロック生成回路を具備して構成されており、例え
ば図24に示すディジタル無線通信システムの符号10
1で示す受信装置に適用されている。
ロック構成図である。この図23に示すクロック再生回
路は、符号201で示すクロス検出回路、202で示す
位相比較回路、203で示すループフィルタ、204で
示すクロック生成回路を具備して構成されており、例え
ば図24に示すディジタル無線通信システムの符号10
1で示す受信装置に適用されている。
【0003】また、図24において、100は送信装置
であり、ディジタルフィルタ110と、D/A変換器1
11と、VCO(電圧制御発振器)112と、アンテナ
113とを具備して構成されている。また、受信装置1
01は、アンテナ120と、フィルタ121と、ディス
クリミネータ122と、A/D変換器123とを具備し
て構成されている。
であり、ディジタルフィルタ110と、D/A変換器1
11と、VCO(電圧制御発振器)112と、アンテナ
113とを具備して構成されている。また、受信装置1
01は、アンテナ120と、フィルタ121と、ディス
クリミネータ122と、A/D変換器123とを具備し
て構成されている。
【0004】送信装置100は、例えば1シンボル2ビ
ットの送信データをディジタルフィルタ110、D/A
変換器111及びVCO(電圧制御発振器)112によ
ってFSK(Frequency Shift Keying)変調した4値変調
波をアンテナ113から送信する。
ットの送信データをディジタルフィルタ110、D/A
変換器111及びVCO(電圧制御発振器)112によ
ってFSK(Frequency Shift Keying)変調した4値変調
波をアンテナ113から送信する。
【0005】受信装置101は、その4値変調波をアン
テナ120で受信した後、ディスクリミネータ122に
よって周波数検波し、周波数変移量に比例するアナログ
電圧をA/D変換器123によりA/D変換することに
よってディジタルの検波信号を図23に示すクロック再
生回路へ出力する。
テナ120で受信した後、ディスクリミネータ122に
よって周波数検波し、周波数変移量に比例するアナログ
電圧をA/D変換器123によりA/D変換することに
よってディジタルの検波信号を図23に示すクロック再
生回路へ出力する。
【0006】ここで、送信装置100において1シンボ
ル1ビットのディジタルデータを変調した変調波を受信
装置101で受信して検波した信号を、図23に示すク
ロック再生回路のクロックに同期させてオシロスコープ
でモニタした場合の2値のアイパターンを図25に示
し、その説明を行う。
ル1ビットのディジタルデータを変調した変調波を受信
装置101で受信して検波した信号を、図23に示すク
ロック再生回路のクロックに同期させてオシロスコープ
でモニタした場合の2値のアイパターンを図25に示
し、その説明を行う。
【0007】図25に符号130及び131で示す検波
信号の遷移は、アイの中心値(スレッショルド)132
をクロスしてる。アイパターンに対する理想的な再生ク
ロックCK1の位相は、a及びcで示すアイの最も開い
た部分にデータの取り込みタイミング(ここでは立ち上
がりエッジ)が存在する位相である。
信号の遷移は、アイの中心値(スレッショルド)132
をクロスしてる。アイパターンに対する理想的な再生ク
ロックCK1の位相は、a及びcで示すアイの最も開い
た部分にデータの取り込みタイミング(ここでは立ち上
がりエッジ)が存在する位相である。
【0008】この理想的なクロックタイミングa及びc
の中心位置bに信号遷移のクロス点が存在しており、ク
ロスタイミング(クロス点)を知ることによって再生ク
ロックと理想的なクロックCK1との位相誤差を知るこ
とができる。
の中心位置bに信号遷移のクロス点が存在しており、ク
ロスタイミング(クロス点)を知ることによって再生ク
ロックと理想的なクロックCK1との位相誤差を知るこ
とができる。
【0009】このようなアイパターンを示す変調波を受
信し検波したディジタルの検波信号を用いて図23に示
すクロック再生回路で再生クロックを生成する動作につ
いて説明する。
信し検波したディジタルの検波信号を用いて図23に示
すクロック再生回路で再生クロックを生成する動作につ
いて説明する。
【0010】クロス検出回路201は図25に示すアイ
の中心値をスレッショルド132に設定し、検波信号が
スレッショルド132とクロスした場合にクロス検出信
号を発生して位相比較回路202へ出力する。
の中心値をスレッショルド132に設定し、検波信号が
スレッショルド132とクロスした場合にクロス検出信
号を発生して位相比較回路202へ出力する。
【0011】クロス検出回路201は、例えば検波信号
とスレッショルド132をコンパレータに入力し、コン
パレータの出力を微分する回路で構成される。クロス検
出信号が発生すると、位相比較回路202は、クロス検
出信号(クロス点)が再生クロックのどの場所で発生し
ているかを確認し、再生クロックと理想的なクロックC
K1との位相誤差を検出する。
とスレッショルド132をコンパレータに入力し、コン
パレータの出力を微分する回路で構成される。クロス検
出信号が発生すると、位相比較回路202は、クロス検
出信号(クロス点)が再生クロックのどの場所で発生し
ているかを確認し、再生クロックと理想的なクロックC
K1との位相誤差を検出する。
【0012】この検出された位相誤差信号には、ループ
フィルタ203によって帯域制限が与えられる。ループ
フィルタ203は、例えば位相誤差を積分し、位相誤差
が一定値をこえた時、位相誤差を出力する回路である。
フィルタ203によって帯域制限が与えられる。ループ
フィルタ203は、例えば位相誤差を積分し、位相誤差
が一定値をこえた時、位相誤差を出力する回路である。
【0013】なお帯域制限を与えない場合は、ループフ
ィルタ203は省略可能である。ループフィルタ203
から出力された位相誤差がクロック生成回路204に入
力されると、クロック生成回路204において誤差を無
くすように位相制御が行われ、この位相制御された再生
クロックが生成される。
ィルタ203は省略可能である。ループフィルタ203
から出力された位相誤差がクロック生成回路204に入
力されると、クロック生成回路204において誤差を無
くすように位相制御が行われ、この位相制御された再生
クロックが生成される。
【0014】
【発明が解決しようとする課題】ところで、上述した従
来例のクロック再生回路において、受信装置101で受
信される信号が1シンボル2ビットのディジタルデータ
を変調した多値変調波の場合は、再生クロックの位相が
理想的なクロックCK1の位相であった場合でも検波信
号の遷移によっては、理想的なクロックタイミング間の
中心位置からクロス点がずれているため正確な位相誤差
を検出する事ができないので、位相の安定した再生クロ
ックを得ることができない問題があった。
来例のクロック再生回路において、受信装置101で受
信される信号が1シンボル2ビットのディジタルデータ
を変調した多値変調波の場合は、再生クロックの位相が
理想的なクロックCK1の位相であった場合でも検波信
号の遷移によっては、理想的なクロックタイミング間の
中心位置からクロス点がずれているため正確な位相誤差
を検出する事ができないので、位相の安定した再生クロ
ックを得ることができない問題があった。
【0015】前記したクロス点がずれている例を図26
を参照して説明する。図26は、1シンボル2ビットの
ディジタルデータを変調した変調波を受信装置101で
受信して検波しディジタル化した検波信号をクロック再
生回路においてクロックに同期してオシロスコープでモ
ニタした場合の4値のアイパターンを示す図である。
を参照して説明する。図26は、1シンボル2ビットの
ディジタルデータを変調した変調波を受信装置101で
受信して検波しディジタル化した検波信号をクロック再
生回路においてクロックに同期してオシロスコープでモ
ニタした場合の4値のアイパターンを示す図である。
【0016】この図に示すように、4値、即ち002 、
012 、102 、112 (以降、2を付した数値は2進
数表現とする)のアイパターンは、アイが複数存在する
ため上述したクロス検出回路のように中心のアイの中心
値のみをスレッショルドCとした場合、例えば符号13
4で示す002 から102 の遷移のように、理想的なク
ロックタイミングd及びfの中心位置e以外の矢印13
5で示す点でスレッショルドCをクロスすることにな
る。
012 、102 、112 (以降、2を付した数値は2進
数表現とする)のアイパターンは、アイが複数存在する
ため上述したクロス検出回路のように中心のアイの中心
値のみをスレッショルドCとした場合、例えば符号13
4で示す002 から102 の遷移のように、理想的なク
ロックタイミングd及びfの中心位置e以外の矢印13
5で示す点でスレッショルドCをクロスすることにな
る。
【0017】本発明は、このような点に鑑みてなされた
ものであり、多値変調波の検波信号と再生クロックとの
位相誤差を正確に求めることによって位相の安定した再
生クロックを生成することができるクロック再生回路を
提供することを目的としている。
ものであり、多値変調波の検波信号と再生クロックとの
位相誤差を正確に求めることによって位相の安定した再
生クロックを生成することができるクロック再生回路を
提供することを目的としている。
【0018】
【課題を解決するための手段】図1に本発明の原理図を
示す。この図に示すクロック再生回路は、多値変調波を
検波してディジタル化した検波信号8の遷移曲線と、理
想再生クロックの1周期の中心位置で該検波信号8の各
遷移曲線がクロスする複数のレベルに対応した複数のス
レッショルドA〜Eとのクロス点を検出することにより
送信側のシンボルクロックに同期した再生クロックを生
成するものであり、本発明の特徴は、検波信号8と複数
のスレッショルドA〜Eとのクロス点を検出して複数の
クロス検出信号A1〜E1を出力するクロス検出手段3
と、検波信号8を複数のシンボルに特定することにより
受信データT,T1を出力するデータ特定手段2と、受
信データT,T1から検波信号8の遷移を検出し、この
検出した遷移曲線が前記した中心位置でクロスするスレ
ッショルドとのクロス点を示すクロス検出信号A1〜E
1を選択するための選択信号IA〜IFを出力する選択
信号生成手段4と、選択信号IA〜IFに応じたクロス
検出信号A1〜E1を選択し、この選択されたクロス検
出信号A1〜E1をクロスタイミング信号13として出
力するクロスタイミング生成手段5と、クロスタイミン
グ信号13の位相に対して再生クロック15の位相が進
み、遅れ及び同期の何れの状態にあるかを双方の位相の
比較によって検出し、この検出した位相状態信号14を
出力する位相比較手段6と、位相状態信号が進みを示す
場合に再生クロックの位相を遅らせ、位相状態信号14
が遅れを示す場合に再生クロック15の位相を進めるク
ロック生成手段7とを具備して構成したことにある。
示す。この図に示すクロック再生回路は、多値変調波を
検波してディジタル化した検波信号8の遷移曲線と、理
想再生クロックの1周期の中心位置で該検波信号8の各
遷移曲線がクロスする複数のレベルに対応した複数のス
レッショルドA〜Eとのクロス点を検出することにより
送信側のシンボルクロックに同期した再生クロックを生
成するものであり、本発明の特徴は、検波信号8と複数
のスレッショルドA〜Eとのクロス点を検出して複数の
クロス検出信号A1〜E1を出力するクロス検出手段3
と、検波信号8を複数のシンボルに特定することにより
受信データT,T1を出力するデータ特定手段2と、受
信データT,T1から検波信号8の遷移を検出し、この
検出した遷移曲線が前記した中心位置でクロスするスレ
ッショルドとのクロス点を示すクロス検出信号A1〜E
1を選択するための選択信号IA〜IFを出力する選択
信号生成手段4と、選択信号IA〜IFに応じたクロス
検出信号A1〜E1を選択し、この選択されたクロス検
出信号A1〜E1をクロスタイミング信号13として出
力するクロスタイミング生成手段5と、クロスタイミン
グ信号13の位相に対して再生クロック15の位相が進
み、遅れ及び同期の何れの状態にあるかを双方の位相の
比較によって検出し、この検出した位相状態信号14を
出力する位相比較手段6と、位相状態信号が進みを示す
場合に再生クロックの位相を遅らせ、位相状態信号14
が遅れを示す場合に再生クロック15の位相を進めるク
ロック生成手段7とを具備して構成したことにある。
【0019】このような構成によれば、理想的なクロッ
クタイミングの中心位置における各スレッショルドA〜
Eと検波信号8とのクロス点を求めることによって、再
生クロック15の正確な位相誤差を検出する事ができる
ので、位相の安定した再生クロック15を得ることが可
能となる。
クタイミングの中心位置における各スレッショルドA〜
Eと検波信号8とのクロス点を求めることによって、再
生クロック15の正確な位相誤差を検出する事ができる
ので、位相の安定した再生クロック15を得ることが可
能となる。
【0020】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図2は本発明の第1実施形
態によるクロック再生回路のブロック構成図である。但
し、図2に示すクロック再生回路は、従来例で説明した
図23に示すクロック再生回路と同様に図24に示すデ
ィジタル無線通信システムにおける受信装置101に適
用されているものとする。
施の形態について説明する。図2は本発明の第1実施形
態によるクロック再生回路のブロック構成図である。但
し、図2に示すクロック再生回路は、従来例で説明した
図23に示すクロック再生回路と同様に図24に示すデ
ィジタル無線通信システムにおける受信装置101に適
用されているものとする。
【0021】図2に示すクロック再生回路において、符
号1は遅延回路、2はデータ特定回路、3はクロス検出
回路、4は選択信号生成回路、5はクロスタイミング生
成回路、6は位相比較回路、7はクロック生成回路であ
る。
号1は遅延回路、2はデータ特定回路、3はクロス検出
回路、4は選択信号生成回路、5はクロスタイミング生
成回路、6は位相比較回路、7はクロック生成回路であ
る。
【0022】このクロック再生回路は、従来例で説明済
の図24に示した受信装置101のA/D変換器123
から出力されたディジタルの検波信号と、設定された複
数のスレッショルドとのクロス点を再生クロックの8倍
のクロックを用いて検出し、送信装置100のシンボル
クロックに対する再生クロックの位相が、「進み」、
「遅れ」及び「同期」の何れの状態であるかを判断し、
この判断に基づいて再生クロックの位相を制御し、送信
装置100のシンボルクロックに同期した再生クロック
を生成するものである。
の図24に示した受信装置101のA/D変換器123
から出力されたディジタルの検波信号と、設定された複
数のスレッショルドとのクロス点を再生クロックの8倍
のクロックを用いて検出し、送信装置100のシンボル
クロックに対する再生クロックの位相が、「進み」、
「遅れ」及び「同期」の何れの状態であるかを判断し、
この判断に基づいて再生クロックの位相を制御し、送信
装置100のシンボルクロックに同期した再生クロック
を生成するものである。
【0023】また、A/D変換器123に入力される検
波信号は図3に示すようなアイパターンとなり、更に図
2に示すクロック再生回路の遅延回路1及びデータ特定
回路2で特定(データ化)される受信データは、図3に
アイパターンと関連付けて示した002 ,012 ,10
2 ,112 で示す2ビットのディジタル信号となる。
波信号は図3に示すようなアイパターンとなり、更に図
2に示すクロック再生回路の遅延回路1及びデータ特定
回路2で特定(データ化)される受信データは、図3に
アイパターンと関連付けて示した002 ,012 ,10
2 ,112 で示す2ビットのディジタル信号となる。
【0024】また、図3に検波信号8を00H ,8
0H ,FFH で示すと共に、5つのスレッショルドA,
B,C,D,Eを示した。各スレッショルドA〜Eは、
理想的なクロックCK1のタイミングd及びfの中心位
置eで検波信号8の002 〜11 2 が各相互間で遷移す
る曲線が交差する5つのレベルに対応させたものであ
る。
0H ,FFH で示すと共に、5つのスレッショルドA,
B,C,D,Eを示した。各スレッショルドA〜Eは、
理想的なクロックCK1のタイミングd及びfの中心位
置eで検波信号8の002 〜11 2 が各相互間で遷移す
る曲線が交差する5つのレベルに対応させたものであ
る。
【0025】図2に示す遅延回路1は、検波信号8を1
クロック分遅延させてクロス検出回路3へ出力するもの
である。クロス検出回路3は、各スレッショルドA〜E
と1クロック遅延した検波信号8′とのクロス点を検出
する回路であり、図4に示す回路構成となっている。
クロック分遅延させてクロス検出回路3へ出力するもの
である。クロス検出回路3は、各スレッショルドA〜E
と1クロック遅延した検波信号8′とのクロス点を検出
する回路であり、図4に示す回路構成となっている。
【0026】図4において、31,32,33,34,
35はコンパレータ、36,37,38,39,40は
FF(フリップフロップ)、41,42,43,44,
45は排他的論理和回路(EXOR回路)である。
35はコンパレータ、36,37,38,39,40は
FF(フリップフロップ)、41,42,43,44,
45は排他的論理和回路(EXOR回路)である。
【0027】コンパレータ35は、一入力端IAに入力
された検波信号8′と、他入力端IBに入力されたスレ
ッショルドAとを比較し、検波信号8′のレベルがスレ
ッショルドA以上となった場合に出力端Yから「H」レ
ベルのデータを出力する。
された検波信号8′と、他入力端IBに入力されたスレ
ッショルドAとを比較し、検波信号8′のレベルがスレ
ッショルドA以上となった場合に出力端Yから「H」レ
ベルのデータを出力する。
【0028】FF40は、コンパレータ35から出力さ
れる「L」又は「H」のデータをクロックによってトリ
ガして保持し、この保持データを次のトリガまで出力す
る。EXOR回路45は、コンパレータ35の出力デー
タとFF40の出力データとの排他的論理和を取り、こ
の結果をクロス検出信号A1として出力する。クロス検
出信号A1が「H」の場合が、スレッショルドAと検波
信号8′とのクロス点が検出された状態である。
れる「L」又は「H」のデータをクロックによってトリ
ガして保持し、この保持データを次のトリガまで出力す
る。EXOR回路45は、コンパレータ35の出力デー
タとFF40の出力データとの排他的論理和を取り、こ
の結果をクロス検出信号A1として出力する。クロス検
出信号A1が「H」の場合が、スレッショルドAと検波
信号8′とのクロス点が検出された状態である。
【0029】このような回路構成において、最初に、検
波信号8′のレベルがスレッショルドAよりも低い場合
は、コンパレータ35の出力データが「L」となり、こ
の「L」がEXOR回路45の一入力端へ出力されると
共にFF40に保持されてEXOR回路45の他入力端
へ出力されるので、クロス検出信号A1は「L」となっ
ている。
波信号8′のレベルがスレッショルドAよりも低い場合
は、コンパレータ35の出力データが「L」となり、こ
の「L」がEXOR回路45の一入力端へ出力されると
共にFF40に保持されてEXOR回路45の他入力端
へ出力されるので、クロス検出信号A1は「L」となっ
ている。
【0030】ここで、検波信号8′のレベルがスレッシ
ョルドAと等しくなった場合、即ちクロスした場合は、
コンパレータ35の出力データが「H」となり、この
「H」がEXOR回路45の一入力端へ出力される。こ
の時点ではFF40に「H」が供給されるものの、まだ
トリガされないのでFF40からは現在保持中の「L」
がEXOR回路45へ出力されている。従ってクロス検
出信号A1が「H」となる。即ち、スレッショルドAと
検波信号8′とのクロス点が検出された状態である。
ョルドAと等しくなった場合、即ちクロスした場合は、
コンパレータ35の出力データが「H」となり、この
「H」がEXOR回路45の一入力端へ出力される。こ
の時点ではFF40に「H」が供給されるものの、まだ
トリガされないのでFF40からは現在保持中の「L」
がEXOR回路45へ出力されている。従ってクロス検
出信号A1が「H」となる。即ち、スレッショルドAと
検波信号8′とのクロス点が検出された状態である。
【0031】その後、検波信号8′のレベルがスレッシ
ョルドAよりも高くなっても、コンパレータ35の出力
データは「H」のままであり、このタイミングではFF
40に「H」が保持されてEXOR回路45へ出力され
るので、クロス検出信号A1が「L」となる。
ョルドAよりも高くなっても、コンパレータ35の出力
データは「H」のままであり、このタイミングではFF
40に「H」が保持されてEXOR回路45へ出力され
るので、クロス検出信号A1が「L」となる。
【0032】つまり、クロス検出信号A1は、検波信号
8′がスレッショルドAとクロスした場合のみ「H」と
なるようになっている。但し、このクロス検出回路3に
よるクロス検出においては、再生クロック15の8倍の
クロックが用いられているので、図5に示す再生クロッ
ク15の1周期内の〜で示す8か所の位相の何れか
で「H」となるようになっている。
8′がスレッショルドAとクロスした場合のみ「H」と
なるようになっている。但し、このクロス検出回路3に
よるクロス検出においては、再生クロック15の8倍の
クロックが用いられているので、図5に示す再生クロッ
ク15の1周期内の〜で示す8か所の位相の何れか
で「H」となるようになっている。
【0033】このように図4に示す他のスレッショルド
B〜Eが入力されるコンパレータ34〜31を先頭とす
る回路においても同様にクロス検出信号B1〜E1が出
力される。
B〜Eが入力されるコンパレータ34〜31を先頭とす
る回路においても同様にクロス検出信号B1〜E1が出
力される。
【0034】次に、図2に示すデータ特定回路2を説明
する。このデータ特定回路2は、検波信号8が002 〜
112 の何れであるかを特定(認識)して選択信号生成
回路4へ出力するものであり、図6に示すように、符号
47,48,49で示すコンパレータと、50で示すセ
レクタと、51,52,53,54で示すFFとを具備
して構成されている。
する。このデータ特定回路2は、検波信号8が002 〜
112 の何れであるかを特定(認識)して選択信号生成
回路4へ出力するものであり、図6に示すように、符号
47,48,49で示すコンパレータと、50で示すセ
レクタと、51,52,53,54で示すFFとを具備
して構成されている。
【0035】各コンパレータ47〜49の一入力端IA
には検波信号8が入力され、他入力端IBには、図3に
示した3つのアイの中心値であるスレッショルドA、ス
レッショルドC、スレッショルドEが各々、しきい値A
2、しきい値C2、しきい値E2として入力され、検波
信号8が各しきい値A2,C2,E2以上となった場合
に各出力端Yの出力データが「H」となるようになって
いる。
には検波信号8が入力され、他入力端IBには、図3に
示した3つのアイの中心値であるスレッショルドA、ス
レッショルドC、スレッショルドEが各々、しきい値A
2、しきい値C2、しきい値E2として入力され、検波
信号8が各しきい値A2,C2,E2以上となった場合
に各出力端Yの出力データが「H」となるようになって
いる。
【0036】つまり、コンパレータ47において、検波
信号8がしきい値A2以上である場合は、検波信号8が
図3に示すスレッショルドA以上の012 の下位ビット
の「1」であることを示す「H」が出力され、検波信号
8がしきい値A2よりも小さい場合は、検波信号8がス
レッショルドAよりも小さい002 の下位ビットの
「0」であることを示す「L」が出力される。
信号8がしきい値A2以上である場合は、検波信号8が
図3に示すスレッショルドA以上の012 の下位ビット
の「1」であることを示す「H」が出力され、検波信号
8がしきい値A2よりも小さい場合は、検波信号8がス
レッショルドAよりも小さい002 の下位ビットの
「0」であることを示す「L」が出力される。
【0037】また、コンパレータ49において、検波信
号8がしきい値E2以上である場合は、検波信号8が図
3に示すスレッショルドE以上の112 の下位ビットの
「1」であることを示す「H」が出力され、検波信号8
がしきい値E2よりも小さい場合は、検波信号8がスレ
ッショルドEよりも小さい102 の下位ビットの「0」
であることを示す「L」が出力される。
号8がしきい値E2以上である場合は、検波信号8が図
3に示すスレッショルドE以上の112 の下位ビットの
「1」であることを示す「H」が出力され、検波信号8
がしきい値E2よりも小さい場合は、検波信号8がスレ
ッショルドEよりも小さい102 の下位ビットの「0」
であることを示す「L」が出力される。
【0038】更に、コンパレータ48において、検波信
号8がしきい値C2以上である場合は、検波信号8が図
3に示すスレッショルドC以上の102 又は112 の上
位ビットの「1」であることを示す「H」が出力され、
検波信号8がしきい値C2よりも小さい場合は、検波信
号8がスレッショルドCよりも小さい012 又は00 2
の上位ビットの「0」であることを示す「L」が出力さ
れる。
号8がしきい値C2以上である場合は、検波信号8が図
3に示すスレッショルドC以上の102 又は112 の上
位ビットの「1」であることを示す「H」が出力され、
検波信号8がしきい値C2よりも小さい場合は、検波信
号8がスレッショルドCよりも小さい012 又は00 2
の上位ビットの「0」であることを示す「L」が出力さ
れる。
【0039】即ち、各コンパレータ47〜49の出力端
Yの出力データの組み合わせによって、検波信号8が0
02 〜112 の何れであるかを特定できることになる。
セレクタ50は、一入力端IAにコンパレータ49の出
力データが入力され、他入力端IBにコンパレータ47
の出力データが入力され、更に選択端Sにコンパレータ
48の出力データが入力されるようになっており、選択
端Sに「H」が入力された場合に、一入力端IAの入力
データを選択して出力端Yから出力し、「L」が入力さ
れた場合に、他入力端IBの入力データを選択して出力
する。
Yの出力データの組み合わせによって、検波信号8が0
02 〜112 の何れであるかを特定できることになる。
セレクタ50は、一入力端IAにコンパレータ49の出
力データが入力され、他入力端IBにコンパレータ47
の出力データが入力され、更に選択端Sにコンパレータ
48の出力データが入力されるようになっており、選択
端Sに「H」が入力された場合に、一入力端IAの入力
データを選択して出力端Yから出力し、「L」が入力さ
れた場合に、他入力端IBの入力データを選択して出力
する。
【0040】FF52は、セレクタ50の出力データを
保持し、この保持データを受信データT1の下位ビット
として出力すると共に、FF54へ出力する。FF51
は、コンパレータ48の出力データを保持し、この保持
データを受信データT1の上位ビットとして出力すると
共に、FF53へ出力する。
保持し、この保持データを受信データT1の下位ビット
として出力すると共に、FF54へ出力する。FF51
は、コンパレータ48の出力データを保持し、この保持
データを受信データT1の上位ビットとして出力すると
共に、FF53へ出力する。
【0041】即ち、FF51及び52の出力データによ
って検波信号8の上位及び下位ビットが002 〜112
の何れであるかを示す受信データT1が選択信号生成回
路4へ出力されることになる。また、FF53及び54
は受信データT1を1クロック分遅延した受信データT
を出力することになる。
って検波信号8の上位及び下位ビットが002 〜112
の何れであるかを示す受信データT1が選択信号生成回
路4へ出力されることになる。また、FF53及び54
は受信データT1を1クロック分遅延した受信データT
を出力することになる。
【0042】例えばデータ特定回路2に検波信号8が図
7に示すように002 〜112 の順に入力されたとす
る。まず、時刻t1〜t2に示す1シンボルの再生クロ
ック15の8倍のクロックでサンプリングされた検波信
号8のd0〜d7がデータ特定回路2に入力されると、
上述した動作によってデータ特定回路2から002 の受
信データT1が選択信号生成回路4へ出力される。
7に示すように002 〜112 の順に入力されたとす
る。まず、時刻t1〜t2に示す1シンボルの再生クロ
ック15の8倍のクロックでサンプリングされた検波信
号8のd0〜d7がデータ特定回路2に入力されると、
上述した動作によってデータ特定回路2から002 の受
信データT1が選択信号生成回路4へ出力される。
【0043】次の時刻t2〜t3においては、前回より
も1再生クロック15分遅れた00 2 の受信データT
と、012 の受信データT1が出力され、次の時刻t3
〜t4においては、前回よりも1再生クロック15分遅
れた012 の受信データTと、102 の受信データT1
が出力され、次の時刻t4〜t5においては、前回より
も1再生クロック15分遅れた102 の受信データT
と、112 の受信データT1が出力される。
も1再生クロック15分遅れた00 2 の受信データT
と、012 の受信データT1が出力され、次の時刻t3
〜t4においては、前回よりも1再生クロック15分遅
れた012 の受信データTと、102 の受信データT1
が出力され、次の時刻t4〜t5においては、前回より
も1再生クロック15分遅れた102 の受信データT
と、112 の受信データT1が出力される。
【0044】このように検波信号8が特定されると、検
波信号8の遷移を認識することができるので、図8に符
号56で示すデコーダを用いて構成される選択信号生成
回路4によって、クロス検出回路3から出力されるクロ
ス検出信号A1〜E1を選択するための選択信号IA〜
IFを生成する。
波信号8の遷移を認識することができるので、図8に符
号56で示すデコーダを用いて構成される選択信号生成
回路4によって、クロス検出回路3から出力されるクロ
ス検出信号A1〜E1を選択するための選択信号IA〜
IFを生成する。
【0045】デコーダ56は、図9に示すように、受信
データTが002 の場合に、T1が112 であると選択
信号ICをクロスタイミング生成回路5へ出力し、T1
が102 であると選択信号IBを出力し、T1が012
であると選択信号IAを出力し、T1が002 であると
選択信号IFを出力する。受信データTが他の012、
102 、112 の場合も、図9を参照するように選択信
号IA〜IFを出力する。
データTが002 の場合に、T1が112 であると選択
信号ICをクロスタイミング生成回路5へ出力し、T1
が102 であると選択信号IBを出力し、T1が012
であると選択信号IAを出力し、T1が002 であると
選択信号IFを出力する。受信データTが他の012、
102 、112 の場合も、図9を参照するように選択信
号IA〜IFを出力する。
【0046】これは、例えば時間Tにおける受信データ
が002 であり、1シンボル遅れた時間T1における受
信データが102 である時の遷移が理想的なクロックタ
イミングの中心位置でクロスするスレッショルドはBで
あるためクロス検出信号B1を選択する選択信号IBを
生成するようになっている。
が002 であり、1シンボル遅れた時間T1における受
信データが102 である時の遷移が理想的なクロックタ
イミングの中心位置でクロスするスレッショルドはBで
あるためクロス検出信号B1を選択する選択信号IBを
生成するようになっている。
【0047】ここでクロス検出信号A1〜E1を選択す
るには、あらかじめ未来の受信データが分かっていなけ
ればならない。例えば、図7に示したように検波信号8
が002 〜012 に遷移する時の検波信号8はd0〜d
7であるが、012 が確定されるまでには1シンボルの
時間を要する。
るには、あらかじめ未来の受信データが分かっていなけ
ればならない。例えば、図7に示したように検波信号8
が002 〜012 に遷移する時の検波信号8はd0〜d
7であるが、012 が確定されるまでには1シンボルの
時間を要する。
【0048】このため、クロスタイミング生成回路5に
入力されるクロス検出信号A1〜E1と選択信号IA〜
IFとの時間調整をするために、クロス検出回路3へ入
力される検波信号8を遅延回路1によって遅延させてい
る。この遅延を行うためには遅延回路1として、クロス
検出が8倍のクロックを用いて行われるため、図10に
58〜59で示すように1シンボルあたり8段のFFが
必要となる。
入力されるクロス検出信号A1〜E1と選択信号IA〜
IFとの時間調整をするために、クロス検出回路3へ入
力される検波信号8を遅延回路1によって遅延させてい
る。この遅延を行うためには遅延回路1として、クロス
検出が8倍のクロックを用いて行われるため、図10に
58〜59で示すように1シンボルあたり8段のFFが
必要となる。
【0049】次に、クロスタイミング生成回路5を説明
する。クロスタイミング生成回路5は、選択信号IA〜
IFに応じてクロス検出信号A1〜E1を選択するもの
であり、図11に符号61で示すセレクタを用いて構成
されている。
する。クロスタイミング生成回路5は、選択信号IA〜
IFに応じてクロス検出信号A1〜E1を選択するもの
であり、図11に符号61で示すセレクタを用いて構成
されている。
【0050】セレクタ61は、その選択端Sに選択信号
IAが入力されると、入力端IAに供給されたクロス検
出信号A1を選択して出力端Yからクロスタイミング信
号13として出力し、選択信号IBが入力されると、入
力端IBに供給されたクロス検出信号B1を選択して出
力端Yからクロスタイミング信号13として出力し、選
択信号ICが入力されると、入力端ICに供給されたク
ロス検出信号C1を選択して出力端Yからクロスタイミ
ング信号13として出力し、選択信号IDが入力される
と、入力端IDに供給されたクロス検出信号D1を選択
して出力端Yからクロスタイミング信号13として出力
し、選択信号IEが入力されると、入力端IEに供給さ
れたクロス検出信号E1を選択して出力端Yからクロス
タイミング信号13として出力し、選択信号IFが入力
されると、入力端IFに供給された「L」を選択して出
力端Yからクロスタイミング信号13として出力する。
即ち、クロス検出がどのスレッショルドA〜Eとのクロ
ス点で行われたかを示すクロスタイミング信号13が出
力される。
IAが入力されると、入力端IAに供給されたクロス検
出信号A1を選択して出力端Yからクロスタイミング信
号13として出力し、選択信号IBが入力されると、入
力端IBに供給されたクロス検出信号B1を選択して出
力端Yからクロスタイミング信号13として出力し、選
択信号ICが入力されると、入力端ICに供給されたク
ロス検出信号C1を選択して出力端Yからクロスタイミ
ング信号13として出力し、選択信号IDが入力される
と、入力端IDに供給されたクロス検出信号D1を選択
して出力端Yからクロスタイミング信号13として出力
し、選択信号IEが入力されると、入力端IEに供給さ
れたクロス検出信号E1を選択して出力端Yからクロス
タイミング信号13として出力し、選択信号IFが入力
されると、入力端IFに供給された「L」を選択して出
力端Yからクロスタイミング信号13として出力する。
即ち、クロス検出がどのスレッショルドA〜Eとのクロ
ス点で行われたかを示すクロスタイミング信号13が出
力される。
【0051】位相比較回路6は、クロスタイミング信号
13と再生クロック15との位相比較から、検波信号8
から得られるクロックに対して再生クロック15の位相
が「進み」、「遅れ」及び「同期」の3位相状態の何れ
であるかを位相状態信号14として出力するものであ
り、図12に示すようにFF63及び位相判断回路64
を具備して構成されている。
13と再生クロック15との位相比較から、検波信号8
から得られるクロックに対して再生クロック15の位相
が「進み」、「遅れ」及び「同期」の3位相状態の何れ
であるかを位相状態信号14として出力するものであ
り、図12に示すようにFF63及び位相判断回路64
を具備して構成されている。
【0052】位相判断回路64は、図5に示したよう
に、再生クロック15の位相を8つにわけた内のどのタ
イミングでクロスタイミング信号13が発生しいるかを
確認し、〜で発生している場合は「遅れ」、は
「同期」、〜は「進み」と判断するものである。
に、再生クロック15の位相を8つにわけた内のどのタ
イミングでクロスタイミング信号13が発生しいるかを
確認し、〜で発生している場合は「遅れ」、は
「同期」、〜は「進み」と判断するものである。
【0053】の「同期」の部分は、図3に示した理想
的な再生クロックCK1のタイミングd及びfの中心位
置eに対応しており、〜の「遅れ」の部分はd〜e
間に対応しており、〜の「進み」の部分はe〜fに
対応している。
的な再生クロックCK1のタイミングd及びfの中心位
置eに対応しており、〜の「遅れ」の部分はd〜e
間に対応しており、〜の「進み」の部分はe〜fに
対応している。
【0054】その判断を行うために、位相判断回路64
では、再生クロック15をFF63によって再生クロッ
クの1/8クロック分遅らせ、図13に示すように、そ
の遅延再生クロック15′と再生クロック15との比較
を、クロスタイミング信号13の「H」の入力タイミン
グにおいて行い、3つの位相状態を判断するようにして
ある。
では、再生クロック15をFF63によって再生クロッ
クの1/8クロック分遅らせ、図13に示すように、そ
の遅延再生クロック15′と再生クロック15との比較
を、クロスタイミング信号13の「H」の入力タイミン
グにおいて行い、3つの位相状態を判断するようにして
ある。
【0055】これは、再生クロック15が「H」の箇所
にクロスタイミング信号13の「H」が位置した場合は
「遅れ」と判断し、図示の例のように再生クロック15
が「L」で、且つ遅延再生クロック15′が「H」の箇
所にクロスタイミング信号13の「H」が位置した場合
は「同期」と判断し、再生クロック15が「L」で、且
つ遅延再生クロック15′が「L」の箇所にクロスタイ
ミング信号13の「H」が位置した場合は「進み」と判
断し、各々判断された位相状態を位相状態信号14とし
てクロック生成回路7へ出力する。
にクロスタイミング信号13の「H」が位置した場合は
「遅れ」と判断し、図示の例のように再生クロック15
が「L」で、且つ遅延再生クロック15′が「H」の箇
所にクロスタイミング信号13の「H」が位置した場合
は「同期」と判断し、再生クロック15が「L」で、且
つ遅延再生クロック15′が「L」の箇所にクロスタイ
ミング信号13の「H」が位置した場合は「進み」と判
断し、各々判断された位相状態を位相状態信号14とし
てクロック生成回路7へ出力する。
【0056】クロック生成回路7は、位相状態信号14
が「進み」を示す場合に再生クロック15を遅らせ、
「遅れ」を示す場合に再生クロック15を進ませ、「同
期」を示す場合に現再生クロック15の位相状態を保持
するものであり、図14に示すように、アップ/ダウン
選択回路66と、アップ/ダウンカウンタ67と、帯域
制限回路68と、セレクタ69と、加算器70と、分周
器71とを具備して構成されている。
が「進み」を示す場合に再生クロック15を遅らせ、
「遅れ」を示す場合に再生クロック15を進ませ、「同
期」を示す場合に現再生クロック15の位相状態を保持
するものであり、図14に示すように、アップ/ダウン
選択回路66と、アップ/ダウンカウンタ67と、帯域
制限回路68と、セレクタ69と、加算器70と、分周
器71とを具備して構成されている。
【0057】アップ/ダウン選択回路66は、位相状態
信号14が「進み」を示す場合にアップ/ダウンカウン
タ67をダウンさせるためのダウン制御データをカウン
タ67のアップ/ダウン制御端U/Dへ出力し、「遅
れ」を示す場合にアップさせるためのアップ制御データ
をU/Dへ出力する。また「同期」を示す場合はカウン
タ67がカウント動作しないようにする。
信号14が「進み」を示す場合にアップ/ダウンカウン
タ67をダウンさせるためのダウン制御データをカウン
タ67のアップ/ダウン制御端U/Dへ出力し、「遅
れ」を示す場合にアップさせるためのアップ制御データ
をU/Dへ出力する。また「同期」を示す場合はカウン
タ67がカウント動作しないようにする。
【0058】アップ/ダウンカウンタ67は、所定の初
期値、例えば80H がデータ入力端に供給されており、
クロスタイミング信号13をイネーブル信号とし、アッ
プ/ダウン制御データに応じてアップ/ダウンカウント
を行い、このアップ又はダウンの何れかのカウント値が
帯域制限回路68に供給される帯域値を越えた時に、ロ
ード端LDにロード信号が入力されてロードがかかりカ
ウント値が初期値に戻るようになっている。
期値、例えば80H がデータ入力端に供給されており、
クロスタイミング信号13をイネーブル信号とし、アッ
プ/ダウン制御データに応じてアップ/ダウンカウント
を行い、このアップ又はダウンの何れかのカウント値が
帯域制限回路68に供給される帯域値を越えた時に、ロ
ード端LDにロード信号が入力されてロードがかかりカ
ウント値が初期値に戻るようになっている。
【0059】また、帯域制限回路68は、カウント値が
帯域値の上限値を越えた場合にセレクタ69の選択端S
に+値を出力する。この時、セレクタ69は、入力端I
Aに供給されている+1を選択して加算器70へ出力す
る。また、カウント値が帯域値の下限値を下回った場合
にセレクタ69の選択端Sに−値を出力する。この時、
セレクタ69は、入力端IAに供給されている−1を選
択して加算器70へ出力する。更に、カウント値が帯域
値内であればセレクタ69の選択端Sに0を出力する。
この時、セレクタ69は、入力端IAに供給されている
0を選択して加算器70へ出力する。
帯域値の上限値を越えた場合にセレクタ69の選択端S
に+値を出力する。この時、セレクタ69は、入力端I
Aに供給されている+1を選択して加算器70へ出力す
る。また、カウント値が帯域値の下限値を下回った場合
にセレクタ69の選択端Sに−値を出力する。この時、
セレクタ69は、入力端IAに供給されている−1を選
択して加算器70へ出力する。更に、カウント値が帯域
値内であればセレクタ69の選択端Sに0を出力する。
この時、セレクタ69は、入力端IAに供給されている
0を選択して加算器70へ出力する。
【0060】加算器70は、セレクタ69から出力され
る+1、−1、0の何れかと分周値とを加算し、これを
分周値として分周器71のデータ入力端IDへ出力す
る。分周器71は、入力端IDに供給された分周値に応
じて再生クロック15のn倍の高速クロックを分周して
再生クロック15を生成する。即ち、分周設定値に+1
又は−1されることによって分周器71から出力される
再生クロック15の位相が、n倍高速クロックの一周期
分遅れたり進んだりするようになっている。
る+1、−1、0の何れかと分周値とを加算し、これを
分周値として分周器71のデータ入力端IDへ出力す
る。分周器71は、入力端IDに供給された分周値に応
じて再生クロック15のn倍の高速クロックを分周して
再生クロック15を生成する。即ち、分周設定値に+1
又は−1されることによって分周器71から出力される
再生クロック15の位相が、n倍高速クロックの一周期
分遅れたり進んだりするようになっている。
【0061】従って、位相状態信号14が進みを表して
いる場合に再生クロック15の位相が遅らせられ、遅れ
を表している場合に進ませられ、同期を表している場合
に位相はそのままとされる。
いる場合に再生クロック15の位相が遅らせられ、遅れ
を表している場合に進ませられ、同期を表している場合
に位相はそのままとされる。
【0062】以上説明した第1実施形態によれば、理想
的なクロックタイミングの中心位置における各スレッシ
ョルドA〜Eと検波信号8とのクロス点を求めることに
よって、正確な位相誤差を検出する事ができるので、位
相の安定した再生クロック15を得ることが可能とな
る。これによって再生クロック15の位相不安定による
ジッタを低減することができる。
的なクロックタイミングの中心位置における各スレッシ
ョルドA〜Eと検波信号8とのクロス点を求めることに
よって、正確な位相誤差を検出する事ができるので、位
相の安定した再生クロック15を得ることが可能とな
る。これによって再生クロック15の位相不安定による
ジッタを低減することができる。
【0063】次に、第2実施形態を図15を参照して説
明する。但し、図15に示す第2実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
明する。但し、図15に示す第2実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
【0064】図15に示す第2実施形態が図2に示した
第1実施形態と異なる点は、図2においてクロス検出回
路3の入力側に接続していた検波信号8を遅延する遅延
回路1の代わりに、クロス検出回路3の出力側にクロス
検出信号A1〜E1を遅延してクロスタイミング生成回
路5へ出力する遅延回路16を設けたことにある。
第1実施形態と異なる点は、図2においてクロス検出回
路3の入力側に接続していた検波信号8を遅延する遅延
回路1の代わりに、クロス検出回路3の出力側にクロス
検出信号A1〜E1を遅延してクロスタイミング生成回
路5へ出力する遅延回路16を設けたことにある。
【0065】即ち、遅延回路16は、データ特定回路2
において検波信号8の特定に要する時間分、クロス検出
信号A1〜E1を遅延させ、この遅延したクロス検出信
号A1〜E1と、選択信号IA〜IFとが同タイミング
でクロスタイミング生成回路5へ入力されるようにする
ものである。
において検波信号8の特定に要する時間分、クロス検出
信号A1〜E1を遅延させ、この遅延したクロス検出信
号A1〜E1と、選択信号IA〜IFとが同タイミング
でクロスタイミング生成回路5へ入力されるようにする
ものである。
【0066】図2に示した遅延回路1においては8ビッ
トの検波信号8を遅延させるため1段につき8個のFF
を必要としたが、図15に示す遅延回路16では1段に
つき5個のFFしか必要としないので、その分、回路規
模を縮小できるメリットがある。
トの検波信号8を遅延させるため1段につき8個のFF
を必要としたが、図15に示す遅延回路16では1段に
つき5個のFFしか必要としないので、その分、回路規
模を縮小できるメリットがある。
【0067】次に、第3実施形態を図16を参照して説
明する。但し、図16に示す第3実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
明する。但し、図16に示す第3実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
【0068】図15に示す第2実施形態が図2に示した
第1実施形態と異なる点は、クロス検出回路3の入力側
にスレッショルド生成回路17を接続したことにある。
スレッショルド生成回路17は、検波信号8から図3に
示したような等間隔なスレッショルドA〜Eが得られな
い場合に、それと同様な等間隔なスレッショルドA〜E
を得るものであり、図17に示す構成となっている。
第1実施形態と異なる点は、クロス検出回路3の入力側
にスレッショルド生成回路17を接続したことにある。
スレッショルド生成回路17は、検波信号8から図3に
示したような等間隔なスレッショルドA〜Eが得られな
い場合に、それと同様な等間隔なスレッショルドA〜E
を得るものであり、図17に示す構成となっている。
【0069】即ち、スレッショルドCからスレッショル
ドの間隔値73を減算してスレッショルドBを出力する
減算器74と、スレッショルドBから間隔値73を減算
してスレッショルドAを出力する減算器75と、スレッ
ショルドCと間隔値73とを加算してスレッショルドD
を出力する加算器76と、スレッショルドDと間隔値7
3とを加算してスレッショルドEを出力する加算器77
とを具備して構成されている。
ドの間隔値73を減算してスレッショルドBを出力する
減算器74と、スレッショルドBから間隔値73を減算
してスレッショルドAを出力する減算器75と、スレッ
ショルドCと間隔値73とを加算してスレッショルドD
を出力する加算器76と、スレッショルドDと間隔値7
3とを加算してスレッショルドEを出力する加算器77
とを具備して構成されている。
【0070】スレッショルドCは図3に示したように検
波信号8の中心値であり、この中心値は検波信号8が8
ビットのものなので必然的に80H と決定している。ま
た、間隔値73は、受信データの誤り率が基準以下とな
るレベル値であり、これは最初に任意のレベル値を設定
し、受信データの誤り率をモニタしながらレベル値を可
変し、誤り率が基準以下となった場合のその可変値を間
隔値73とするようになっている。
波信号8の中心値であり、この中心値は検波信号8が8
ビットのものなので必然的に80H と決定している。ま
た、間隔値73は、受信データの誤り率が基準以下とな
るレベル値であり、これは最初に任意のレベル値を設定
し、受信データの誤り率をモニタしながらレベル値を可
変し、誤り率が基準以下となった場合のその可変値を間
隔値73とするようになっている。
【0071】次に、第4実施形態を図18を参照して説
明する。但し、図18に示す第4実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
明する。但し、図18に示す第4実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
【0072】図18に示す第4実施形態が図2に示した
第1実施形態と異なる点は、図2に示したデータ特定回
路2に代え、図18に符号21で示すデータ特定回路を
設け、また遅延回路1に代え、符号20で示す遅延回路
を設けたことにある。
第1実施形態と異なる点は、図2に示したデータ特定回
路2に代え、図18に符号21で示すデータ特定回路を
設け、また遅延回路1に代え、符号20で示す遅延回路
を設けたことにある。
【0073】データ特定回路21は、受信データ002
〜112 の符号間干渉によって、特定したデータが誤る
ことを無くす処理を行うようになっている。例えば受信
データが002 、112 、002 と配列された場合、中
央の112 が両側の002 の影響で本来の112 のレベ
ルまで到達しないケースが生じる。この場合に、図2に
示したデータ特定回路2で使用されているしきい値E2
を用いてデータ特定を行った場合、実際はしきい値E2
よりも高くなる112 のレベルがしきい値E2よりも低
くなっているので、112 と特定できずデータが誤るこ
とになる。
〜112 の符号間干渉によって、特定したデータが誤る
ことを無くす処理を行うようになっている。例えば受信
データが002 、112 、002 と配列された場合、中
央の112 が両側の002 の影響で本来の112 のレベ
ルまで到達しないケースが生じる。この場合に、図2に
示したデータ特定回路2で使用されているしきい値E2
を用いてデータ特定を行った場合、実際はしきい値E2
よりも高くなる112 のレベルがしきい値E2よりも低
くなっているので、112 と特定できずデータが誤るこ
とになる。
【0074】そこで、データ特定回路21では、各しき
い値A2,C2,E2を符号間干渉量に対応したレベル
だけ上下することによって符号間干渉が起因するデータ
特定の誤りを防止するようになっている。
い値A2,C2,E2を符号間干渉量に対応したレベル
だけ上下することによって符号間干渉が起因するデータ
特定の誤りを防止するようになっている。
【0075】データ特定回路21は、図19に示すよう
に、FF79,80,81と、データ特定部82,83
と、デコーダ84と、図2に示したデータ特定回路2と
同様なデータ特定回路85とを具備して構成されてい
る。
に、FF79,80,81と、データ特定部82,83
と、デコーダ84と、図2に示したデータ特定回路2と
同様なデータ特定回路85とを具備して構成されてい
る。
【0076】各FF79,80,81は、検波信号8を
各々再生クロック15の1周期分づつ遅延させることに
よって、3周期分遅延した検波信号Z、2周期分遅延し
た検波信号Y、1周期分遅延した検波信号Xを生成す
る。
各々再生クロック15の1周期分づつ遅延させることに
よって、3周期分遅延した検波信号Z、2周期分遅延し
た検波信号Y、1周期分遅延した検波信号Xを生成す
る。
【0077】データ特定部82,83は各々、図6に示
したコンパレータ47,48,49及びセレクタ50を
具備し、かつ図6と同接続構成で成っており、データ特
定部82は、検波信号Xのデータ特定を行うことによっ
て002 〜112 の受信データを出力し、データ特定部
83は、検波信号Zのデータ特定を行うことによって0
02 〜112 の受信データを出力する。
したコンパレータ47,48,49及びセレクタ50を
具備し、かつ図6と同接続構成で成っており、データ特
定部82は、検波信号Xのデータ特定を行うことによっ
て002 〜112 の受信データを出力し、データ特定部
83は、検波信号Zのデータ特定を行うことによって0
02 〜112 の受信データを出力する。
【0078】デコーダ84は、検波信号Yの前後の検波
信号Z及びXを特定した受信データをデコードすること
によって符号間干渉量を除去したしきい値A2′,C
2′,E2′をデータ特定回路85へ出力する。データ
特定回路85は、しきい値A2′,C2′,E2′によ
って検波信号Yを特定し、受信データT,T1を選択信
号生成回路4へ出力する。
信号Z及びXを特定した受信データをデコードすること
によって符号間干渉量を除去したしきい値A2′,C
2′,E2′をデータ特定回路85へ出力する。データ
特定回路85は、しきい値A2′,C2′,E2′によ
って検波信号Yを特定し、受信データT,T1を選択信
号生成回路4へ出力する。
【0079】このようなデータ特定回路21によれば、
図20に示す時刻t3の再生クロック15の2周期(2
シンボル)後に受信データT1の例えば002 が出力さ
れ、時刻t4の3周期後に012 が出力されることにな
る。即ち、受信データT,T1の特定には3シンボルの
時間が必要となる。従って、図18に示す遅延回路20
も、検波信号8を、受信データの特定に必要とされる3
シンボル分、即ち再生クロック15の周期分を遅延する
ようになっている。
図20に示す時刻t3の再生クロック15の2周期(2
シンボル)後に受信データT1の例えば002 が出力さ
れ、時刻t4の3周期後に012 が出力されることにな
る。即ち、受信データT,T1の特定には3シンボルの
時間が必要となる。従って、図18に示す遅延回路20
も、検波信号8を、受信データの特定に必要とされる3
シンボル分、即ち再生クロック15の周期分を遅延する
ようになっている。
【0080】次に、第5実施形態を図21を参照して説
明する。但し、図21に示す第5実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
明する。但し、図21に示す第5実施形態において図2
に示した第1実施形態の各部に対応する部分には同一符
号を付し、その説明を省略する。
【0081】図21に示す第5実施形態が図2に示した
第1実施形態と異なる点は、図2に示したデータ特定回
路2に代え、図21に符号23で示すデータ特定回路を
設け、また遅延回路1に代え、符号22で示す遅延回路
を設けたことにある。
第1実施形態と異なる点は、図2に示したデータ特定回
路2に代え、図21に符号23で示すデータ特定回路を
設け、また遅延回路1に代え、符号22で示す遅延回路
を設けたことにある。
【0082】選択信号生成回路23は、受信データTの
みで図22に示す様に選択信号IA〜IFを生成するデ
コーダを、図8に示したデコーダ56の代わりに用いた
ものである。例えば時刻Tの受信データが102 である
時、Tからの遷移は4通りに限定され、これらの遷移が
クロスするスレッショルドはT1が002 の時のスレッ
ショルドC,B,A、T1が012 の時のスレッショル
ドC、T1が112 の時のスレッショルドEで4つのス
レッショルドと交差するが、この内、理想的なクロック
タイミングの中心位置のみで交差するスレッショルドB
とEであるため、スレッショルドBとEのクロス検出信
号を選択する選択信号IB,IEを生成する。
みで図22に示す様に選択信号IA〜IFを生成するデ
コーダを、図8に示したデコーダ56の代わりに用いた
ものである。例えば時刻Tの受信データが102 である
時、Tからの遷移は4通りに限定され、これらの遷移が
クロスするスレッショルドはT1が002 の時のスレッ
ショルドC,B,A、T1が012 の時のスレッショル
ドC、T1が112 の時のスレッショルドEで4つのス
レッショルドと交差するが、この内、理想的なクロック
タイミングの中心位置のみで交差するスレッショルドB
とEであるため、スレッショルドBとEのクロス検出信
号を選択する選択信号IB,IEを生成する。
【0083】また、時間Tにおける受信データが002
および112 の時は中心位置でのみクロスするスレッシ
ョルドが存在しないためFを選択する信号を生成する。
過去の受信データの特定は前回の特定結果を用いるた
め、この例における遅延回路22の遅延量は0シンボル
である。
および112 の時は中心位置でのみクロスするスレッシ
ョルドが存在しないためFを選択する信号を生成する。
過去の受信データの特定は前回の特定結果を用いるた
め、この例における遅延回路22の遅延量は0シンボル
である。
【0084】
【発明の効果】以上説明したように、本発明のクロック
再生回路によれば、多値変調波の検波信号と再生クロッ
クとの位相誤差を正確に求めることによって位相の安定
した再生クロックを生成することができる効果がある。
再生回路によれば、多値変調波の検波信号と再生クロッ
クとの位相誤差を正確に求めることによって位相の安定
した再生クロックを生成することができる効果がある。
【図1】本発明の原理図である。
【図2】本発明の第1実施形態によるクロック再生回路
のブロック構成図である。
のブロック構成図である。
【図3】4値のアイパターン及び5つのスレッショルド
を示す図である。
を示す図である。
【図4】図2に示すクロス検出回路のブロック構成図で
ある。
ある。
【図5】再生クロックの1周期を8分割した場合の各位
相を示す図である。
相を示す図である。
【図6】データ特定回路のブロック構成図である。
【図7】データ特定回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図8】選択信号生成回路のブロック構成図である。
【図9】選択信号生成回路の動作を説明するためのタイ
ミングチャートである。
ミングチャートである。
【図10】遅延回路のブロック構成図である。
【図11】クロスタイミング生成回路のブロック構成図
である。
である。
【図12】位相比較回路のブロック構成図である。
【図13】位相比較回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図14】クロック生成回路のブロック構成図である。
【図15】本発明の第2実施形態によるクロック再生回
路のブロック構成図である。
路のブロック構成図である。
【図16】本発明の第3実施形態によるクロック再生回
路のブロック構成図である。
路のブロック構成図である。
【図17】スレッショルド生成回路図である。
【図18】本発明の第4実施形態によるクロック再生回
路のブロック構成図である。
路のブロック構成図である。
【図19】図18に示すデータ特定回路のブロック構成
図である。
図である。
【図20】図18に示すデータ特定回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図21】本発明の第5実施形態によるクロック再生回
路のブロック構成図である。
路のブロック構成図である。
【図22】図21に示す選択信号生成回路の動作説明図
である。
である。
【図23】従来例によるクロック再生回路のブロック構
成図である。
成図である。
【図24】ディジタル通信システム図である。
【図25】2値のアイパターンを示す図である。
【図26】4値のアイパターンを示す図である。
2 データ特定手段 3 クロス検出手段 4 選択信号生成手段 5 クロスタイミング生成手段 6 位相比較手段 7 クロック生成手段 8 検波信号 13 クロスタイミング信号 14 位相状態信号 15 再生クロック A〜E 複数のスレッショルド T,T1 受信データ IA〜IF 選択信号 A1〜E1 クロス検出信号
フロントページの続き (72)発明者 松山 幸二 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 清水 昌彦 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内
Claims (6)
- 【請求項1】 多値変調波を検波してディジタル化した
検波信号の遷移曲線と、理想再生クロックの1周期の中
心位置で該検波信号の各遷移曲線がクロスする複数のレ
ベルに対応した複数のスレッショルドとのクロス点を検
出することにより送信側のシンボルクロックに同期した
再生クロックを生成するクロック再生回路において、 前記検波信号と前記複数のスレッショルドとのクロス点
を検出して複数のクロス検出信号を出力するクロス検出
手段と、 該検波信号を複数のシンボルに特定することにより受信
データを出力するデータ特定手段と、 該受信データから該検波信号の遷移を検出し、この検出
した遷移曲線が前記中心位置でクロスする前記スレッシ
ョルドとのクロス点を示すクロス検出信号を選択するた
めの選択信号を出力する選択信号生成手段と、 該選択信号に応じたクロス検出信号を選択し、この選択
されたクロス検出信号をクロスタイミング信号として出
力するクロスタイミング生成手段と、 該クロスタイミング信号の位相に対して再生クロックの
位相が進み、遅れ及び同期の何れの状態にあるかを双方
の位相の比較によって検出し、この検出した位相状態信
号を出力する位相比較手段と、 該位相状態信号が該進みを示す場合に該再生クロックの
位相を遅らせ、該位相状態信号が該遅れを示す場合に該
再生クロックの位相を進めるクロック生成手段とを具備
したことを特徴とするクロック再生回路。 - 【請求項2】 前記データ特定手段が前記特定に要する
時間分前記検波信号を遅延させて前記クロス検出手段へ
出力する遅延手段を具備したことを特徴とする請求項1
記載のクロック再生回路。 - 【請求項3】 前記データ特定手段が前記特定に要する
時間分前記クロス検出信号を遅延させて前記クロスタイ
ミング生成手段へ出力する遅延手段を具備したことを特
徴とする請求項1記載のクロック再生回路。 - 【請求項4】 前記検波信号の中心値に対応するスレッ
ショルドに、レベル値を加算/減算することによって前
記複数のスレッショルドを得るスレッショルド生成手段
を前記クロス検出手段の入力側に接続し、該スレッショ
ルド生成手段からの複数のスレッショルドを該クロス検
出手段へ入力し、この際、該レベル値を前記受信データ
の誤り率が基準以下とならない値に設定することを特徴
とする請求項1又は2記載のクロック再生回路。 - 【請求項5】 前記データ特定手段が、前記検波信号を
複数のシンボルに特定する際の、該検波信号レベルと比
較するしきい値をシンボル間干渉量に対応したレベルだ
け上下することによって符号間干渉が起因するデータ特
定の誤りを防止する処理を行うことを特徴とする請求項
1記載のクロック再生回路。 - 【請求項6】 前記選択信号生成手段が、過去の前記受
信データから想定される前記検波信号の全ての遷移を検
出し、この検出遷移曲線が前記中心位置でしかクロスし
ないスレッショルドとのクロス点を示すクロス検出信号
を選択するための選択信号を出力することを特徴とする
請求項1記載のクロック再生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8156565A JPH104436A (ja) | 1996-06-18 | 1996-06-18 | クロック再生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8156565A JPH104436A (ja) | 1996-06-18 | 1996-06-18 | クロック再生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH104436A true JPH104436A (ja) | 1998-01-06 |
Family
ID=15630570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8156565A Withdrawn JPH104436A (ja) | 1996-06-18 | 1996-06-18 | クロック再生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH104436A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6456831B1 (en) | 1998-03-30 | 2002-09-24 | Nec Corporation | Amplitude change time activated phase locked controller in a selective call receiver |
EP1610488A1 (en) * | 2003-03-31 | 2005-12-28 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
KR100548234B1 (ko) * | 1998-12-15 | 2006-05-12 | 엘지전자 주식회사 | 디지탈 심볼 타이밍 복원 장치 |
WO2007037312A1 (ja) * | 2005-09-28 | 2007-04-05 | Nec Corporation | クロック再生装置及び方法 |
WO2010013512A1 (ja) * | 2008-07-31 | 2010-02-04 | アイコム株式会社 | クロック再生回路およびそれを用いた受信機 |
-
1996
- 1996-06-18 JP JP8156565A patent/JPH104436A/ja not_active Withdrawn
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6456831B1 (en) | 1998-03-30 | 2002-09-24 | Nec Corporation | Amplitude change time activated phase locked controller in a selective call receiver |
KR100548234B1 (ko) * | 1998-12-15 | 2006-05-12 | 엘지전자 주식회사 | 디지탈 심볼 타이밍 복원 장치 |
EP1610488A1 (en) * | 2003-03-31 | 2005-12-28 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
EP1610488A4 (en) * | 2003-03-31 | 2007-08-01 | Fujitsu Ltd | PHASE COMPENSATION AND TACTIVE MANUFACTURING CIRCUIT |
US7634035B2 (en) | 2003-03-31 | 2009-12-15 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
WO2007037312A1 (ja) * | 2005-09-28 | 2007-04-05 | Nec Corporation | クロック再生装置及び方法 |
US8184738B2 (en) | 2005-09-28 | 2012-05-22 | Nec Corporation | Clock reproducing apparatus and method |
WO2010013512A1 (ja) * | 2008-07-31 | 2010-02-04 | アイコム株式会社 | クロック再生回路およびそれを用いた受信機 |
US8331515B2 (en) | 2008-07-31 | 2012-12-11 | Icom Incorporated | Clock regeneration circuit and receiver using the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030902 |