JP6021169B2 - ビット位相同期回路及びこれを用いた受信装置 - Google Patents
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Description
受信データに対してビット位相同期を行ったクロック信号を生成するビット位相同期回路であって、
前記受信データのビット位相を識別可能な位相分解能を有する周波数のクロック信号を生成する手段と、
このクロック信号により、前記受信データの所定しきい値と比較すべきタイミングのレベルをサンプリングするサンプリング手段と、
このサンプリングレベルと前記しきい値とを比較してこの比較結果に応じて前記クロック信号の位相を制御する制御手段と、
を含むことを特徴とする。
前記ビット位相同期回路の前記クロック信号を、受信データ復調用のサンプリングクロックとして用いることを特徴とする。
2 受信部
3 アンテナ
4 低雑音増幅回路
5 混合器
6 発振回路
7 中間周波数検波回路
8 電力増幅回路
9 デジタルPLL回路
10 復調回路
11 A/Dコンバータ
12〜14 ラッチ回路
15 しきい値判定回路
16 復調クロック生成回路
Claims (4)
- 受信データに対してビット位相同期を行ったクロック信号を生成するビット位相同期回路であって、
前記受信データのビット位相を識別可能な位相分解能を有する周波数のクロック信号を生成する手段と、
このクロック信号により、前記受信データの所定しきい値と比較すべきタイミングのレベルをサンプリングするサンプリング手段と、
前記サンプリング手段から出力されるサンプリングレベルと前記しきい値とを比較してこの比較結果に応じて前記クロック信号の位相を制御する制御手段と、を含み、
前記サンプリング手段は、
3段縦続構成の第1〜第3のラッチ手段を有し、
前記第1〜第3のラッチ手段は、前記クロック信号の連続する第1〜第3のクロックタイミングで前記受信データをそれぞれラッチし、
前記制御手段は、
前記第1のラッチ手段の出力及び前記第3のラッチ手段の出力が、前記しきい値を基準として、それぞれ高及び低レベルになったときの前記第2のラッチ手段の出力を前記しきい値と比較する、
ビット位相同期回路。 - 前記受信データはバースト通信のデータであり、
このバーストデータの最初に存在するプリアンブル信号を入力としてビット位相同期をなすことを特徴とする請求項1に記載のビット位相同期回路。 - 前記プリアンブル信号の次に存在する同期信号をトリガとして、データ期間は、復調クロックの周波数位相を固定することを特徴とする請求項2に記載のビット位相同期回路。
- 請求項1〜3のいずれかに記載のビット位相同期回路の前記クロック信号を、受信データ復調用のサンプリングクロックとして用いることを特徴とする受信装置。
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JP2012099341A JP6021169B2 (ja) | 2012-04-25 | 2012-04-25 | ビット位相同期回路及びこれを用いた受信装置 |
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JP4077454B2 (ja) * | 2003-03-31 | 2008-04-16 | 富士通株式会社 | 位相比較回路及びクロックリカバリ回路 |
WO2009116296A1 (ja) * | 2008-03-21 | 2009-09-24 | パナソニック株式会社 | 同期制御回路、及び映像表示装置 |
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2012
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