JP6021169B2 - ビット位相同期回路及びこれを用いた受信装置 - Google Patents

Description

本発明はビット位相同期回路及びこれを用いた受信装置に関し、特にバースト通信を行う受信装置において受信データの復調に際して必要な復調クロック信号のビット位相同期回路に関するものである。

例えば、図６の最上段に示すように、無信号期間と信号期間とが混在してデータがバースト状とされた通信をなす通信システムにおける受信装置では、無信号期間に復調器から出力される雑音を遮断するために、受信装置内部にスケルチ回路を構成する必要がある。

一方、信号期間におけるデータ復調のために、データのビット位相と同期した復調クロックを生成することが必要であるが、このビット位相同期した復調クロックを生成するには、高速性が要求される。特に、無信号期間に比べて信号期間が短い場合には、かかる要求は顕著となる。

特許文献１や２には、かかるバースト通信システムにおける受信データ復調のための復調クロックを生成するビット位相同期回路が提案されている。

特開平０９−１４９０１８号公報 特開平１１−３１７７３２号公報

上述したスケルチ回路を用いる技術では、スケルチ回路を構成することにより、受信すべき信号が極めて微弱であったり雑音に埋もれたりしている場合には、受信ができないことがあり、十分な受信感度が確保できない場合がある。また、スケルチ回路を構成するために、回路規模も大きくなるという問題もある。また、特許文献１や２の技術でも、回路構成が極めて複雑となっており、簡単な回路構成のビット位相同期回路が望まれている。

そこで、本発明の目的は、スケルチ回路などを用いることなく極めて簡単に回路を構成でき、また極めて短時間にかつ正確に受信データに対するビット同期が可能なビット位相同期回路及びこれを用いた受信装置を提供することである。

本発明によるビット位相同期回路は、
受信データに対してビット位相同期を行ったクロック信号を生成するビット位相同期回路であって、
前記受信データのビット位相を識別可能な位相分解能を有する周波数のクロック信号を生成する手段と、
このクロック信号により、前記受信データの所定しきい値と比較すべきタイミングのレベルをサンプリングするサンプリング手段と、
このサンプリングレベルと前記しきい値とを比較してこの比較結果に応じて前記クロック信号の位相を制御する制御手段と、
を含むことを特徴とする。

本発明による受信装置は、
前記ビット位相同期回路の前記クロック信号を、受信データ復調用のサンプリングクロックとして用いることを特徴とする。

本発明によれば、スケルチ回路を用いることなく、かつ極めて簡単な構成により、短時間で正確な復調クロックを生成することができ、よって雑音によるデータの誤検出頻度を低減できるという効果がある。

本発明の実施の形態のビット位相同期回路を適用した受信装置の機能ブロック図である。 図１の信号処理部の例を示すブロック図である。 本発明の実施の形態の動作を示す波形図であり、アナログ信号（Ｂｉφ−Ｌ）と復調クロックとの関係の一例を示す図であり、復調クロックが受信データのビット位相に正しく同期している状態の例である。 アナログ信号（Ｂｉφ−Ｌ）と復調クロックとの関係の一例を示す図であり、復調クロックに対して受信データのビット位相が進んでいる状態の例である。 アナログ信号（Ｂｉφ−Ｌ）と復調クロックとの関係の他の例を示す図であり、復調クロックに対して受信データのビット位相が遅れている状態の例である。 本発明の受信装置の動作を説明するための図である。

以下に、図面を参照しつつ本発明の実施の形態について説明する。図１は、本発明の実施の形態のビット位相同期回路を適用した受信装置の機能ブロック図である。図１を参照すると、本受信装置は、アンテナ３と、受信部２と、信号処理部１とからなっている。

そして、受信部２は、低雑音増幅回路４と、混合器５と、発振回路６と、中間周波数検波回路７と、電力増幅回路８とからなる。また、信号処理部１は、デジタルＰＬＬ回路９と復調回路１０とからなる。

送信機である母機からの送信波は、アンテナ３により受信されて低雑音増幅回路４へ入力される。この入力された受信波は、低雑音増幅回路４にて所望の電力まで増幅されて混合器５へ入力され、混合器５において、発振回路６の発振周波数と混合されて中間周波数の成分が得られる。中間周波数検波回路７において、この中間周波数成分からＢｉφ−Ｌのアナログ信号が復調され、電力増幅回路８により所望の電力まで増幅された後、帯域フィルタで帯域制限されて信号処理部１へ供給されることになる。

この信号処理部１では、入力されたアナログ信号が、デジタルＰＬＬ回路９にて、Ｂｉφ−Ｌのデジタル信号に変換される。更に、このＢｉφ−Ｌのデジタル信号は、復調回路１０においてＮＲＺ−Ｌの受信データに復調されて受信データとして出力されるのである。

図２は図１に示した信号処理部１の詳細を示すブロック図である。この信号処理部を構成するデジタルＰＬＬ回路９は、Ａ／Ｄコンバータ１１と、３段縦続構成のラッチ回路１２〜１４と、しきい値判定回路１５と、復調クロック生成回路１６とを有している。

復調回路１０では、復調クロック生成回路１６にて生成された復調クロックにより、Ａ／Ｄコンバータ１１の出力であるＢｉφ−Ｌのデジタル信号が、サンプリングされてＮＲＺ−Ｌの受信データに復調される。そのために、当該復調クロックは、受信データにビット位相同期していることが必要であり、本発明では、このデジタルＰＬＬ回路９において、Ａ／Ｄコンバータ１１の出力であるＢｉφ−Ｌのデジタル信号にビット位相同期した復調クロックを生成するようにしている。

ここで、通信システムにおけるデータのビットレートを（Ｆ）ｂｐｓとした場合、復調されたＢｉφ−Ｌのデジタル信号は（Ｆ×２）ｂｐｓのＮＲＺ−Ｌのデータとみなすことができる。このような信号に対してビット位相同期を確立するためには、受信データのビット位相を十分に識別可能な、位相分解能が確保できる周波数を有する発振回路１７を設け、この発振回路１７の発振周波数をサンプリングクロックの周波数とする。

この発振回路１７の発振周波数を（Ｆ×Ａ）とした場合、ビット１周期分の位相は（３６０／Ａ）度となる。なお、Ａの値は、（Ｆ×Ａ）が十分に位相分解能を確保できるような値に選定されるものであり、本例では、Ａ＝４として、システム周波数の４倍に選定している。よって、デジタルＰＬＬ回路９の内部に設けられている復調クロック生成回路１６も、その基準周波数を（Ｆ×４）Ｈｚとし、このクロックの周波数で復調回路１０にてデータのサンプリングを行うことになる。

ラッチ回路１２〜１４は、発振回路１７の発振クロックにより、Ａ／Ｄコンバータ１１の出力を順次サンプリングするものであり、ラッチ回路１２は（Ｎ＋１）番目のデータを、またラッチ回路１３は（Ｎ）番目のデータを、更にラッチ回路１４は（Ｎ−１）番目のデータを、それぞれサンプリングするようになっている。すなわち、クロック信号の連続する３つのクロックのタイミングで、受信データをそれぞれサンプリングしてラッチする。

しきい値比較回路１５では、これらラッチ回路１２〜１４の各サンプリングデータをしきい値と比較判定を行って、復調クロックの位相とデータのビット位相のとの進み具合や遅延状態を判定して、復調クロック生成回路１６の復調クロックの位相制御を行うものである。その場合の動作状態を図３〜図５に示している。

図３に示すように、理想的な状態（復調クロックの位相が受信データの位相と一致した状態）では、サンプリングされた（Ｎ）番目のデータがしきい値と一致する。すなわち、（Ｎ）番目のサンプリングデータがしきい値である０と一致するので、復調クロックの位相制御は行われない。しかし、復調クロックに対して受信データが進んでいる状態では、（Ｎ）番目のサンプリングデータとしきい値との関係は図４に示すようになり、逆に、復調クロックに対して受信データが進遅れている状態では、（Ｎ）番目のサンプリングデータとしきい値との関係は図５に示すようになる。

すなわち、復調クロックと受信データとの位相の進み／遅れ及びその大きさの関係は、（Ｎ）番目のサンプリングデータとしきい値との比較結果のレベル差の符号及び絶対値により判定されることになる。よって、しきい値判定回路１５は、（Ｎ）番目のサンプリングデータとしきい値との比較判定結果に応じて、復調クロックの位相がデータの位相と合致するように、クロック生成回路１６のクロックの位相制御を行うのである。

なお、（Ｎ＋１）番目、（Ｎ）番目、（Ｎ−１）番目のデータのサンプリングを行うのは、しきい値０と比較すべき（Ｎ）番目のデータを特定するためであり、（Ｎ＋１）番目及び（Ｎ−１）番目は、当該しきい値０に対して（閾値０を基準として）、それぞれＨｉｇｈ（高）レベルかＬｏｗ（低）レベルかの判定のために用いられることになる。この高／低レベルは、図３〜４のＢｉφ−Ｌの信号波形における上限値／下限値に概略相当するレベルを指称するものである。

上記の例においては、Ａ＝４に選定して、デーの上限値と下限値及びしきい値の３点を検出するようにしているが、Ａ＝８や１６と更に速いクロック周波数を選定して、検出精度をあげるようにしても良いものである。

図６は、上述したビット位相同期回路の全体の動作概要を示すための図であり、通信フォーマットとの関係で示している。すなわち、信号期間のＰｒｅａｍｂｌｅ（プリアンブル）によりデジタルＰＬＬ回路９の動作が開始されて、直ちに、受信データのビット位相と復調クロックとの位相同期が行われ、ＳＹＮＣ（同期信号）をトリガとして、Ｄａｔａ（データ）期間は、復調クロックの周波数位相をシステムのそれに固定するようにしている。

システムの無信号期間に対して信号期間が短い場合には、デジタルＰＬＬ回路の追従速度をある程度速めに設定する必要があるが、この追従速度の調整は非常にシビアであり、調整を誤ると無信号期間での誤検知や、信号期間で同期がとれないという事態に繋がる場合がある。そこで、本発明では、上述したように、通信フォーマットで使用されているＳＹＮＣコードをトリガとして、データ期間は周波数をシステムの固定値にするという方式を採用しているのである。

以上述べたように、本発明においては、デジタルＰＬＬ回路の追従速度を可変式にして、信号期間の短いバースト通信でも、高速に復調クロックを得ることができるものである。

なお、本発明は、図１に示した受信部２の構成を変更することにより、種々の多様な受信装置の復調クロックのビット位相同期回路に適用することが可能であることは明白である。

１ 信号処理部
２ 受信部
３ アンテナ
４ 低雑音増幅回路
５ 混合器
６ 発振回路
７ 中間周波数検波回路
８ 電力増幅回路
９ デジタルＰＬＬ回路
１０ 復調回路
１１ Ａ／Ｄコンバータ
１２〜１４ ラッチ回路
１５ しきい値判定回路
１６ 復調クロック生成回路

Claims (4)

1. 受信データに対してビット位相同期を行ったクロック信号を生成するビット位相同期回路であって、
   前記受信データのビット位相を識別可能な位相分解能を有する周波数のクロック信号を生成する手段と、
   このクロック信号により、前記受信データの所定しきい値と比較すべきタイミングのレベルをサンプリングするサンプリング手段と、
   前記サンプリング手段から出力されるサンプリングレベルと前記しきい値とを比較してこの比較結果に応じて前記クロック信号の位相を制御する制御手段と、を含み、
   前記サンプリング手段は、
   ３段縦続構成の第１〜第３のラッチ手段を有し、
   前記第１〜第３のラッチ手段は、前記クロック信号の連続する第１〜第３のクロックタイミングで前記受信データをそれぞれラッチし、
   前記制御手段は、
   前記第１のラッチ手段の出力及び前記第３のラッチ手段の出力が、前記しきい値を基準として、それぞれ高及び低レベルになったときの前記第２のラッチ手段の出力を前記しきい値と比較する、
   ビット位相同期回路。
2. 前記受信データはバースト通信のデータであり、
   このバーストデータの最初に存在するプリアンブル信号を入力としてビット位相同期をなすことを特徴とする請求項１に記載のビット位相同期回路。
3. 前記プリアンブル信号の次に存在する同期信号をトリガとして、データ期間は、復調クロックの周波数位相を固定することを特徴とする請求項２に記載のビット位相同期回路。
4. 請求項１〜３のいずれかに記載のビット位相同期回路の前記クロック信号を、受信データ復調用のサンプリングクロックとして用いることを特徴とする受信装置。

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