JP2001339293A - Pll回路 - Google Patents
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- JP2001339293A JP2001339293A JP2000157111A JP2000157111A JP2001339293A JP 2001339293 A JP2001339293 A JP 2001339293A JP 2000157111 A JP2000157111 A JP 2000157111A JP 2000157111 A JP2000157111 A JP 2000157111A JP 2001339293 A JP2001339293 A JP 2001339293A
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- signal
- phase
- circuit
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 入力参照信号の振幅が小さい場合でも該入力
参照信号の位相を確実に検出することができるPLL回
路を提供すること。 【解決手段】 制御電圧により出力周波数が制御される
電圧制御発振器と、 入力基準信号の振幅を予め定めら
れた閾値でスライスするリミタと、該リミタから出力さ
れる信号のエッジを検出するエッジ検出回路と、 該エ
ッジ検出回路で検出したエッジ位置を表すパルス信号と
上記電圧制御発振器の出力信号を比較して位相誤差を出
力する位相検出回路と、 上記位相誤差によって上記電
圧制御発振器の出力周波数を変えて、上記位相誤差がゼ
ロになる点に位相をロックするようにしたPLL回路で
あって、 上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備える。
参照信号の位相を確実に検出することができるPLL回
路を提供すること。 【解決手段】 制御電圧により出力周波数が制御される
電圧制御発振器と、 入力基準信号の振幅を予め定めら
れた閾値でスライスするリミタと、該リミタから出力さ
れる信号のエッジを検出するエッジ検出回路と、 該エ
ッジ検出回路で検出したエッジ位置を表すパルス信号と
上記電圧制御発振器の出力信号を比較して位相誤差を出
力する位相検出回路と、 上記位相誤差によって上記電
圧制御発振器の出力周波数を変えて、上記位相誤差がゼ
ロになる点に位相をロックするようにしたPLL回路で
あって、 上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備える。
Description
【0001】
【発明が属する技術分野】本発明は、PLL回路に関す
る。
る。
【0002】
【従来の技術】従来のPLL回路について図5を参照し
て下記に説明する。同図の点線で囲った枠内はIC(集
積回路)で形成したPLL回路(位相ロックループ回
路)を示し、小丸は入出力ピンを表す。
て下記に説明する。同図の点線で囲った枠内はIC(集
積回路)で形成したPLL回路(位相ロックループ回
路)を示し、小丸は入出力ピンを表す。
【0003】このPLL回路は、電圧制御発振器10の
発振出力を入力1から入ってくる信号の位相と同期させ
る回路である。入力端子1に供給された信号は、高域通
過フィルタ2を通過して加算回路3の一方の入力に印加
され、他の入力に印加された低域通過フィルタ9からの
信号と加算されて、それらの和信号がリミタ4に送られ
る。同リミタ4の出力の一部は上記低域通過フィルタ9
にフィードバックされ、他はエッジ検出回路5に送られ
る。
発振出力を入力1から入ってくる信号の位相と同期させ
る回路である。入力端子1に供給された信号は、高域通
過フィルタ2を通過して加算回路3の一方の入力に印加
され、他の入力に印加された低域通過フィルタ9からの
信号と加算されて、それらの和信号がリミタ4に送られ
る。同リミタ4の出力の一部は上記低域通過フィルタ9
にフィードバックされ、他はエッジ検出回路5に送られ
る。
【0004】入力端子1に入力する信号の振幅が充分に
大きければリミタ4に入力する信号の立ち上がり及び立
ち下がりは急峻となるので、リミタ4の出力は矩形波に
近づく。なお、後述するとおり、このリミタ4の出力は
矩形波となることが理想である。
大きければリミタ4に入力する信号の立ち上がり及び立
ち下がりは急峻となるので、リミタ4の出力は矩形波に
近づく。なお、後述するとおり、このリミタ4の出力は
矩形波となることが理想である。
【0005】エッジ検出回路5は、リミタ4でほぼ矩形
波に成形された信号のエッジ(端縁)を検出して、その
位置を表すパルス信号を出力する。エッジ検出回路5で
形成されたエッジ位置パルスと電圧制御発振器10から
端子18、16を介して送られてくる電圧制御発振器1
0の出力信号が次段の位相検出回路6に送られ、そこ
で、これら2つの信号の位相差が検出される。もし、こ
の位相差がゼロであれば、電圧制御発振器10の出力信
号の位相は入力基準信号の位相と一致している。そこ
で、この状態を位相ロック検出回路8を介して端子15
から外部に取り出すことができる。
波に成形された信号のエッジ(端縁)を検出して、その
位置を表すパルス信号を出力する。エッジ検出回路5で
形成されたエッジ位置パルスと電圧制御発振器10から
端子18、16を介して送られてくる電圧制御発振器1
0の出力信号が次段の位相検出回路6に送られ、そこ
で、これら2つの信号の位相差が検出される。もし、こ
の位相差がゼロであれば、電圧制御発振器10の出力信
号の位相は入力基準信号の位相と一致している。そこ
で、この状態を位相ロック検出回路8を介して端子15
から外部に取り出すことができる。
【0006】位相検出回路6で入力基準信号(即ち、エ
ッジ位置パルス)と電圧制御発振器10の出力の位相比
較を行った結果、誤差があれば、この位相検出回路6に
接続されたチャージ・ポンプ回路7でそれを検出して出
力14に出力する。即ち、チャージ・ポンプ回路7は、
上記エッジ位置パルスと電圧制御発振器10から供給さ
れる信号の立ち上がりエッジを位相比較し、それらの信
号の間の位相誤差を表す電圧Vfを出力する。
ッジ位置パルス)と電圧制御発振器10の出力の位相比
較を行った結果、誤差があれば、この位相検出回路6に
接続されたチャージ・ポンプ回路7でそれを検出して出
力14に出力する。即ち、チャージ・ポンプ回路7は、
上記エッジ位置パルスと電圧制御発振器10から供給さ
れる信号の立ち上がりエッジを位相比較し、それらの信
号の間の位相誤差を表す電圧Vfを出力する。
【0007】出力端子14に出力された電圧Vfは、外
部の回路を介して入力端子17に印加される。この電圧
Vfは電圧・電流変換回路(V/I)11に印加され、
電流に変換される。この電流は電圧制御発振器10のマ
ルチバイブレータの定電流源に制御信号として印加さ
れ、同電圧制御発振器10の出力周波数制御を行う。電
圧制御発振器10の出力は遅延回路12及び出力回路1
3を通って端子18から出力される。
部の回路を介して入力端子17に印加される。この電圧
Vfは電圧・電流変換回路(V/I)11に印加され、
電流に変換される。この電流は電圧制御発振器10のマ
ルチバイブレータの定電流源に制御信号として印加さ
れ、同電圧制御発振器10の出力周波数制御を行う。電
圧制御発振器10の出力は遅延回路12及び出力回路1
3を通って端子18から出力される。
【0008】上記PLL回路において、入力1に送られ
てくる信号の振幅が大きい時には図6(b)に示すよう
に、入力信号の包絡線波形の傾斜が急峻になっており、
これを一定レベルの閾値でスライスした波形の立ち上が
り及び立ち下がり部分の傾斜も急峻になっている。即
ち、スルーレートは大きい。
てくる信号の振幅が大きい時には図6(b)に示すよう
に、入力信号の包絡線波形の傾斜が急峻になっており、
これを一定レベルの閾値でスライスした波形の立ち上が
り及び立ち下がり部分の傾斜も急峻になっている。即
ち、スルーレートは大きい。
【0009】しかしながら、入力端子1に送られてくる
信号の振幅が小さい時には、図6(a)に図示するよう
に、包絡線波形の傾斜が緩やかなために、一定レベルの
閾値でスライスした波形も低いスルーレート特性にな
る。そうして、スルーレートが或程度以下に小さくなる
と、電圧制御発振器10の出力信号の立ち上がりがエッ
ジ位置パルスのパルス幅内から外れてしまう。その結
果、チャージ・ポンプ回路7から出力される電圧Vfの
値は異常に高くなり、電圧制御発振器10の発振周波数
の制御ができなくなる。
信号の振幅が小さい時には、図6(a)に図示するよう
に、包絡線波形の傾斜が緩やかなために、一定レベルの
閾値でスライスした波形も低いスルーレート特性にな
る。そうして、スルーレートが或程度以下に小さくなる
と、電圧制御発振器10の出力信号の立ち上がりがエッ
ジ位置パルスのパルス幅内から外れてしまう。その結
果、チャージ・ポンプ回路7から出力される電圧Vfの
値は異常に高くなり、電圧制御発振器10の発振周波数
の制御ができなくなる。
【0010】
【発明が解決しようとする課題】従来のVTR(ビデオ
テープレコーダ)に搭載されているPLL回路において
は、再生ヘッドから得られるRF出力が低下すると、P
LL回路の電圧制御発振器10の発振周波数がロックル
ープから外れ、その結果、エラーレートが増大し、画像
にブロックエラーが発生する。また、最近テープ上に記
録するトラックの幅が狭くなってきているためにC/N
が低下し、それが原因となって同様な問題が発生してい
る。
テープレコーダ)に搭載されているPLL回路において
は、再生ヘッドから得られるRF出力が低下すると、P
LL回路の電圧制御発振器10の発振周波数がロックル
ープから外れ、その結果、エラーレートが増大し、画像
にブロックエラーが発生する。また、最近テープ上に記
録するトラックの幅が狭くなってきているためにC/N
が低下し、それが原因となって同様な問題が発生してい
る。
【0011】テープ上に信号を記録する装置において
は、記録媒体であるテープと記録ヘッドが接触したり、
テープがヘッド以外の機構部と接触することによって、
テープ上に記録する磁気エネルギーに振動変動が生じ、
又、再生時にこのような接触があるとヘッドから出力さ
れる再生RF信号に同様の振動変動が生じる。本発明
は、従来のVTR等で生じていた上記の欠点を克服する
ことができるPLL回路を提供することを課題とする。
は、記録媒体であるテープと記録ヘッドが接触したり、
テープがヘッド以外の機構部と接触することによって、
テープ上に記録する磁気エネルギーに振動変動が生じ、
又、再生時にこのような接触があるとヘッドから出力さ
れる再生RF信号に同様の振動変動が生じる。本発明
は、従来のVTR等で生じていた上記の欠点を克服する
ことができるPLL回路を提供することを課題とする。
【0012】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、下記の手段を備えたPLL回路を提供す
る。即ち、制御電圧により出力周波数が制御される電圧
制御発振器と、入力参照信号の振幅を予め定められた閾
値でスライスするリミタと、該リミタから出力される信
号のエッジを検出するエッジ検出回路と、該エッジ検出
回路で検出したエッジ位置を表すパルス信号と上記電圧
制御発振器の出力信号を比較して位相誤差信号を出力す
る位相検出回路と、上記位相誤差信号によって上記電圧
制御発振器の出力周波数を変えて、上記位相誤差信号が
ゼロになる点に位相をロックするようにしたPLL回路
であって、上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備えたPLL回路を提供する。
に、本発明は、下記の手段を備えたPLL回路を提供す
る。即ち、制御電圧により出力周波数が制御される電圧
制御発振器と、入力参照信号の振幅を予め定められた閾
値でスライスするリミタと、該リミタから出力される信
号のエッジを検出するエッジ検出回路と、該エッジ検出
回路で検出したエッジ位置を表すパルス信号と上記電圧
制御発振器の出力信号を比較して位相誤差信号を出力す
る位相検出回路と、上記位相誤差信号によって上記電圧
制御発振器の出力周波数を変えて、上記位相誤差信号が
ゼロになる点に位相をロックするようにしたPLL回路
であって、上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備えたPLL回路を提供する。
【0013】
【発明の実施の形態】添付図面を参照して、本発明のP
LL回路について下記に説明する。図1は、本発明の一
実施形態にかかるPLL回路を示す。同図に示す回路に
おいて、点線枠で囲った電圧制御高周波増幅器RF_V
CAの部分を除いて他は、図5を参照して上述した従来
のPLL回路と同じ回路であるから、ここでは説明を省
略する。
LL回路について下記に説明する。図1は、本発明の一
実施形態にかかるPLL回路を示す。同図に示す回路に
おいて、点線枠で囲った電圧制御高周波増幅器RF_V
CAの部分を除いて他は、図5を参照して上述した従来
のPLL回路と同じ回路であるから、ここでは説明を省
略する。
【0014】点線枠で囲った部分は、本発明によって付
加された部分で、電圧制御増幅器22と該増幅器22に
対する帰還回路を示している。この帰還回路は、チャー
ジ・ポンプ回路7の出力に現れる位相誤差信号を入力
し、これを増幅するバッファ増幅器19と該バッファ増
幅器19で増幅した信号の高周波成分を取り除く低域通
過フィルタ20と、低域通過フィルタ20の出力電圧を
増幅する直流増幅器21を含む。
加された部分で、電圧制御増幅器22と該増幅器22に
対する帰還回路を示している。この帰還回路は、チャー
ジ・ポンプ回路7の出力に現れる位相誤差信号を入力
し、これを増幅するバッファ増幅器19と該バッファ増
幅器19で増幅した信号の高周波成分を取り除く低域通
過フィルタ20と、低域通過フィルタ20の出力電圧を
増幅する直流増幅器21を含む。
【0015】上記のとおり、電圧制御増幅器22の制御
電圧として、チャージ・ポンプ回路7の出力電圧Vfを
利用するが、この電圧Vfの中には入力信号(RF)内
にあるノイズに対して疑似的にロックする成分も含まれ
るため、低域通過フィルタ20を通すことによりその成
分を除去する。電圧Vfの絶対値は小であるため、低域
通過フィルタの出力は帰還路に設けた直流増幅器21に
よって増加される。
電圧として、チャージ・ポンプ回路7の出力電圧Vfを
利用するが、この電圧Vfの中には入力信号(RF)内
にあるノイズに対して疑似的にロックする成分も含まれ
るため、低域通過フィルタ20を通すことによりその成
分を除去する。電圧Vfの絶対値は小であるため、低域
通過フィルタの出力は帰還路に設けた直流増幅器21に
よって増加される。
【0016】次に、図1に示す回路における各ブロック
の動作について、図2に示す波形図を参照して説明す
る。図1における加算回路3の出力に図2(a)に示す
信号波形が現れると、この信号が高周波RF増幅器を構
成する増幅器22に入力する。該増幅器22の出力は図
2(b)に示すように振幅が大きくなっている。
の動作について、図2に示す波形図を参照して説明す
る。図1における加算回路3の出力に図2(a)に示す
信号波形が現れると、この信号が高周波RF増幅器を構
成する増幅器22に入力する。該増幅器22の出力は図
2(b)に示すように振幅が大きくなっている。
【0017】増幅器22の出力信号(b)はリミタ4に
送られ、そこで図2に(c)で示すような先端が所定閾
値でクリップされた波形となる。リミタ4を通過した信
号(c)はエッジ検出回路5に送られ、そこで信号波形
(c)のエッジ(端、又は角)の部分を表すパルス波形
(d)を発生する。発生されたパルス波は、(d)に示
すような幅の狭い矩形波であり、その繰り返し周期は、
電圧制御発振器10から出力される出力信号周波数Fc
の周期Tc(但し、Tc=1/Fc)の1/4、即ちT
c/4である。
送られ、そこで図2に(c)で示すような先端が所定閾
値でクリップされた波形となる。リミタ4を通過した信
号(c)はエッジ検出回路5に送られ、そこで信号波形
(c)のエッジ(端、又は角)の部分を表すパルス波形
(d)を発生する。発生されたパルス波は、(d)に示
すような幅の狭い矩形波であり、その繰り返し周期は、
電圧制御発振器10から出力される出力信号周波数Fc
の周期Tc(但し、Tc=1/Fc)の1/4、即ちT
c/4である。
【0018】エッジ検出回路5の出力信号(d)は位相
検出回路6に送られ、そこで、電圧制御発振器10から
端子18、16を介して送られてきた発振信号と位相比
較され、それらの信号間の位相誤差の検出が行われる。
この位相検出動作において、電圧制御発振器10から出
力される周波数Fcの信号(クロック・パルス)の立ち
上がりエッジと立ち下がりエッジが上記エッジ検出回路
から送られてくる周期Tc/4を持つ信号のパルス幅内
に同期した時、エッジ検出回路5の出力と電圧制御発振
器10の出力の関係は図2に(e)で示すような関係に
なる。
検出回路6に送られ、そこで、電圧制御発振器10から
端子18、16を介して送られてきた発振信号と位相比
較され、それらの信号間の位相誤差の検出が行われる。
この位相検出動作において、電圧制御発振器10から出
力される周波数Fcの信号(クロック・パルス)の立ち
上がりエッジと立ち下がりエッジが上記エッジ検出回路
から送られてくる周期Tc/4を持つ信号のパルス幅内
に同期した時、エッジ検出回路5の出力と電圧制御発振
器10の出力の関係は図2に(e)で示すような関係に
なる。
【0019】この時、電圧制御発振器10は、上記チャ
ージ・ポンプ回路7から出力され端子14に現れる電圧
を外部回路を通って端子17及び電圧・電流変換回路1
1を介して帰還される電圧により入力信号の位相に引き
込まれ、その位相にロックされる。
ージ・ポンプ回路7から出力され端子14に現れる電圧
を外部回路を通って端子17及び電圧・電流変換回路1
1を介して帰還される電圧により入力信号の位相に引き
込まれ、その位相にロックされる。
【0020】エッジ位置パルスと電圧制御発振器10の
出力の間に位相誤差がある間は、この位相検出回路6に
接続されたチャージ・ポンプ回路7で図2に(f)で示
すような直流電圧を発生する。この直流電圧は、図1に
点線で囲って図示した電圧制御増幅器22に帰還され
る。なお、上記の直流電圧には、クロック信号周波数F
cや混変調された信号の高域成分が混入している。
出力の間に位相誤差がある間は、この位相検出回路6に
接続されたチャージ・ポンプ回路7で図2に(f)で示
すような直流電圧を発生する。この直流電圧は、図1に
点線で囲って図示した電圧制御増幅器22に帰還され
る。なお、上記の直流電圧には、クロック信号周波数F
cや混変調された信号の高域成分が混入している。
【0021】チャージ・ポンプ回路7の出力(f)は、
バッファ増幅器19を介して増幅した後、低域通過フィ
ルタ20で高周波成分を除去して図2に(g)で示すよ
うな直流電圧を得て、これを帰還路直流増幅器21で増
幅して図2に(h)で示す直流電圧を増幅器22の制御
端子に印加する。
バッファ増幅器19を介して増幅した後、低域通過フィ
ルタ20で高周波成分を除去して図2に(g)で示すよ
うな直流電圧を得て、これを帰還路直流増幅器21で増
幅して図2に(h)で示す直流電圧を増幅器22の制御
端子に印加する。
【0022】位相検出回路6に入力するエッジ位置パル
スと電圧制御発振器の出力の関係が図2の波形(e)の
ようなタイミングにならない場合、即ち、電圧制御発振
器10の発振周波数がロックループから外れた場合に
は、上記本発明において追加した正帰還ループ(図1点
線枠内)によって直流増幅器21の出力電圧が上昇し、
電圧制御増幅器22のゲインをアップするように制御す
る。上記正帰還ループにおける直流電圧の変化量は小さ
いため、上記のように直流増幅器21で増幅し、電圧制
御増幅器22に印加する制御電圧の可変幅を大きくす
る。
スと電圧制御発振器の出力の関係が図2の波形(e)の
ようなタイミングにならない場合、即ち、電圧制御発振
器10の発振周波数がロックループから外れた場合に
は、上記本発明において追加した正帰還ループ(図1点
線枠内)によって直流増幅器21の出力電圧が上昇し、
電圧制御増幅器22のゲインをアップするように制御す
る。上記正帰還ループにおける直流電圧の変化量は小さ
いため、上記のように直流増幅器21で増幅し、電圧制
御増幅器22に印加する制御電圧の可変幅を大きくす
る。
【0023】電圧制御増幅器22の制御入力に印加する
制御電圧とPLL回路に入力するRF入力の関係は、図
3に示すように反比例の関係にある。即ち、RF入力が
小さい所では電圧制御増幅器22のゲインが大きく、R
F入力が大きくなるにつれて電圧制御増幅器22のゲイ
ンが小さくなるように帰還ループが形成されている。
制御電圧とPLL回路に入力するRF入力の関係は、図
3に示すように反比例の関係にある。即ち、RF入力が
小さい所では電圧制御増幅器22のゲインが大きく、R
F入力が大きくなるにつれて電圧制御増幅器22のゲイ
ンが小さくなるように帰還ループが形成されている。
【0024】従って、電圧制御増幅器22の出力電圧は
ほぼ一定の振幅になり、この増幅された出力電圧をリミ
タ4に送り、そこで、この電圧を予め定められた閾値で
スライスすると図4に示すように振幅及び位相が一定の
出力信号が得られる。このことは、エッジ検出回路5に
入力する信号はRF入力信号の位相にのみ依存し、該信
号の振幅の大小には左右されないことを意味する。
ほぼ一定の振幅になり、この増幅された出力電圧をリミ
タ4に送り、そこで、この電圧を予め定められた閾値で
スライスすると図4に示すように振幅及び位相が一定の
出力信号が得られる。このことは、エッジ検出回路5に
入力する信号はRF入力信号の位相にのみ依存し、該信
号の振幅の大小には左右されないことを意味する。
【0025】以上、本発明のPLL回路について、VT
R等の記録再生装置に用いることを想定して説明した
が、本PLL回路は、VTRに限らず、テープ・メディ
アにディジタル記録再生を行う多くの装置に適用可能で
ある。また、テレビジョン受像機やラジオ受信機に搭載
しても有効である。即ち、本PLL回路を搭載したテレ
ビジョン受像機やラジオ受信機は、微弱電波や変動電波
等が発生する場所や地域においても、電波の大小にかか
わらず本PLL回路が入力信号に追従して動作するので
微弱電波や変動電波による受信障害を解消できる。
R等の記録再生装置に用いることを想定して説明した
が、本PLL回路は、VTRに限らず、テープ・メディ
アにディジタル記録再生を行う多くの装置に適用可能で
ある。また、テレビジョン受像機やラジオ受信機に搭載
しても有効である。即ち、本PLL回路を搭載したテレ
ビジョン受像機やラジオ受信機は、微弱電波や変動電波
等が発生する場所や地域においても、電波の大小にかか
わらず本PLL回路が入力信号に追従して動作するので
微弱電波や変動電波による受信障害を解消できる。
【0026】
【発明の効果】本発明に係るPLL回路は、入力参照信
号の振幅が小さい場合でも該入力参照信号の位相を確実
に検出することができるという効果があり、下記の応用
例において適用装置の精度、信頼性を高めることができ
る。 1、テレビジョン(TV)やラジオ等の空中を介して送
られてくる電波を受信する装置に適用すると有効であ
る。特に、受信妨害等が発生する地域で用いる受信機に
搭載すると有効である。 2、通信ケーブルの長さによる伝搬損失が問題になるよ
うな有線伝送において、受け側装置(特定しない)内に
設けると有効である。 3、テープ上にデータをディジタル記録再生するデータ
レコーダやVTR等に適用すると、再生時に発生するR
F変動、特に、AM変動に対して非常に効果がある。 4、テープ上にディジタル記録されているデータレコー
ダやVTR等に適用した場合、再生時に発生するヘッド
によるRF出力の差があっても、信号レベルに追従する
ため安定したPLLの動作が可能になる。 5、リモコン受信側のPLLに対しても有効である。
号の振幅が小さい場合でも該入力参照信号の位相を確実
に検出することができるという効果があり、下記の応用
例において適用装置の精度、信頼性を高めることができ
る。 1、テレビジョン(TV)やラジオ等の空中を介して送
られてくる電波を受信する装置に適用すると有効であ
る。特に、受信妨害等が発生する地域で用いる受信機に
搭載すると有効である。 2、通信ケーブルの長さによる伝搬損失が問題になるよ
うな有線伝送において、受け側装置(特定しない)内に
設けると有効である。 3、テープ上にデータをディジタル記録再生するデータ
レコーダやVTR等に適用すると、再生時に発生するR
F変動、特に、AM変動に対して非常に効果がある。 4、テープ上にディジタル記録されているデータレコー
ダやVTR等に適用した場合、再生時に発生するヘッド
によるRF出力の差があっても、信号レベルに追従する
ため安定したPLLの動作が可能になる。 5、リモコン受信側のPLLに対しても有効である。
【図1】本発明の一実施形態にかかるPLL回路のブロ
ック図である。
ック図である。
【図2】図1に示すPLL回路の動作波形図である。
【図3】電圧制御増幅器のゲイン特性図である。
【図4】入力とリミタ出力の関係を示す動作波形図であ
る。
る。
【図5】従来のPLL回路のブロック図である。
【図6】図5に示す回路のリミタ動作波形図である。
1・・・ 入力端子、 2・・・ 高域通過フィルタ、 3・・・
加算回路、 4・・・ リミタ、 5・・・ エッジ検出回路、
6・・・ 位相検出回路、 7・・・ チャージ・ポンプ回
路、8・・・ ロック検出回路、 9・・・ 低域通過回路、
10・・・ 電圧制御発振器、11・・・ 電圧・電流変換回
路、12・・・ 遅延回路、 13・・・ 出力回路、14〜1
8・・・ 端子、 19・・・ バッファ増幅器、 20・・・ 低
域通過フィルタ、21・・・ 帰還増幅器、 22・・・ 電圧
制御増幅器
加算回路、 4・・・ リミタ、 5・・・ エッジ検出回路、
6・・・ 位相検出回路、 7・・・ チャージ・ポンプ回
路、8・・・ ロック検出回路、 9・・・ 低域通過回路、
10・・・ 電圧制御発振器、11・・・ 電圧・電流変換回
路、12・・・ 遅延回路、 13・・・ 出力回路、14〜1
8・・・ 端子、 19・・・ バッファ増幅器、 20・・・ 低
域通過フィルタ、21・・・ 帰還増幅器、 22・・・ 電圧
制御増幅器
Claims (2)
- 【請求項1】 制御電圧により出力周波数が制御される
電圧制御発振器と、 入力参照信号の振幅を予め定められた閾値でスライスす
るリミタと、 該リミタから出力される信号のエッジを検出するエッジ
検出回路と、 該エッジ検出回路で検出したエッジ位置を表すパルス信
号と上記電圧制御発振器の出力信号を比較して位相誤差
信号を出力する位相検出回路と、 上記位相誤差信号によって上記電圧制御発振器の出力周
波数を変えて、上記位相誤差信号がゼロになる点に位相
をロックするようにしたPLL回路であって、 上記リミタの前に挿入した電圧制御増幅器と、上記位相
検出回路の出力の低周波分を増幅して、上記電圧制御増
幅器のゲイン制御入力に正帰還させる帰還ループを備え
たPLL回路。 - 【請求項2】 請求項1に記載のPLL回路において、
上記帰還ループが、低域通過フィルタを有するPLL回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000157111A JP2001339293A (ja) | 2000-05-26 | 2000-05-26 | Pll回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000157111A JP2001339293A (ja) | 2000-05-26 | 2000-05-26 | Pll回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001339293A true JP2001339293A (ja) | 2001-12-07 |
Family
ID=18661799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000157111A Pending JP2001339293A (ja) | 2000-05-26 | 2000-05-26 | Pll回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001339293A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088913A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 位相比較回路及びクロックリカバリ回路 |
-
2000
- 2000-05-26 JP JP2000157111A patent/JP2001339293A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004088913A1 (ja) * | 2003-03-31 | 2004-10-14 | Fujitsu Limited | 位相比較回路及びクロックリカバリ回路 |
US7634035B2 (en) | 2003-03-31 | 2009-12-15 | Fujitsu Limited | Phase comparison circuit and clock recovery circuit |
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