JP2001339293A

JP2001339293A - Ｐｌｌ回路

Info

Publication number: JP2001339293A
Application number: JP2000157111A
Authority: JP
Inventors: Morihiko Sato; 守彦佐藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-05-26
Filing date: 2000-05-26
Publication date: 2001-12-07

Abstract

(57)【要約】【課題】入力参照信号の振幅が小さい場合でも該入力
参照信号の位相を確実に検出することができるＰＬＬ回
路を提供すること。【解決手段】制御電圧により出力周波数が制御される
電圧制御発振器と、入力基準信号の振幅を予め定めら
れた閾値でスライスするリミタと、該リミタから出力さ
れる信号のエッジを検出するエッジ検出回路と、該エ
ッジ検出回路で検出したエッジ位置を表すパルス信号と
上記電圧制御発振器の出力信号を比較して位相誤差を出
力する位相検出回路と、上記位相誤差によって上記電
圧制御発振器の出力周波数を変えて、上記位相誤差がゼ
ロになる点に位相をロックするようにしたＰＬＬ回路で
あって、上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備える。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、ＰＬＬ回路に関す
る。

【０００２】

【従来の技術】従来のＰＬＬ回路について図５を参照し
て下記に説明する。同図の点線で囲った枠内はＩＣ（集
積回路）で形成したＰＬＬ回路（位相ロックループ回
路）を示し、小丸は入出力ピンを表す。

【０００３】このＰＬＬ回路は、電圧制御発振器１０の
発振出力を入力１から入ってくる信号の位相と同期させ
る回路である。入力端子１に供給された信号は、高域通
過フィルタ２を通過して加算回路３の一方の入力に印加
され、他の入力に印加された低域通過フィルタ９からの
信号と加算されて、それらの和信号がリミタ４に送られ
る。同リミタ４の出力の一部は上記低域通過フィルタ９
にフィードバックされ、他はエッジ検出回路５に送られ
る。

【０００４】入力端子１に入力する信号の振幅が充分に
大きければリミタ４に入力する信号の立ち上がり及び立
ち下がりは急峻となるので、リミタ４の出力は矩形波に
近づく。なお、後述するとおり、このリミタ４の出力は
矩形波となることが理想である。

【０００５】エッジ検出回路５は、リミタ４でほぼ矩形
波に成形された信号のエッジ（端縁）を検出して、その
位置を表すパルス信号を出力する。エッジ検出回路５で
形成されたエッジ位置パルスと電圧制御発振器１０から
端子１８、１６を介して送られてくる電圧制御発振器１
０の出力信号が次段の位相検出回路６に送られ、そこ
で、これら２つの信号の位相差が検出される。もし、こ
の位相差がゼロであれば、電圧制御発振器１０の出力信
号の位相は入力基準信号の位相と一致している。そこ
で、この状態を位相ロック検出回路８を介して端子１５
から外部に取り出すことができる。

【０００６】位相検出回路６で入力基準信号（即ち、エ
ッジ位置パルス）と電圧制御発振器１０の出力の位相比
較を行った結果、誤差があれば、この位相検出回路６に
接続されたチャージ・ポンプ回路７でそれを検出して出
力１４に出力する。即ち、チャージ・ポンプ回路７は、
上記エッジ位置パルスと電圧制御発振器１０から供給さ
れる信号の立ち上がりエッジを位相比較し、それらの信
号の間の位相誤差を表す電圧Ｖｆを出力する。

【０００７】出力端子１４に出力された電圧Ｖｆは、外
部の回路を介して入力端子１７に印加される。この電圧
Ｖｆは電圧・電流変換回路（Ｖ／Ｉ）１１に印加され、
電流に変換される。この電流は電圧制御発振器１０のマ
ルチバイブレータの定電流源に制御信号として印加さ
れ、同電圧制御発振器１０の出力周波数制御を行う。電
圧制御発振器１０の出力は遅延回路１２及び出力回路１
３を通って端子１８から出力される。

【０００８】上記ＰＬＬ回路において、入力１に送られ
てくる信号の振幅が大きい時には図６（ｂ）に示すよう
に、入力信号の包絡線波形の傾斜が急峻になっており、
これを一定レベルの閾値でスライスした波形の立ち上が
り及び立ち下がり部分の傾斜も急峻になっている。即
ち、スルーレートは大きい。

【０００９】しかしながら、入力端子１に送られてくる
信号の振幅が小さい時には、図６（ａ）に図示するよう
に、包絡線波形の傾斜が緩やかなために、一定レベルの
閾値でスライスした波形も低いスルーレート特性にな
る。そうして、スルーレートが或程度以下に小さくなる
と、電圧制御発振器１０の出力信号の立ち上がりがエッ
ジ位置パルスのパルス幅内から外れてしまう。その結
果、チャージ・ポンプ回路７から出力される電圧Ｖｆの
値は異常に高くなり、電圧制御発振器１０の発振周波数
の制御ができなくなる。

【００１０】

【発明が解決しようとする課題】従来のＶＴＲ（ビデオ
テープレコーダ）に搭載されているＰＬＬ回路において
は、再生ヘッドから得られるＲＦ出力が低下すると、Ｐ
ＬＬ回路の電圧制御発振器１０の発振周波数がロックル
ープから外れ、その結果、エラーレートが増大し、画像
にブロックエラーが発生する。また、最近テープ上に記
録するトラックの幅が狭くなってきているためにＣ／Ｎ
が低下し、それが原因となって同様な問題が発生してい
る。

【００１１】テープ上に信号を記録する装置において
は、記録媒体であるテープと記録ヘッドが接触したり、
テープがヘッド以外の機構部と接触することによって、
テープ上に記録する磁気エネルギーに振動変動が生じ、
又、再生時にこのような接触があるとヘッドから出力さ
れる再生ＲＦ信号に同様の振動変動が生じる。本発明
は、従来のＶＴＲ等で生じていた上記の欠点を克服する
ことができるＰＬＬ回路を提供することを課題とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明は、下記の手段を備えたＰＬＬ回路を提供す
る。即ち、制御電圧により出力周波数が制御される電圧
制御発振器と、入力参照信号の振幅を予め定められた閾
値でスライスするリミタと、該リミタから出力される信
号のエッジを検出するエッジ検出回路と、該エッジ検出
回路で検出したエッジ位置を表すパルス信号と上記電圧
制御発振器の出力信号を比較して位相誤差信号を出力す
る位相検出回路と、上記位相誤差信号によって上記電圧
制御発振器の出力周波数を変えて、上記位相誤差信号が
ゼロになる点に位相をロックするようにしたＰＬＬ回路
であって、上記リミタの前に挿入した電圧制御増幅器
と、上記位相検出回路の出力の低周波分を増幅して、上
記電圧制御増幅器のゲイン制御入力に正帰還させる帰還
ループを備えたＰＬＬ回路を提供する。

【００１３】

【発明の実施の形態】添付図面を参照して、本発明のＰ
ＬＬ回路について下記に説明する。図１は、本発明の一
実施形態にかかるＰＬＬ回路を示す。同図に示す回路に
おいて、点線枠で囲った電圧制御高周波増幅器ＲＦ＿Ｖ
ＣＡの部分を除いて他は、図５を参照して上述した従来
のＰＬＬ回路と同じ回路であるから、ここでは説明を省
略する。

【００１４】点線枠で囲った部分は、本発明によって付
加された部分で、電圧制御増幅器２２と該増幅器２２に
対する帰還回路を示している。この帰還回路は、チャー
ジ・ポンプ回路７の出力に現れる位相誤差信号を入力
し、これを増幅するバッファ増幅器１９と該バッファ増
幅器１９で増幅した信号の高周波成分を取り除く低域通
過フィルタ２０と、低域通過フィルタ２０の出力電圧を
増幅する直流増幅器２１を含む。

【００１５】上記のとおり、電圧制御増幅器２２の制御
電圧として、チャージ・ポンプ回路７の出力電圧Ｖｆを
利用するが、この電圧Ｖｆの中には入力信号（ＲＦ）内
にあるノイズに対して疑似的にロックする成分も含まれ
るため、低域通過フィルタ２０を通すことによりその成
分を除去する。電圧Ｖｆの絶対値は小であるため、低域
通過フィルタの出力は帰還路に設けた直流増幅器２１に
よって増加される。

【００１６】次に、図１に示す回路における各ブロック
の動作について、図２に示す波形図を参照して説明す
る。図１における加算回路３の出力に図２（ａ）に示す
信号波形が現れると、この信号が高周波ＲＦ増幅器を構
成する増幅器２２に入力する。該増幅器２２の出力は図
２（ｂ）に示すように振幅が大きくなっている。

【００１７】増幅器２２の出力信号（ｂ）はリミタ４に
送られ、そこで図２に（ｃ）で示すような先端が所定閾
値でクリップされた波形となる。リミタ４を通過した信
号（ｃ）はエッジ検出回路５に送られ、そこで信号波形
（ｃ）のエッジ（端、又は角）の部分を表すパルス波形
（ｄ）を発生する。発生されたパルス波は、（ｄ）に示
すような幅の狭い矩形波であり、その繰り返し周期は、
電圧制御発振器１０から出力される出力信号周波数Ｆｃ
の周期Ｔｃ（但し、Ｔｃ＝１／Ｆｃ）の１／４、即ちＴ
ｃ／４である。

【００１８】エッジ検出回路５の出力信号（ｄ）は位相
検出回路６に送られ、そこで、電圧制御発振器１０から
端子１８、１６を介して送られてきた発振信号と位相比
較され、それらの信号間の位相誤差の検出が行われる。
この位相検出動作において、電圧制御発振器１０から出
力される周波数Ｆｃの信号（クロック・パルス）の立ち
上がりエッジと立ち下がりエッジが上記エッジ検出回路
から送られてくる周期Ｔｃ／４を持つ信号のパルス幅内
に同期した時、エッジ検出回路５の出力と電圧制御発振
器１０の出力の関係は図２に（ｅ）で示すような関係に
なる。

【００１９】この時、電圧制御発振器１０は、上記チャ
ージ・ポンプ回路７から出力され端子１４に現れる電圧
を外部回路を通って端子１７及び電圧・電流変換回路１
１を介して帰還される電圧により入力信号の位相に引き
込まれ、その位相にロックされる。

【００２０】エッジ位置パルスと電圧制御発振器１０の
出力の間に位相誤差がある間は、この位相検出回路６に
接続されたチャージ・ポンプ回路７で図２に（ｆ）で示
すような直流電圧を発生する。この直流電圧は、図１に
点線で囲って図示した電圧制御増幅器２２に帰還され
る。なお、上記の直流電圧には、クロック信号周波数Ｆ
ｃや混変調された信号の高域成分が混入している。

【００２１】チャージ・ポンプ回路７の出力（ｆ）は、
バッファ増幅器１９を介して増幅した後、低域通過フィ
ルタ２０で高周波成分を除去して図２に（ｇ）で示すよ
うな直流電圧を得て、これを帰還路直流増幅器２１で増
幅して図２に（ｈ）で示す直流電圧を増幅器２２の制御
端子に印加する。

【００２２】位相検出回路６に入力するエッジ位置パル
スと電圧制御発振器の出力の関係が図２の波形（ｅ）の
ようなタイミングにならない場合、即ち、電圧制御発振
器１０の発振周波数がロックループから外れた場合に
は、上記本発明において追加した正帰還ループ（図１点
線枠内）によって直流増幅器２１の出力電圧が上昇し、
電圧制御増幅器２２のゲインをアップするように制御す
る。上記正帰還ループにおける直流電圧の変化量は小さ
いため、上記のように直流増幅器２１で増幅し、電圧制
御増幅器２２に印加する制御電圧の可変幅を大きくす
る。

【００２３】電圧制御増幅器２２の制御入力に印加する
制御電圧とＰＬＬ回路に入力するＲＦ入力の関係は、図
３に示すように反比例の関係にある。即ち、ＲＦ入力が
小さい所では電圧制御増幅器２２のゲインが大きく、Ｒ
Ｆ入力が大きくなるにつれて電圧制御増幅器２２のゲイ
ンが小さくなるように帰還ループが形成されている。

【００２４】従って、電圧制御増幅器２２の出力電圧は
ほぼ一定の振幅になり、この増幅された出力電圧をリミ
タ４に送り、そこで、この電圧を予め定められた閾値で
スライスすると図４に示すように振幅及び位相が一定の
出力信号が得られる。このことは、エッジ検出回路５に
入力する信号はＲＦ入力信号の位相にのみ依存し、該信
号の振幅の大小には左右されないことを意味する。

【００２５】以上、本発明のＰＬＬ回路について、ＶＴ
Ｒ等の記録再生装置に用いることを想定して説明した
が、本ＰＬＬ回路は、ＶＴＲに限らず、テープ・メディ
アにディジタル記録再生を行う多くの装置に適用可能で
ある。また、テレビジョン受像機やラジオ受信機に搭載
しても有効である。即ち、本ＰＬＬ回路を搭載したテレ
ビジョン受像機やラジオ受信機は、微弱電波や変動電波
等が発生する場所や地域においても、電波の大小にかか
わらず本ＰＬＬ回路が入力信号に追従して動作するので
微弱電波や変動電波による受信障害を解消できる。

【００２６】

【発明の効果】本発明に係るＰＬＬ回路は、入力参照信
号の振幅が小さい場合でも該入力参照信号の位相を確実
に検出することができるという効果があり、下記の応用
例において適用装置の精度、信頼性を高めることができ
る。１、テレビジョン（ＴＶ）やラジオ等の空中を介して送
られてくる電波を受信する装置に適用すると有効であ
る。特に、受信妨害等が発生する地域で用いる受信機に
搭載すると有効である。２、通信ケーブルの長さによる伝搬損失が問題になるよ
うな有線伝送において、受け側装置（特定しない）内に
設けると有効である。３、テープ上にデータをディジタル記録再生するデータ
レコーダやＶＴＲ等に適用すると、再生時に発生するＲ
Ｆ変動、特に、ＡＭ変動に対して非常に効果がある。４、テープ上にディジタル記録されているデータレコー
ダやＶＴＲ等に適用した場合、再生時に発生するヘッド
によるＲＦ出力の差があっても、信号レベルに追従する
ため安定したＰＬＬの動作が可能になる。５、リモコン受信側のＰＬＬに対しても有効である。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるＰＬＬ回路のブロ
ック図である。

【図２】図１に示すＰＬＬ回路の動作波形図である。

【図３】電圧制御増幅器のゲイン特性図である。

【図４】入力とリミタ出力の関係を示す動作波形図であ
る。

【図５】従来のＰＬＬ回路のブロック図である。

【図６】図５に示す回路のリミタ動作波形図である。

【符号の説明】

１・・・入力端子、２・・・高域通過フィルタ、３・・・
加算回路、４・・・リミタ、５・・・エッジ検出回路、
６・・・位相検出回路、７・・・チャージ・ポンプ回
路、８・・・ロック検出回路、９・・・低域通過回路、
１０・・・電圧制御発振器、１１・・・電圧・電流変換回
路、１２・・・遅延回路、１３・・・出力回路、１４〜１
８・・・端子、１９・・・バッファ増幅器、２０・・・低
域通過フィルタ、２１・・・帰還増幅器、２２・・・電圧
制御増幅器

Claims

【特許請求の範囲】

【請求項１】制御電圧により出力周波数が制御される
電圧制御発振器と、入力参照信号の振幅を予め定められた閾値でスライスす
るリミタと、該リミタから出力される信号のエッジを検出するエッジ
検出回路と、該エッジ検出回路で検出したエッジ位置を表すパルス信
号と上記電圧制御発振器の出力信号を比較して位相誤差
信号を出力する位相検出回路と、上記位相誤差信号によって上記電圧制御発振器の出力周
波数を変えて、上記位相誤差信号がゼロになる点に位相
をロックするようにしたＰＬＬ回路であって、上記リミタの前に挿入した電圧制御増幅器と、上記位相
検出回路の出力の低周波分を増幅して、上記電圧制御増
幅器のゲイン制御入力に正帰還させる帰還ループを備え
たＰＬＬ回路。
【請求項２】請求項１に記載のＰＬＬ回路において、
上記帰還ループが、低域通過フィルタを有するＰＬＬ回
路。