JP2552461B2 - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 [発明の背景] この発明は一般にR−2Rのはしご状の回路網を有する
デジタル−アナログ変換器に関するものであって、特に
全く相補形金属酸化物半導体(CMOS)トランジスタから
なるR−2Rのはしご状の回路網を採用するデジタル−ア
ナログ変換器に関するものである。
デジタル−アナログ変換器に関するものであって、特に
全く相補形金属酸化物半導体(CMOS)トランジスタから
なるR−2Rのはしご状の回路網を採用するデジタル−ア
ナログ変換器に関するものである。
デジタル−アナログ変換器とともに用いるには、等分
のはしご状アレイに配置される等しい値の抵抗器Rから
なるR−2Rのはしご状の回路網が一般に周知である。は
しご状のアレイの各セクションは直列に接続された2つ
の「R」要素の脚部または格を有し、そして格はしご状
セクション間の接続は次のはしご状のセクションに直列
に接続される単一の「R」要素を有する。別の単一
「R」要素もまた、最後の単一「R」要素と接地電位の
間に接続され、そしてはしご状アレイを終わらせる。こ
の配置の型は、最上位ビット(MSB)から最下位ビット
(LSB)まで行くとき、はしご状アレイの各ノードで等
しい並列「R」インピーダンスを提供する。こうして、
もし抵抗要素が等分の抵抗値であるなら、MSBの端部で
入力に与えられる基準電流は各はしご状ノードて等しく
分けられ、そのため各連続的な2Rのはしご状の格、すな
わち各ビットの出力電流はLSBに至るまで前のビットの
出力電流な2分の1になるであろう。等分の抵抗値およ
びノード電流分割はしたがって、はしご状アレイの各
「R」要素上の電圧降下は各連続的なはしご状セクショ
ンでも半分に減じられなくてはならないことを意味す
る。そのような従来の配列は図面の第1図に示される。
のはしご状アレイに配置される等しい値の抵抗器Rから
なるR−2Rのはしご状の回路網が一般に周知である。は
しご状のアレイの各セクションは直列に接続された2つ
の「R」要素の脚部または格を有し、そして格はしご状
セクション間の接続は次のはしご状のセクションに直列
に接続される単一の「R」要素を有する。別の単一
「R」要素もまた、最後の単一「R」要素と接地電位の
間に接続され、そしてはしご状アレイを終わらせる。こ
の配置の型は、最上位ビット(MSB)から最下位ビット
(LSB)まで行くとき、はしご状アレイの各ノードで等
しい並列「R」インピーダンスを提供する。こうして、
もし抵抗要素が等分の抵抗値であるなら、MSBの端部で
入力に与えられる基準電流は各はしご状ノードて等しく
分けられ、そのため各連続的な2Rのはしご状の格、すな
わち各ビットの出力電流はLSBに至るまで前のビットの
出力電流な2分の1になるであろう。等分の抵抗値およ
びノード電流分割はしたがって、はしご状アレイの各
「R」要素上の電圧降下は各連続的なはしご状セクショ
ンでも半分に減じられなくてはならないことを意味す
る。そのような従来の配列は図面の第1図に示される。
Von Sichart等の米国特許番号第4,336,527号では、
回路網のすべてのRの要素が単一極性の、すなわち「ト
ライオード」動作領域内でバイアスされたNチャネルま
たはPチャネルのいずれかのMOSトランジスタによって
実現される、R−2Rはしご状回路網を利用するデジタル
−アナログ変換器が開示されている。単一極性のMOSト
ランジスタだけを使用することに関した主たる問題は、
デジタル入力信号をアナログ出力信号に変換するとき、
MOS「R」要素の他の抵抗係数によって誘引される非直
線エラーである。これはMOS R−2Rはしご状アレイの
各要素のドレイン−ソース抵抗が完全に各々それぞれの
ドレイン−ソース電圧、ゲート−ソース電圧およびソー
ス−サブストレート電圧によって決定されるからであ
る。そのようなはしご状回路網の各「R」要素上の電圧
降下はMSBの端部からLSBの端部まで変化するので、個別
のMOSトランジスタの抵抗値はRの理論的に等分の抵抗
値から逸脱するであろう。単一極性MOSトランジスタか
ら形成されるR−2R構造で遭遇される別の問題は、抵抗
の電圧係数によって誘因される非直線エラーが基準電流
が正から負に切換わるとき変化し、全面的な対称エラー
を引き起こすということである。
回路網のすべてのRの要素が単一極性の、すなわち「ト
ライオード」動作領域内でバイアスされたNチャネルま
たはPチャネルのいずれかのMOSトランジスタによって
実現される、R−2Rはしご状回路網を利用するデジタル
−アナログ変換器が開示されている。単一極性のMOSト
ランジスタだけを使用することに関した主たる問題は、
デジタル入力信号をアナログ出力信号に変換するとき、
MOS「R」要素の他の抵抗係数によって誘引される非直
線エラーである。これはMOS R−2Rはしご状アレイの
各要素のドレイン−ソース抵抗が完全に各々それぞれの
ドレイン−ソース電圧、ゲート−ソース電圧およびソー
ス−サブストレート電圧によって決定されるからであ
る。そのようなはしご状回路網の各「R」要素上の電圧
降下はMSBの端部からLSBの端部まで変化するので、個別
のMOSトランジスタの抵抗値はRの理論的に等分の抵抗
値から逸脱するであろう。単一極性MOSトランジスタか
ら形成されるR−2R構造で遭遇される別の問題は、抵抗
の電圧係数によって誘因される非直線エラーが基準電流
が正から負に切換わるとき変化し、全面的な対称エラー
を引き起こすということである。
Von Sichart等の参考文献によって説明されたR−2R
回路で遭遇される別の問題は、各R−2R切換セルに対し
て非対称の駆動器を使用することが、各セルの出力およ
び接地スイッチが「0」から「1」までの入力論理遷移
の間瞬間的にそして同時にオフとなることを可能にし、
そして「1」から「0」までの入力論理遷移に対し瞬間
的におよび同時にオンになることを可能にすることによ
ってデジタル−アナログ出力に長い安定化時間を引き起
こすことである。この瞬間的な状態は、そのような切換
遷移が完了し、そして適切なはしご状ノード電流が再び
確立され得るまで、はしご状アレイを通じて電流が各は
しご状ノードで不等分に分割することを引き起こす。そ
の結果、von Sichart等の特許で示される型のデジタル
−アナログ変換器は抵抗の電圧係数および切換の非対称
を示し、それによってデジタル−アナログ変換の精度お
よび直接性に悪影響を及ぼす。
回路で遭遇される別の問題は、各R−2R切換セルに対し
て非対称の駆動器を使用することが、各セルの出力およ
び接地スイッチが「0」から「1」までの入力論理遷移
の間瞬間的にそして同時にオフとなることを可能にし、
そして「1」から「0」までの入力論理遷移に対し瞬間
的におよび同時にオンになることを可能にすることによ
ってデジタル−アナログ出力に長い安定化時間を引き起
こすことである。この瞬間的な状態は、そのような切換
遷移が完了し、そして適切なはしご状ノード電流が再び
確立され得るまで、はしご状アレイを通じて電流が各は
しご状ノードで不等分に分割することを引き起こす。そ
の結果、von Sichart等の特許で示される型のデジタル
−アナログ変換器は抵抗の電圧係数および切換の非対称
を示し、それによってデジタル−アナログ変換の精度お
よび直接性に悪影響を及ぼす。
[発明の要約] したがって、この発明の一般的な目的は、優れた動作
特性、特に高線形性性能とともに高速変換能力を有し、
製造および組立てが比較的簡単で経済的であるが、先行
技術の変換器の不利な点を克服する、改良されたデジタ
ル−アナログ変換器を提供することである。
特性、特に高線形性性能とともに高速変換能力を有し、
製造および組立てが比較的簡単で経済的であるが、先行
技術の変換器の不利な点を克服する、改良されたデジタ
ル−アナログ変換器を提供することである。
この発明の目的は、全くCMOSトランジスタからなるR
−2Rのはしご状回路網を採用するデジタル−アナログ変
換器を提供することである。
−2Rのはしご状回路網を採用するデジタル−アナログ変
換器を提供することである。
この発明の別の目的は、各セルが第1、第2、第3お
よび第4の対のCMOSトランジスタから形成される、複数
個の切換セルを含むデジタル−アナログ変換器を提供す
ることである。
よび第4の対のCMOSトランジスタから形成される、複数
個の切換セルを含むデジタル−アナログ変換器を提供す
ることである。
この発明のさらに別の目的は、選択的に切換セルの対
のCMOSトランジスタを対称にオンおよびオフにするため
の第1および第2の差動駆動器回路を含む、デジタル−
アナログ変換器を提供することである。
のCMOSトランジスタを対称にオンおよびオフにするため
の第1および第2の差動駆動器回路を含む、デジタル−
アナログ変換器を提供することである。
この発明のさらに別の目的は、第1のバイアス電圧を
第1の差動駆動器回路に、そして第2のバイアス電圧を
第2の差動駆動器回路に提供するためのバイアス発生器
回路網を含む、デジタル−アナログ変換器を提供するこ
とである。
第1の差動駆動器回路に、そして第2のバイアス電圧を
第2の差動駆動器回路に提供するためのバイアス発生器
回路網を含む、デジタル−アナログ変換器を提供するこ
とである。
これらの狙いおよび目的に従えば、この発明は複数個
の2進のビットを有するデジタル信号をアナログ出力信
号に変換するためのデジタル−アナログ変換器を提供す
ることに関するものであり、これは2進のビットの数に
数が対応している複数個の切換セルを形成するR−2Rは
しご状回路網を含む。各切換セルは、はしご状回路網の
交差抵抗を規定する第1、第2および第3の対のCMOSト
ランジスタと、はしご状回路網の直列抵抗を規定する第
4の対のCMOSトランジスタから形成される。第1ないし
第4の対の各々はPチャネルMOSトランジスタとNチャ
ネルMOSトランジスタを含む、NMOSトランジスタのドレ
インはPMOSトランジスタのソースに接続され、そしてNM
OSトランジスタのソースはPMOSトランジスタのドレイン
に接続される。第1の対のNMOSドレインおよびPMOSソー
スは第4の対のNMOSドレインとPMOSソースに接続され、
はしご状ノードを規定する。第1の対のNMOSソースとPM
OSドレインは第2の対のNMOSドレインとPMOSソースに、
および第3の対のNMOSドレインとPMOSソースに接続され
る。第2の対のNMOSソースとPMOSドレインは共通の接地
ラインに結合され、そして第3の対のNMOSソースとPMOS
ドレインは出力電流合計ラインに結合される。第4の対
のNMOSソースとPMOSドレインは連続している切換セルの
次のはしご状ノードに接続される。第1および第4の対
のPチャネルMOSトランジスタのゲートは、それらを絶
えず導電性にするために第1の供給源電圧に接続され、
そして第1および第2の対のNチャネルMOSトランジス
タのゲートはそれらを絶えず導電性にするために第2の
供給源電圧に接続される。差動駆動器回路はデジタル信
号のそれぞれの2進のビットに応答する入力と、第2お
よび第3の対のPチャネルおよびNチャネルトランジス
タのゲートに接続される出力を有し、それぞれの2進の
ビットの論理状態に依存してそれぞれ第2の対を選択的
にオンまたはオフに、そして第3の対をオフまたはオン
にする。
の2進のビットを有するデジタル信号をアナログ出力信
号に変換するためのデジタル−アナログ変換器を提供す
ることに関するものであり、これは2進のビットの数に
数が対応している複数個の切換セルを形成するR−2Rは
しご状回路網を含む。各切換セルは、はしご状回路網の
交差抵抗を規定する第1、第2および第3の対のCMOSト
ランジスタと、はしご状回路網の直列抵抗を規定する第
4の対のCMOSトランジスタから形成される。第1ないし
第4の対の各々はPチャネルMOSトランジスタとNチャ
ネルMOSトランジスタを含む、NMOSトランジスタのドレ
インはPMOSトランジスタのソースに接続され、そしてNM
OSトランジスタのソースはPMOSトランジスタのドレイン
に接続される。第1の対のNMOSドレインおよびPMOSソー
スは第4の対のNMOSドレインとPMOSソースに接続され、
はしご状ノードを規定する。第1の対のNMOSソースとPM
OSドレインは第2の対のNMOSドレインとPMOSソースに、
および第3の対のNMOSドレインとPMOSソースに接続され
る。第2の対のNMOSソースとPMOSドレインは共通の接地
ラインに結合され、そして第3の対のNMOSソースとPMOS
ドレインは出力電流合計ラインに結合される。第4の対
のNMOSソースとPMOSドレインは連続している切換セルの
次のはしご状ノードに接続される。第1および第4の対
のPチャネルMOSトランジスタのゲートは、それらを絶
えず導電性にするために第1の供給源電圧に接続され、
そして第1および第2の対のNチャネルMOSトランジス
タのゲートはそれらを絶えず導電性にするために第2の
供給源電圧に接続される。差動駆動器回路はデジタル信
号のそれぞれの2進のビットに応答する入力と、第2お
よび第3の対のPチャネルおよびNチャネルトランジス
タのゲートに接続される出力を有し、それぞれの2進の
ビットの論理状態に依存してそれぞれ第2の対を選択的
にオンまたはオフに、そして第3の対をオフまたはオン
にする。
この発明のこれらおよびその他の目的は、すべてにわ
たって同様な参照番号が対応する部品を示している添付
の図面に関連して以下の詳細な説明を読むとより明らか
になるであろう。
たって同様な参照番号が対応する部品を示している添付
の図面に関連して以下の詳細な説明を読むとより明らか
になるであろう。
[好ましい実施例の説明] 種々の図面を詳細にここで参照すると、第1図にはn
個の同一の切換セルC1、C2、…Cnを形成するR−2Rのは
しご状の回路網またはアレイを有する従来のデジタル−
アナログ変換器10の略図表現が示されている。各切換セ
ルは直列に接続される2つの「R」要素の脚部または格
と、び脚部と次の切換セルの間に接続される単一の
「R」要素から形成される。たとえば、最上位ビット
(MSB)を表わす第1のセルC1は抵抗器R11、R21およびR
1からなる。抵抗器R11はその一方の端部で抵抗器R21と
直列に接続される。抵抗器R11のもう一方の端部ははし
ご状のノード1で抵抗器R1の一方の端部に接続される。
抵抗器R1のもう一方の端部は抵抗器R12、R22およびR2か
らなる次のセルC2に接続される。最下位ビット(LSB)
を示す最後のセルCnは抵抗器R1n、R2nおよびRnから形成
される。単一の抵抗器Rもまた、X点の最後のセルの出
力と共通の接地電位の間に接続され、そしてはしご状回
路網を終わらせる。
個の同一の切換セルC1、C2、…Cnを形成するR−2Rのは
しご状の回路網またはアレイを有する従来のデジタル−
アナログ変換器10の略図表現が示されている。各切換セ
ルは直列に接続される2つの「R」要素の脚部または格
と、び脚部と次の切換セルの間に接続される単一の
「R」要素から形成される。たとえば、最上位ビット
(MSB)を表わす第1のセルC1は抵抗器R11、R21およびR
1からなる。抵抗器R11はその一方の端部で抵抗器R21と
直列に接続される。抵抗器R11のもう一方の端部ははし
ご状のノード1で抵抗器R1の一方の端部に接続される。
抵抗器R1のもう一方の端部は抵抗器R12、R22およびR2か
らなる次のセルC2に接続される。最下位ビット(LSB)
を示す最後のセルCnは抵抗器R1n、R2nおよびRnから形成
される。単一の抵抗器Rもまた、X点の最後のセルの出
力と共通の接地電位の間に接続され、そしてはしご状回
路網を終わらせる。
基準電流源は、スイッチSOの位置に依存して正の電流
+IREFまたは負の電流−IREFのいずれかがMSBの端部で
はしご状回路網の入力に与えられる。スイッチSOはサイ
ンビットBO、すなわち変換されるべきデジタル入力信号
が正か負かを示す2進のビットによって制御される。そ
れぞれのセルC1、C2、…Cnの抵抗器R21、R22、…R2nの
もう一方の端部はそれぞれのセルスイッチS1、S2、…Sn
に接続される。セルスイッチS1、S2、…Snは変換される
べきデジタル信号の2進のビットB1、B2、…Bnによって
制御される。各切換セルC1、C2、…Cnは、出力電流合計
ラインIOUTと接地ラインIOUT FALSEの間のそのそれぞ
れの脚部を通って流れる電流を切換えるように動作す
る。合計ラインIOUTはすべての切換セルC1、C2、…Cnと
並列に接続され、そして演算増幅器12の反転入力に与え
られる。演算増幅器12の非反転入力は接地電位に接続さ
れる。増幅器12の出力VOUTはデジタル−アナログ変換器
のアナログ出力を提供する。
+IREFまたは負の電流−IREFのいずれかがMSBの端部で
はしご状回路網の入力に与えられる。スイッチSOはサイ
ンビットBO、すなわち変換されるべきデジタル入力信号
が正か負かを示す2進のビットによって制御される。そ
れぞれのセルC1、C2、…Cnの抵抗器R21、R22、…R2nの
もう一方の端部はそれぞれのセルスイッチS1、S2、…Sn
に接続される。セルスイッチS1、S2、…Snは変換される
べきデジタル信号の2進のビットB1、B2、…Bnによって
制御される。各切換セルC1、C2、…Cnは、出力電流合計
ラインIOUTと接地ラインIOUT FALSEの間のそのそれぞ
れの脚部を通って流れる電流を切換えるように動作す
る。合計ラインIOUTはすべての切換セルC1、C2、…Cnと
並列に接続され、そして演算増幅器12の反転入力に与え
られる。演算増幅器12の非反転入力は接地電位に接続さ
れる。増幅器12の出力VOUTはデジタル−アナログ変換器
のアナログ出力を提供する。
この発明は、回路網のすべての抵抗器が全くCMOSトラ
ンジスタで実現されているR−2Rのはしご状回路網から
なるデジタル−アナログ変換器の提供に関するものであ
る。複数個の2進のビットを有するデジタル入力信号を
アナログ出力信号に変換させるためのこのデジタル−ア
ナログ変換器は全くCMOSトランジスタから作られる第1
図のはしご状回路網を形成するセルC1、C2、…Cnに対応
する複数個の同一の切換セルを含み、そしてこれらはモ
ノリシック集積回路の単一のシリコン半導体チップの一
部として製作されてもよい。この発明の切換セルの各々
は同一の設計なので、図面の第2図に詳細に例示される
セルC2のような切換セルの1つを説明することで十分で
あろう。
ンジスタで実現されているR−2Rのはしご状回路網から
なるデジタル−アナログ変換器の提供に関するものであ
る。複数個の2進のビットを有するデジタル入力信号を
アナログ出力信号に変換させるためのこのデジタル−ア
ナログ変換器は全くCMOSトランジスタから作られる第1
図のはしご状回路網を形成するセルC1、C2、…Cnに対応
する複数個の同一の切換セルを含み、そしてこれらはモ
ノリシック集積回路の単一のシリコン半導体チップの一
部として製作されてもよい。この発明の切換セルの各々
は同一の設計なので、図面の第2図に詳細に例示される
セルC2のような切換セルの1つを説明することで十分で
あろう。
それぞれMOSトランジスタN1とP2、P5とN6、P7とN8か
らなる第1、第2および第3の対のCMOSトランジスタ
は、はしご状回路網の脚部の2つの「R」要素に対応す
る。特に、これらの3つの対のCMOSトランジスタは第1
図の抵抗器R12およびR22を形成し、これらはまた脚部の
交差抵抗とも呼ばれる。MOSトランジスタN3およびP4か
らなる第4の対のCMOSトランジスタは脚部と次の連続し
ているセルへの入力との間に接続される単一の「R」要
素に対応する。特に、第4の対のCMOSトランジスタは第
1図の抵抗器R2を形成し、これは直列抵抗とも呼ばれ
る。便宜上、PチャネルMOSトランジスタは大文字Pと
それに続く特定の参照番号によって識別され、そしてN
チャネルMOSトランジスタは大文字Nとそれに引き続く
特定の参照番号によって識別されている。
らなる第1、第2および第3の対のCMOSトランジスタ
は、はしご状回路網の脚部の2つの「R」要素に対応す
る。特に、これらの3つの対のCMOSトランジスタは第1
図の抵抗器R12およびR22を形成し、これらはまた脚部の
交差抵抗とも呼ばれる。MOSトランジスタN3およびP4か
らなる第4の対のCMOSトランジスタは脚部と次の連続し
ているセルへの入力との間に接続される単一の「R」要
素に対応する。特に、第4の対のCMOSトランジスタは第
1図の抵抗器R2を形成し、これは直列抵抗とも呼ばれ
る。便宜上、PチャネルMOSトランジスタは大文字Pと
それに続く特定の参照番号によって識別され、そしてN
チャネルMOSトランジスタは大文字Nとそれに引き続く
特定の参照番号によって識別されている。
第1の対のCMOSトランジスタでは、MOSトランジスタN
1のドレインのような主要電極の1つはMOSトランジスタ
P2のソースのような主要電極の1つに接続される。MOS
トランジスタN1のもう一方の主要電極、すなわちソース
はMOSトランジスタP2のドレインに接続される。第2の
対のCMOSトランジスタでは、MOSトランジスタP5のソー
スはMOSトランジスタN6のドレインに接続され、そしてM
OSトランジスタP5のドレインはMOSトランジスタN6のソ
ースに接続される。同様に、第3の対のCMOSトランジス
タでは、MOSトランジスタP7のソースはNMOSトランジス
タN8のドレインに接続され、そしてMOSトランジスタN8
のソースはMOSトランジスタP7のドレインに接続され
る。さらに、第4の対のCMOSトランジスタでは、MOSト
ランジスタN3のドレインはMOSトランジスタP4のソース
に接続される。MOSトランジスタN3のドレインおよびMOS
トランジスタP4のソースは、はしご状ノード2を規定す
るトランジスタN1のドレインおよびトランジスタP2のソ
ースと、入力端子IREF INPUTに結合され、所望の大き
さIの基準電流を受取る。トランジスタN3のソースおよ
びトランジスタP4のドレインは、出力端子IREF OUTに
接続され、I/2に等しい大きさの電流を次の連続してい
る切換セルに送る。トランジスタN1のソースおよびトラ
ンジスタP2のドレインは、トランジスタP5のソースとト
ランジスタN6のドレインに、そしてトランジスタP7のソ
ースとトランジスタN8のドレインに結合される。
1のドレインのような主要電極の1つはMOSトランジスタ
P2のソースのような主要電極の1つに接続される。MOS
トランジスタN1のもう一方の主要電極、すなわちソース
はMOSトランジスタP2のドレインに接続される。第2の
対のCMOSトランジスタでは、MOSトランジスタP5のソー
スはMOSトランジスタN6のドレインに接続され、そしてM
OSトランジスタP5のドレインはMOSトランジスタN6のソ
ースに接続される。同様に、第3の対のCMOSトランジス
タでは、MOSトランジスタP7のソースはNMOSトランジス
タN8のドレインに接続され、そしてMOSトランジスタN8
のソースはMOSトランジスタP7のドレインに接続され
る。さらに、第4の対のCMOSトランジスタでは、MOSト
ランジスタN3のドレインはMOSトランジスタP4のソース
に接続される。MOSトランジスタN3のドレインおよびMOS
トランジスタP4のソースは、はしご状ノード2を規定す
るトランジスタN1のドレインおよびトランジスタP2のソ
ースと、入力端子IREF INPUTに結合され、所望の大き
さIの基準電流を受取る。トランジスタN3のソースおよ
びトランジスタP4のドレインは、出力端子IREF OUTに
接続され、I/2に等しい大きさの電流を次の連続してい
る切換セルに送る。トランジスタN1のソースおよびトラ
ンジスタP2のドレインは、トランジスタP5のソースとト
ランジスタN6のドレインに、そしてトランジスタP7のソ
ースとトランジスタN8のドレインに結合される。
制御電極すなわちトランジスタN1およびN3のゲートは
供給源電圧VDDに接続され、これは典型的には+5.0ボル
トであり、それぞれのドレインからそれぞれのソースま
で一定の抵抗を与えるためにトランジスタN1およびN3を
絶えず導電性にする。同様に、トランジスタP2とP4のゲ
ートは供給源電圧VSSに接続され、これは典型的には0
ボルトであり、それぞれのドレインからそれぞれのソー
スまで一定の抵抗を与えるためにトランジスタP2および
P4を継続的に導電性にする。
供給源電圧VDDに接続され、これは典型的には+5.0ボル
トであり、それぞれのドレインからそれぞれのソースま
で一定の抵抗を与えるためにトランジスタN1およびN3を
絶えず導電性にする。同様に、トランジスタP2とP4のゲ
ートは供給源電圧VSSに接続され、これは典型的には0
ボルトであり、それぞれのドレインからそれぞれのソー
スまで一定の抵抗を与えるためにトランジスタP2および
P4を継続的に導電性にする。
トランジスタP5のドレインおよびトランジスタN6のソ
ースは共通ラインIOUT FALSEと接続可能である端子に
接続され、そしてトランジスタP7のドレインとトランジ
スタN8のソースは共通の出力電流合計ラインIOUTに接続
可能な端子に接続される。ラインIOUT FALESEは(VDD
−VSS)/2、ここでは+2.5ボルト、に等しい電圧をそこ
に与えている。ラインIOUTは演算増幅器12の閉ループ動
作によって(VDD−VSS)/2に等しい電圧をそこに与えて
いる。トランジスタP5およびN6のゲートは各々が1対の
差動駆動器回路D1およびD2の2つの出力のそれぞれの一
方に接続される。トランジスタP7とN8のゲートは各々が
差動駆動器回路D1およびD2の2つの出力のそれぞれもう
一方に接続される。
ースは共通ラインIOUT FALSEと接続可能である端子に
接続され、そしてトランジスタP7のドレインとトランジ
スタN8のソースは共通の出力電流合計ラインIOUTに接続
可能な端子に接続される。ラインIOUT FALESEは(VDD
−VSS)/2、ここでは+2.5ボルト、に等しい電圧をそこ
に与えている。ラインIOUTは演算増幅器12の閉ループ動
作によって(VDD−VSS)/2に等しい電圧をそこに与えて
いる。トランジスタP5およびN6のゲートは各々が1対の
差動駆動器回路D1およびD2の2つの出力のそれぞれの一
方に接続される。トランジスタP7とN8のゲートは各々が
差動駆動器回路D1およびD2の2つの出力のそれぞれもう
一方に接続される。
1対の差動駆動器回路D1およびD2は切換手段を規定
し、選択的に第2の対のCMOSトランジスタをオンに、そ
して第3の対のCMOSをオフにし、または選択的に第2の
対をオフにし、第3の対をオンにする。切換手段はデジ
タル入力信号の関連した2進のビットB1、B2、…Bnの1
つによって与えられた制御信号に応答する。ここでは、
2進のビットはB2であろう。
し、選択的に第2の対のCMOSトランジスタをオンに、そ
して第3の対のCMOSをオフにし、または選択的に第2の
対をオフにし、第3の対をオンにする。切換手段はデジ
タル入力信号の関連した2進のビットB1、B2、…Bnの1
つによって与えられた制御信号に応答する。ここでは、
2進のビットはB2であろう。
第1の差動駆動器回路D1はMOSトランジスタP13、P1
8、P19、P20、P21、N23、N24、N25およびN26を含む。ト
ランジスタP13はそのゲートがバイアス電圧BIAS1に接続
され、そのソースが供給源電圧VDDに接続され、そして
そのドレインがトランジスタP18ないしP21の共通のソー
スに接続される。第1の入力を規定するトランジスタP1
8およびP19のゲートは入力の2進のビットB2に接続され
る。第2の入力を規定するトランジスタP20およびP21の
ゲートは、インバータI2の出力で2進のビットB2の補数
または逆数に接続される。インバータは、技術分野にお
いて従来のものである1対のPチャネルおよびNチャネ
ルMOSトランジスタ(図示されていない)によって形成
されてもよいことは理解されるべきである。
8、P19、P20、P21、N23、N24、N25およびN26を含む。ト
ランジスタP13はそのゲートがバイアス電圧BIAS1に接続
され、そのソースが供給源電圧VDDに接続され、そして
そのドレインがトランジスタP18ないしP21の共通のソー
スに接続される。第1の入力を規定するトランジスタP1
8およびP19のゲートは入力の2進のビットB2に接続され
る。第2の入力を規定するトランジスタP20およびP21の
ゲートは、インバータI2の出力で2進のビットB2の補数
または逆数に接続される。インバータは、技術分野にお
いて従来のものである1対のPチャネルおよびNチャネ
ルMOSトランジスタ(図示されていない)によって形成
されてもよいことは理解されるべきである。
トランジスタP21のドレインはトランジスタN26のドレ
インに接続され、これは差動駆動器回路D1の第1の出力
を規定する。トランジスタP21およびN26の共通のドレイ
ンのこの第1の出力は、第3の対のCMOSトランジスタの
トランジスタP5のゲートに接続される。トランジスタN2
6のゲートはトランジスタN25のゲートおよびドレイン
に、そしてトランジスタP19のドレインに接続される。
トランジスタP20のドレインはトランジスタN24のゲート
およびドレインに、そしてトランジスタN23のゲートに
接続される。トランジスタP18のドレインはトランジス
タN23のドレインに接続され、これは差動駆動器回路D1
の第2の出力を規定する。トランジスタP18およびN28の
共通のドレインのこの第2の出力は、第3の対のCMOSト
ランジスタのトランジスタP7のゲートに接続される。ト
ランジスタN23ないしN26のソースは一緒に、そして、供
給源電圧VSSに接続される。
インに接続され、これは差動駆動器回路D1の第1の出力
を規定する。トランジスタP21およびN26の共通のドレイ
ンのこの第1の出力は、第3の対のCMOSトランジスタの
トランジスタP5のゲートに接続される。トランジスタN2
6のゲートはトランジスタN25のゲートおよびドレイン
に、そしてトランジスタP19のドレインに接続される。
トランジスタP20のドレインはトランジスタN24のゲート
およびドレインに、そしてトランジスタN23のゲートに
接続される。トランジスタP18のドレインはトランジス
タN23のドレインに接続され、これは差動駆動器回路D1
の第2の出力を規定する。トランジスタP18およびN28の
共通のドレインのこの第2の出力は、第3の対のCMOSト
ランジスタのトランジスタP7のゲートに接続される。ト
ランジスタN23ないしN26のソースは一緒に、そして、供
給源電圧VSSに接続される。
第2の差動駆動器回路D2はMOSトランジスタN22、P9、
P10、P11、P12、N14、N15、N16およびN17を含む。トラ
ンジスタN22はそのゲートがバイアス電圧BIAS2に接続さ
れ、そのソースは供給源電圧VSSに接続され、そしてそ
のドレインはトランジスタN14ないしN17の共通のソース
に接続される。第1の入力の規定するトランジスタN14
およびN15のゲートは入力の2進のビットB2に接続され
る。第2の入力を規定するトランジスタN16およびN17の
ゲートはインバータI2の出力で2進のビットB2の補数に
接続される。
P10、P11、P12、N14、N15、N16およびN17を含む。トラ
ンジスタN22はそのゲートがバイアス電圧BIAS2に接続さ
れ、そのソースは供給源電圧VSSに接続され、そしてそ
のドレインはトランジスタN14ないしN17の共通のソース
に接続される。第1の入力の規定するトランジスタN14
およびN15のゲートは入力の2進のビットB2に接続され
る。第2の入力を規定するトランジスタN16およびN17の
ゲートはインバータI2の出力で2進のビットB2の補数に
接続される。
トランジスタN14のドレインはトランジスタP9のドレ
インに接続され、これは第2の差動駆動器回路D2の第1
の出力を規定する。トランジスタN14とP9の共通のドレ
インのこの第1の出力は、第2の対のCMOSトランジスタ
のトラジスタN6のゲートに接続される。トランジスタP9
のゲートはトランジスタP10のゲートおよびドレイン
に、そしてトランジスタN16のドレインに接続される。
トランジスタN15のドレインはトランジスタP11のゲート
およびドレインに、そしてトランジスタP12のゲートに
接続される。トランジスタN17のドレインはトランジス
タP12のドレインに接続され、これは第2の差動駆動器
回路D2の第2の出力を規定する。トランジスタN17およ
びP12の共通のドレインでのこの第2の出力は、第3の
対のCMOSトランジスタのトランジスタN8のゲートに接続
される。トランジスタP9ないしP12のソースは一緒に、
そして供給源電圧VDDに接続される。
インに接続され、これは第2の差動駆動器回路D2の第1
の出力を規定する。トランジスタN14とP9の共通のドレ
インのこの第1の出力は、第2の対のCMOSトランジスタ
のトラジスタN6のゲートに接続される。トランジスタP9
のゲートはトランジスタP10のゲートおよびドレイン
に、そしてトランジスタN16のドレインに接続される。
トランジスタN15のドレインはトランジスタP11のゲート
およびドレインに、そしてトランジスタP12のゲートに
接続される。トランジスタN17のドレインはトランジス
タP12のドレインに接続され、これは第2の差動駆動器
回路D2の第2の出力を規定する。トランジスタN17およ
びP12の共通のドレインでのこの第2の出力は、第3の
対のCMOSトランジスタのトランジスタN8のゲートに接続
される。トランジスタP9ないしP12のソースは一緒に、
そして供給源電圧VDDに接続される。
「トライオード」領域で動作しているすべてのPチャ
ネルおよびNチャネルトランジスタのためのドレイン表
示のソースは交換できることを理解すべきである。言い
換えれば、ソース電極はドレイン電極によって置き換え
られ得る。さらに、第1ないし第4の対のCMOSトランジ
スタの各々ではトランジスタの一方のドレインまたはソ
ースがトランジスタのもう一方のそれぞれのドレインま
たはソースと交換できる。すべてのトランジスタのサブ
ストレート電極は「浮動している」のが示されている一
方、各Pチャネルトランジスタのサブストレート電極を
供給源電圧VDDに接続し、そして各Nチャネルトランジ
スタのサブストレート電極を供給源電圧VSSに接続させ
ることが好ましく、それによってラッチアップの免疫性
を改良する。
ネルおよびNチャネルトランジスタのためのドレイン表
示のソースは交換できることを理解すべきである。言い
換えれば、ソース電極はドレイン電極によって置き換え
られ得る。さらに、第1ないし第4の対のCMOSトランジ
スタの各々ではトランジスタの一方のドレインまたはソ
ースがトランジスタのもう一方のそれぞれのドレインま
たはソースと交換できる。すべてのトランジスタのサブ
ストレート電極は「浮動している」のが示されている一
方、各Pチャネルトランジスタのサブストレート電極を
供給源電圧VDDに接続し、そして各Nチャネルトランジ
スタのサブストレート電極を供給源電圧VSSに接続させ
ることが好ましく、それによってラッチアップの免疫性
を改良する。
切換セルC2の動作は、2進のビットB2が論理「0」レ
ベルまたは状態であると初めに仮定することによって説
明される。差動駆動器回路D1のトランジスタP13はオン
にされるので、供給源電圧VDDはトランジスタP18ないし
P21の共通のソースに与えられる。2進のビットB2がト
ランジスタP18およびP19のゲートに与えられて第1の入
力を規定し、2進のビットB2の補数がトランジスタP20
およびP21のゲートに与えられて第2の入力を規定する
と、トランジスタP18およびP19はオンにされ、トランジ
スタP20およびP21はオフにされるであろう。その結果、
トランジスタN25およびN26はオンにされ、トランジスタ
N23およびN24はオフにされるであろう。トランジスタN2
6が導電性にされると、供給源電圧VSSは駆動器回路D1の
第1の出力を介してトランジスタP5のゲートに与えら
れ、それをオンにすることを引き起こす。トランジスタ
P13およびP18の両方がオンにされるので、トランジスタ
P7のゲートに与えられる駆動器回路D1の第2の出力の電
圧は、トランジスタP7のソースに与えられる電圧よりP
チャネルトランジスタの2つのしきい値電流降下分だけ
上になるであろう。言い換えれば、トランジスタP7のゲ
ート電圧は(VDD−VSS)/2+2(VTP)となり、トラン
ジスタP7がオフにされることを引き起こす。
ベルまたは状態であると初めに仮定することによって説
明される。差動駆動器回路D1のトランジスタP13はオン
にされるので、供給源電圧VDDはトランジスタP18ないし
P21の共通のソースに与えられる。2進のビットB2がト
ランジスタP18およびP19のゲートに与えられて第1の入
力を規定し、2進のビットB2の補数がトランジスタP20
およびP21のゲートに与えられて第2の入力を規定する
と、トランジスタP18およびP19はオンにされ、トランジ
スタP20およびP21はオフにされるであろう。その結果、
トランジスタN25およびN26はオンにされ、トランジスタ
N23およびN24はオフにされるであろう。トランジスタN2
6が導電性にされると、供給源電圧VSSは駆動器回路D1の
第1の出力を介してトランジスタP5のゲートに与えら
れ、それをオンにすることを引き起こす。トランジスタ
P13およびP18の両方がオンにされるので、トランジスタ
P7のゲートに与えられる駆動器回路D1の第2の出力の電
圧は、トランジスタP7のソースに与えられる電圧よりP
チャネルトランジスタの2つのしきい値電流降下分だけ
上になるであろう。言い換えれば、トランジスタP7のゲ
ート電圧は(VDD−VSS)/2+2(VTP)となり、トラン
ジスタP7がオフにされることを引き起こす。
さらに、差動駆動器回路D2のトランジスタN22はオン
にされるので、供給源電圧VSSはトランジスタN14ないし
N17の共通のソースに与えられるであろう。2進のビッ
トB2もまたトランジスタN14とN15のゲートに与えられて
駆動器回路D2の第1の入力を規定し、そして2進のビッ
トB2の補数もまたトランジスタN16およびN17のゲートに
与えられて駆動器回路B2の第2の入力を規定すると、ト
ランジスタN14およびN15はオフにされ、トランジスタN1
6およびN17はオンにされる。その結果、トランジスタP9
およびP10はオンにされ、トランジスタP11およびP12は
オフにされる。トランジスタP9が導電性にされると、供
給源電圧VDDが駆動器回路D2の第1の出力を介してトラ
ンジスタN6のゲートに与えられ、それがオンにされるこ
とを引き起こす。トランジスタN22およびN17の両方がオ
ンにされるので、トランジスタN8のゲートに与えられる
駆動器回路D2の第2の出力の電圧は、トランジスタN8の
ソースに与えられる電圧より、Nチャネルトランジスタ
の2しきい値電圧降下分だけ下になるであろう。言い換
えれば、トランジスタN8のゲート電圧は(VDD−VSS)/2
−2(VTn)となり、トランジスタN8がオフにされるこ
とを引き起こす。
にされるので、供給源電圧VSSはトランジスタN14ないし
N17の共通のソースに与えられるであろう。2進のビッ
トB2もまたトランジスタN14とN15のゲートに与えられて
駆動器回路D2の第1の入力を規定し、そして2進のビッ
トB2の補数もまたトランジスタN16およびN17のゲートに
与えられて駆動器回路B2の第2の入力を規定すると、ト
ランジスタN14およびN15はオフにされ、トランジスタN1
6およびN17はオンにされる。その結果、トランジスタP9
およびP10はオンにされ、トランジスタP11およびP12は
オフにされる。トランジスタP9が導電性にされると、供
給源電圧VDDが駆動器回路D2の第1の出力を介してトラ
ンジスタN6のゲートに与えられ、それがオンにされるこ
とを引き起こす。トランジスタN22およびN17の両方がオ
ンにされるので、トランジスタN8のゲートに与えられる
駆動器回路D2の第2の出力の電圧は、トランジスタN8の
ソースに与えられる電圧より、Nチャネルトランジスタ
の2しきい値電圧降下分だけ下になるであろう。言い換
えれば、トランジスタN8のゲート電圧は(VDD−VSS)/2
−2(VTn)となり、トランジスタN8がオフにされるこ
とを引き起こす。
この動作状態では、第2の対のCMOSトランジスタは導
電性にされ、一方第3の対のCMOSトランジスタはオフに
される。第1の対および第4の対のCMOSトランジスタの
端子電圧は同一である。第2の対のトランジスタの端子
電圧はデジタル−アナログ変換器の全部の連続している
セルにかかる電圧降下と合うであろう。各対のCMOSトラ
ンジスタのW/L(幅対長さ)の比を適当に調整すると、
各対となったドレイン/ソース抵抗はドレイン/ソース
電圧、チャネル電流およびソース−サブストレート電圧
のすべての値に対して比較的一定となり、それによって
抵抗の電圧係数を最小にする。それゆえ、端子IREF IN
PUTに入る基準電流「I」ははしご状ノード2で等しく
分けられ、すなわちI/2の大きさの電流は接地ラインIOU
T FALSEに、そして次の連続するセルのために端子IREF
OUTに送られるであろう。
電性にされ、一方第3の対のCMOSトランジスタはオフに
される。第1の対および第4の対のCMOSトランジスタの
端子電圧は同一である。第2の対のトランジスタの端子
電圧はデジタル−アナログ変換器の全部の連続している
セルにかかる電圧降下と合うであろう。各対のCMOSトラ
ンジスタのW/L(幅対長さ)の比を適当に調整すると、
各対となったドレイン/ソース抵抗はドレイン/ソース
電圧、チャネル電流およびソース−サブストレート電圧
のすべての値に対して比較的一定となり、それによって
抵抗の電圧係数を最小にする。それゆえ、端子IREF IN
PUTに入る基準電流「I」ははしご状ノード2で等しく
分けられ、すなわちI/2の大きさの電流は接地ラインIOU
T FALSEに、そして次の連続するセルのために端子IREF
OUTに送られるであろう。
2進のビットB2が論理「1」レベルまたは状態である
と仮定する、反対の動作状態の下では、駆動器回路D1の
第1の出力および駆動器回路D2の第1の出力は第2のト
ランジスタの対のそれぞれのトランジスタP5とN6が非導
電性にされることを引き起こす。さらに、駆動器回路D1
の第2の出力および駆動器回路D2の第2の出力は、第3
の対のそれぞれのトランジスタP7およびN8がオンにされ
ることを引き起こす。その結果、I/2の電流の大きさは
出力電流合計ラインIOUTおよび次の連続するセルのため
に端子IREF OUTに送られるであろう。
と仮定する、反対の動作状態の下では、駆動器回路D1の
第1の出力および駆動器回路D2の第1の出力は第2のト
ランジスタの対のそれぞれのトランジスタP5とN6が非導
電性にされることを引き起こす。さらに、駆動器回路D1
の第2の出力および駆動器回路D2の第2の出力は、第3
の対のそれぞれのトランジスタP7およびN8がオンにされ
ることを引き起こす。その結果、I/2の電流の大きさは
出力電流合計ラインIOUTおよび次の連続するセルのため
に端子IREF OUTに送られるであろう。
基準電流+IREFの正の符号がCMOSトランジスタからな
るこのR−2Rのはしご状回路網に与えられるとき、Pチ
ャネルトランジスタは、それらがさらに強制的に「トラ
イオード」の動作領域に行くのでNチャネルトランジス
タよりも大きな電流を導電するであろう。こうして、P
チャネルトランジスタのドレイン−ソース抵抗はNチャ
ネルトランジスタのドレイン−ソース抵抗より低いであ
ろう。また一方で、もし基準電流−IREFの、すなわちサ
インビットBOが換えられて負の符号がはしご状回路網に
与えられるなら、Nチャネルトランジスタはさらに「ト
ライオード」動作領域に強制的に送られるので、Nチャ
ネルトランジスタはその時Pチャネルトランジスタより
もより多い電流を導電するであろう。その結果、Nチャ
ネルトランジスタのドレイン−ソース抵抗はPチャネル
トランジスタのドレイン−ソース抵抗よりも低いであろ
う。基準入力電流の一方向から反対の電流方向まで所望
の抵抗特性を維持するために、Pチャネルトランジスタ
のW/Lの比率はNチャネルトランジスタのW/Lに適合さ
れ、そして一方の基準電流方向に対してN:1のPチャネ
ルドレイン−ソース電流対Nチャネルドレイン−ソース
電流の割合と反対の基準電流方向に対する1:Nの割合を
生み出す。
るこのR−2Rのはしご状回路網に与えられるとき、Pチ
ャネルトランジスタは、それらがさらに強制的に「トラ
イオード」の動作領域に行くのでNチャネルトランジス
タよりも大きな電流を導電するであろう。こうして、P
チャネルトランジスタのドレイン−ソース抵抗はNチャ
ネルトランジスタのドレイン−ソース抵抗より低いであ
ろう。また一方で、もし基準電流−IREFの、すなわちサ
インビットBOが換えられて負の符号がはしご状回路網に
与えられるなら、Nチャネルトランジスタはさらに「ト
ライオード」動作領域に強制的に送られるので、Nチャ
ネルトランジスタはその時Pチャネルトランジスタより
もより多い電流を導電するであろう。その結果、Nチャ
ネルトランジスタのドレイン−ソース抵抗はPチャネル
トランジスタのドレイン−ソース抵抗よりも低いであろ
う。基準入力電流の一方向から反対の電流方向まで所望
の抵抗特性を維持するために、Pチャネルトランジスタ
のW/Lの比率はNチャネルトランジスタのW/Lに適合さ
れ、そして一方の基準電流方向に対してN:1のPチャネ
ルドレイン−ソース電流対Nチャネルドレイン−ソース
電流の割合と反対の基準電流方向に対する1:Nの割合を
生み出す。
この発明の全体のデジタル−アナログ変換器は第3図
に一部がブロック図で示される。分かるように、デジタ
ル−アナログ変換器は9個の同一の切換セルC1、C2、…
C9を有し、それらはそれらのそれぞれの2進のビットB
1、B2、B9に応答する。9個のセルはMSBであるセルC1と
LSBであるセルS9に連結されている。MSBの端部では正の
基準電流+IREFまたは負の基準電流−IREFのいずれかが
サインビットBOによって制御されるスイッチSOの位置に
依存して供給される。
に一部がブロック図で示される。分かるように、デジタ
ル−アナログ変換器は9個の同一の切換セルC1、C2、…
C9を有し、それらはそれらのそれぞれの2進のビットB
1、B2、B9に応答する。9個のセルはMSBであるセルC1と
LSBであるセルS9に連結されている。MSBの端部では正の
基準電流+IREFまたは負の基準電流−IREFのいずれかが
サインビットBOによって制御されるスイッチSOの位置に
依存して供給される。
LSBの端部では、別の対のCMOSトランジスタN30および
P31が最後のセルC9に接続され、そのため基準電流は最
後のものまで各はしご状ノードで等しく分けられる。ト
ランジスタN30およびP31は第1図に示される単一の抵抗
器Rに応答する。トランジスタN30のドレインおよびト
ランジスタP31のソースは一緒に、そして端子IREF OUT
で最後のセルC9の出力に接続される。トランジスタN30
のソースおよびトランジスタP31のドレインもまた一緒
にそして(VDD−VSS)/2と等しい供給源電位VPを介して
接地電位に接続される。トランジスタN30のゲートは供
給源電圧VDDに接続され、トランジスタP31のゲートは供
給源電圧VSSに接続され、それによって両方のトランジ
スタN30およびP31が継続的に導電性であることを引き起
こす。切換セルの各々に接続される出力電流合計ライン
IOUTは演算増幅器12の反転入力に供給される。演算増幅
器12の非反転入力は接地ラインIOUT FALSEと、供給源
電位VPを介して接地電位とに接続される。切換セルC1、
C2、…C9の各々はそれぞれの2進のビットB1、B2、…B9
に応答して動作する。2進のビットの状態に依存して、
各セルのそれぞれの脚部を通って流れる基準電流は、合
計ラインIOUTと接地ラインIOUT FALSEの間で切換えら
れる。合計ラインIOUTの基準電流は抵抗器RFを介して与
えられ、変換器のアナログ出力を表わす演算増幅器12の
出力に電圧VOUTを与える。
P31が最後のセルC9に接続され、そのため基準電流は最
後のものまで各はしご状ノードで等しく分けられる。ト
ランジスタN30およびP31は第1図に示される単一の抵抗
器Rに応答する。トランジスタN30のドレインおよびト
ランジスタP31のソースは一緒に、そして端子IREF OUT
で最後のセルC9の出力に接続される。トランジスタN30
のソースおよびトランジスタP31のドレインもまた一緒
にそして(VDD−VSS)/2と等しい供給源電位VPを介して
接地電位に接続される。トランジスタN30のゲートは供
給源電圧VDDに接続され、トランジスタP31のゲートは供
給源電圧VSSに接続され、それによって両方のトランジ
スタN30およびP31が継続的に導電性であることを引き起
こす。切換セルの各々に接続される出力電流合計ライン
IOUTは演算増幅器12の反転入力に供給される。演算増幅
器12の非反転入力は接地ラインIOUT FALSEと、供給源
電位VPを介して接地電位とに接続される。切換セルC1、
C2、…C9の各々はそれぞれの2進のビットB1、B2、…B9
に応答して動作する。2進のビットの状態に依存して、
各セルのそれぞれの脚部を通って流れる基準電流は、合
計ラインIOUTと接地ラインIOUT FALSEの間で切換えら
れる。合計ラインIOUTの基準電流は抵抗器RFを介して与
えられ、変換器のアナログ出力を表わす演算増幅器12の
出力に電圧VOUTを与える。
9個のセルが示される一方で、デジタル−アナログ変
換器は、セルを増加または減少させることによって、所
望のいかなる数の切換セルで形成されてもよいことは明
らかに理解されるべきである。セルの数が不確実でも理
論的には可能であるが、実際の数は演算増幅器12の物理
的な限界によって制御される。
換器は、セルを増加または減少させることによって、所
望のいかなる数の切換セルで形成されてもよいことは明
らかに理解されるべきである。セルの数が不確実でも理
論的には可能であるが、実際の数は演算増幅器12の物理
的な限界によって制御される。
バイアス発生器回路網14はすべての切換セルに設けら
れ、それらのオフにするために第2および第3の対のト
ランジスタに与えられたゲート電圧の振幅を制限する。
バイアス発生器14はP27、N28およびN29を含む。トラン
ジスタP27のソースは供給源電圧VDDに接続される。トラ
ンジスタP27のゲートおよびドレインは一緒に、そして
トランジスタN28のドレインおよびゲートに接続され
る。トランジスタP27のゲートは第1のバイアス電圧BIA
S1を切換セルに与える。トランジスタN28のソースはト
ランジスタN29のドレインおよびゲートに接続され、こ
れは第2のバイアス電圧BIAS2を切換セルに供給する。
トランジスタN29のソースは接地電位に接続される。ト
ランジスタP27、N28およびN29の適切な幅および長さの
寸法を選択することによって、トランジスタP5およびP7
は、それらのゲートが(VDD−VSS)/2+2(VTp)と等
しい電圧に達するときオフにされ、トランジスタN6およ
びN7は、それらのゲートが(VDD−VSS)/2−2(VTn)
に等しい電圧に達するときオフにされる。
れ、それらのオフにするために第2および第3の対のト
ランジスタに与えられたゲート電圧の振幅を制限する。
バイアス発生器14はP27、N28およびN29を含む。トラン
ジスタP27のソースは供給源電圧VDDに接続される。トラ
ンジスタP27のゲートおよびドレインは一緒に、そして
トランジスタN28のドレインおよびゲートに接続され
る。トランジスタP27のゲートは第1のバイアス電圧BIA
S1を切換セルに与える。トランジスタN28のソースはト
ランジスタN29のドレインおよびゲートに接続され、こ
れは第2のバイアス電圧BIAS2を切換セルに供給する。
トランジスタN29のソースは接地電位に接続される。ト
ランジスタP27、N28およびN29の適切な幅および長さの
寸法を選択することによって、トランジスタP5およびP7
は、それらのゲートが(VDD−VSS)/2+2(VTp)と等
しい電圧に達するときオフにされ、トランジスタN6およ
びN7は、それらのゲートが(VDD−VSS)/2−2(VTn)
に等しい電圧に達するときオフにされる。
前述の詳細な説明から、この発明は全くCMOSトランジ
スタからなるR−2Rはしご状回路網を有する改良された
デジタル−アナログ変換器を提供することが分かる。さ
らに、はしご状回路網は、各セルがはしご状回路網の交
差抵抗を規定する第1、第2および第3の対のCMOSトラ
ンジスタと、はしご状回路網の直列の抵抗を規定する第
4の対のCMOSトランジスタから形成される複数個の切換
セルを形成する。
スタからなるR−2Rはしご状回路網を有する改良された
デジタル−アナログ変換器を提供することが分かる。さ
らに、はしご状回路網は、各セルがはしご状回路網の交
差抵抗を規定する第1、第2および第3の対のCMOSトラ
ンジスタと、はしご状回路網の直列の抵抗を規定する第
4の対のCMOSトランジスタから形成される複数個の切換
セルを形成する。
この発明の現在の好ましい実施例が例示され説明され
てきたが、発明の範囲から逸脱することなく、種々の変
化や修正がなされてもよく、同等のものがそれの要素に
代用されてもよいことは当業者によって理解されるであ
ろう。さらに、それの中心の範囲から逸脱することな
く、特定の状況または材料を発明の教示に適合させるよ
うに多くの修正をしてもよい。それゆえ、この発明はこ
の発明を実施するために考えられる最善の方法として開
示された特定の実施例に限定されはしないが、この発明
の添付の特許請求の範囲の範囲内にある実施例のすべて
を含むことが意図される。
てきたが、発明の範囲から逸脱することなく、種々の変
化や修正がなされてもよく、同等のものがそれの要素に
代用されてもよいことは当業者によって理解されるであ
ろう。さらに、それの中心の範囲から逸脱することな
く、特定の状況または材料を発明の教示に適合させるよ
うに多くの修正をしてもよい。それゆえ、この発明はこ
の発明を実施するために考えられる最善の方法として開
示された特定の実施例に限定されはしないが、この発明
の添付の特許請求の範囲の範囲内にある実施例のすべて
を含むことが意図される。
第1図はR−2Rのはしご状アレイを有する従来のデジタ
ル−アナログ変換器の略図表現である。 第2図はこの発明のデジタル−アナログ変換器の1つの
切換セルの詳細を示す略回路図である。 第3図はこの発明の原理に従って構成されたデジタル−
アナログ変換器の全体の配置を例示する、部分的にブロ
ック形の略図である。 図において、10は従来のデジタル−アナログ変換器、12
は演算増幅器、14はバイアス発生器回路網である。
ル−アナログ変換器の略図表現である。 第2図はこの発明のデジタル−アナログ変換器の1つの
切換セルの詳細を示す略回路図である。 第3図はこの発明の原理に従って構成されたデジタル−
アナログ変換器の全体の配置を例示する、部分的にブロ
ック形の略図である。 図において、10は従来のデジタル−アナログ変換器、12
は演算増幅器、14はバイアス発生器回路網である。
Claims (7)
- 【請求項1】複数個の2進ビットを有するデジタル信号
をアナログ出力信号に変換させるためのデジタル−アナ
ログ変換器であって、 前記2進のビットの数にその数が対応する複数個の切換
セル(C1−Cn)を形成するR−2Rはしご状回路網を備
え、 各切換セルは、前記はしご状回路網の交差抵抗を規定す
る第1(N1,P2)、第2(N6,P5)および第3(N8,P7)
の半導体抵抗手段と、前記はしご状回路網の直列抵抗を
規定する第4(N3,P4)の半導体抵抗手段とを含み、 前記第1の半導体抵抗手段は、その一方の端子によっ
て、はしご状ノード(ノード1−n)を規定するポイン
トで前記第4の半導体抵抗手段の一方の端子に接続さ
れ、かつその他方の端子によって、前記第2および第3
の半導体抵抗手段の各々の一方の端子に接続され、前記
第2の半導体抵抗手段の他方の端子は共通ライン(I
OUT FALSE)に接続され、かつ前記第3の半導体抵抗手
段の他方の端子は共通電流出力ライン(I OUT)に接
続され、かつ前記第4の半導体抵抗手段の他方の端子
は、はしご状回路網の後続の切換セルのはしご状ノード
に接続され、 前記デジタル信号のそれぞれの2進のビットに応答する
入力を有し、かつ前記第2および第3の半導体抵抗手段
のトランジスタのゲートに接続されて前記第2および第
3の半導体抵抗手段を交互に導電性にする出力を有する
切換手段(D1,D2)をさらに備え、 前記第1ないし第4の半導体抵抗手段の各々は、ソース
をドレインにかつドレインをソースにそれぞれ並列に接
続されたNMOSトランジスタおよびPMOSトランジスタを含
み、 前記第1および第4の半導体抵抗手段のトランジスタの
ゲートは各々、それぞれの供給源電圧(VDD,VSS)に接
続されて前記トランジスタを導電性状態に維持するよう
に構成され、 前記切換手段は第1および第2の差動駆動器回路を含
み、前記第1および第2の差動駆動器回路の各々は、供
給された2進ビット信号に応答する第1の入力と、前記
供給された2進ビットの補数に応答する第2の入力とを
有し、前記第1および第2の差動駆動器回路の各々は、
前記第2および第3の半導体抵抗手段の同一極性のトラ
ンジスタのゲートにそれぞれ接続された第1および第2
の差動出力を有する、デジタル−アナログ変換器。 - 【請求項2】前記第1の差動駆動器回路がPチャネルお
よびNチャネルMOSトランジスタ(P13,18−21,N23−2
6)から形成される、特許請求の範囲第1項に記載のデ
ジタル−アナログ変換器。 - 【請求項3】前記第2の差動駆動器回路がPチャネルお
よびNチャネルMOSトランジスタ(P9−12,N14−17,22)
から形成される、特許請求の範囲第2項に記載のデジタ
ル−アナログ変換器。 - 【請求項4】前記変換器がモノリシックの集積回路の単
一のシリコン半導体チップの一部として形成される、特
許請求の範囲第3項に記載のデジタル−アナログ変換
器。 - 【請求項5】第1のバイアス電圧(バイアス1)を前記
第1の差動駆動器回路に、そして第2のバイアス電圧
(バイアス2)を前記第2の差動駆動器回路に供給する
ためのバイアス発生器回路網(14)をさらに含む、特許
請求の範囲第4項に記載のデジタル−アナログ変換器。 - 【請求項6】前記バイアス回路網が、PチャネルMOSト
ランジスタ(P27)、第1のNチャネルMOSトランジスタ
(N28)および第2のNチャネルMOSトランジスタ(N2
9)を含む、特許請求の範囲第5項に記載のデジタル−
アナログ変換器。 - 【請求項7】前記Pチャネルトランジスタはそのソース
が前記第1の供給電圧に接続され、そしてそのゲートお
よびドレインは一緒に接続され、前記第1のNチャネル
トランジスタはそのゲートおよびドレインが一緒に、そ
して前記Pチャネルトランジスタのドレインに接続さ
れ、前記第2のNチャネルトランジスタはそのゲートお
よびドレインが一緒に、そして前記第1のNチャネルト
ランジスタのソースに接続され、そして前記第2のNチ
ャネルトランジスタのソースが接地電位に接続され、前
記Pチャネルトランジスタおよび前記第1のNチャネル
トランジスタの共通のドレインは前記第1のバイアス電
圧を規定し、前記第2のNチャネルトランジスタの共通
のドレインおよびゲートは前記第2のバイアス電圧を規
定する、特許請求の範囲第6項に記載のデジタル−アナ
ログ変換器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US796668 | 1985-11-08 | ||
US06/796,668 US4635038A (en) | 1985-11-08 | 1985-11-08 | CMOS-transistor-based digital-to-analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62155623A JPS62155623A (ja) | 1987-07-10 |
JP2552461B2 true JP2552461B2 (ja) | 1996-11-13 |
Family
ID=25168752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61240181A Expired - Fee Related JP2552461B2 (ja) | 1985-11-08 | 1986-10-08 | デジタル−アナログ変換器 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4635038A (ja) |
EP (1) | EP0226281B1 (ja) |
JP (1) | JP2552461B2 (ja) |
AT (1) | ATE70677T1 (ja) |
DE (1) | DE3683024D1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4978959A (en) * | 1987-10-08 | 1990-12-18 | University Of Toronto Innovations Foundation | Analog to digital converter, a digital to analog converter and an operational amplifier therefor |
GB8803431D0 (en) * | 1988-02-15 | 1988-03-16 | Gen Electric Co Plc | Digital to analogue convertors |
KR920000840B1 (ko) * | 1989-02-02 | 1992-01-30 | 정호선 | 신경회로망을 이용한 a/d변환기 회로 |
JPH02268524A (ja) * | 1989-04-11 | 1990-11-02 | Seiko Epson Corp | デジタルアナログ変換器 |
JP2597712B2 (ja) * | 1989-05-22 | 1997-04-09 | 株式会社東芝 | ディジタル・アナログ変換器 |
CA1312956C (en) * | 1989-08-18 | 1993-01-19 | Richard Stephen Phillips | Cmos digital to analog signal converter circuit |
US4990916A (en) * | 1990-01-30 | 1991-02-05 | Analog Devices, Bv | Single-supply digital-to-analog converter for control function generation |
US5017919A (en) * | 1990-06-06 | 1991-05-21 | Western Digital Corporation | Digital-to-analog converter with bit weight segmented arrays |
US5134400A (en) * | 1991-01-07 | 1992-07-28 | Harris Corporation | Microwave multiplying D/A converter |
US5554986A (en) * | 1994-05-03 | 1996-09-10 | Unitrode Corporation | Digital to analog coverter having multiple resistor ladder stages |
JP3222783B2 (ja) * | 1996-09-30 | 2001-10-29 | 株式会社東芝 | D/aコンバ−タ |
US6317069B1 (en) | 1999-05-06 | 2001-11-13 | Texas Instruments Incorporated | Digital-to-analog converter employing binary-weighted transistor array |
TWI220597B (en) * | 2002-07-08 | 2004-08-21 | Mediatek Inc | DAC cell circuit |
US8537043B1 (en) * | 2012-04-12 | 2013-09-17 | Analog Devices, Inc. | Digital-to-analog converter with controlled gate voltages |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS544559A (en) * | 1977-06-13 | 1979-01-13 | Seiko Epson Corp | D-a converter |
DE2838310C2 (de) * | 1978-09-01 | 1983-12-01 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM- Signalen, in diesen entsprechende Analog- Signale, mit einem R-2R-Kettennetzwerk |
DE2939455C2 (de) * | 1979-09-28 | 1983-11-17 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM-Signalen, in diesen entsprechende Analog-Signale, mit einem R-2R-Kettennetzwerk |
JPS60200625A (ja) * | 1984-03-26 | 1985-10-11 | Hitachi Ltd | デイジタル記録再生装置 |
-
1985
- 1985-11-08 US US06/796,668 patent/US4635038A/en not_active Expired - Lifetime
-
1986
- 1986-10-01 EP EP86307535A patent/EP0226281B1/en not_active Expired - Lifetime
- 1986-10-01 DE DE8686307535T patent/DE3683024D1/de not_active Expired - Lifetime
- 1986-10-01 AT AT86307535T patent/ATE70677T1/de not_active IP Right Cessation
- 1986-10-08 JP JP61240181A patent/JP2552461B2/ja not_active Expired - Fee Related
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---|---|
ATE70677T1 (de) | 1992-01-15 |
EP0226281B1 (en) | 1991-12-18 |
JPS62155623A (ja) | 1987-07-10 |
US4635038A (en) | 1987-01-06 |
EP0226281A2 (en) | 1987-06-24 |
DE3683024D1 (de) | 1992-01-30 |
EP0226281A3 (en) | 1989-03-29 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |