JPH0197020A - デジタル・アナログ・コンバータ - Google Patents
デジタル・アナログ・コンバータInfo
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- JPH0197020A JPH0197020A JP63177273A JP17727388A JPH0197020A JP H0197020 A JPH0197020 A JP H0197020A JP 63177273 A JP63177273 A JP 63177273A JP 17727388 A JP17727388 A JP 17727388A JP H0197020 A JPH0197020 A JP H0197020A
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- Japan
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- switches
- bit
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- 229920005994 diacetyl cellulose Polymers 0.000 description 45
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- 239000011295 pitch Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、Ｎビットのデジタル・アナログ・コンバータ
（ＤＡＣ’）の分解能を、（Ｎ＋Ｐ ）ビット精度（ａ
ｃｃｕｒａｃｙ）に拡大するために、ＮビットＤＡＣを
、（Ｎ＋Ｐ）ビットのＤＡＣに変更する装置に関する。
（ＤＡＣ’）の分解能を、（Ｎ＋Ｐ ）ビット精度（ａ
ｃｃｕｒａｃｙ）に拡大するために、ＮビットＤＡＣを
、（Ｎ＋Ｐ）ビットのＤＡＣに変更する装置に関する。
Ｂ、従来の技術
デジタル値からアナログ値への変換器、即ちＤＡＣは、
データ処理システムにおいて従来から広く使われている
。
データ処理システムにおいて従来から広く使われている
。
ＤＡＣには、重み付は電流式ＤＡＣや、抵抗式ＤＡＣな
どの種々の形式がある。
どの種々の形式がある。
現在、抵抗式のＮビットＤＡＣは、２Ｎ個のタップを持
つ薄膜フィルム抵抗のストリングから作られている。従
来のＤＡＣにおいては、米国特許第４５４３５６０号に
示されているように、ＮビットＤＡＣの変換能力を（Ｎ
＋Ｐ ）ビットの変換能力に拡張するために、Ｎビット
ＤＡＣの１つの段が、バッファ・アンプを介して、他の
ＰビットＤＡＣの段にカスケード接続されている。
つ薄膜フィルム抵抗のストリングから作られている。従
来のＤＡＣにおいては、米国特許第４５４３５６０号に
示されているように、ＮビットＤＡＣの変換能力を（Ｎ
＋Ｐ ）ビットの変換能力に拡張するために、Ｎビット
ＤＡＣの１つの段が、バッファ・アンプを介して、他の
ＰビットＤＡＣの段にカスケード接続されている。
２つの段の間のバッファ・アンプの存在は、変換の一元
化（ｍｏｎｏｔｏｎｉｃｉｔｙ）を妨げ、且つ変換時間
を増加させる。
化（ｍｏｎｏｔｏｎｉｃｉｔｙ）を妨げ、且つ変換時間
を増加させる。
更に、ＤＡＣを半導体チップに集積する場合、バッファ
・アンプはチップの中にその分に相当する余分な空間を
必要とする。
・アンプはチップの中にその分に相当する余分な空間を
必要とする。
Ｃ０発明が解決しようとする問題点
本発明の目的は、精度を犠牲にすることなく、Ｎビット
ＤＡＣから、（Ｎ＋Ｐ ’）ビットＤＡＣに変更する技
術を提供することにある。
ＤＡＣから、（Ｎ＋Ｐ ’）ビットＤＡＣに変更する技
術を提供することにある。
本発明の他の目的は、Ｐビットの拡張に起因する余分な
変換時間を最小限にしたＤＡＣを提供することにある。
変換時間を最小限にしたＤＡＣを提供することにある。
本発明の他の目的は、ＮビットＤＡＣの一元化を本質的
に維持している（ Ｎ＋Ｐ ’）ビットのＤＡＣを提供
することにある。
に維持している（ Ｎ＋Ｐ ’）ビットのＤＡＣを提供
することにある。
本発明の他の目的は、半導体チップに集積されたとき、
ＤＡＣの領域を最少限に止めた（ Ｎ＋Ｐ ）ビットＤ
ＡＣを提供することにある。
ＤＡＣの領域を最少限に止めた（ Ｎ＋Ｐ ）ビットＤ
ＡＣを提供することにある。
Ｄ０問題点を解決するための手段
本発明に従った装置は、（Ｎ＋Ｐ）ビット・ワードを、
（Ｎ＋Ｐ）ビットＤＡＣの出力に発生されるアナログ電
圧に変換するために、Ｎ個の入力（Ａ６．．．Ａ３）と
１個の出力（７）を持つＮビットＤＡＣの分解能を、第
１または第２バイナリ値（０または１）にセットされる
（ Ｎ＋Ｐ ）個のデジタル入力（Ａ６．．．ＡＯ）と
、１個の出力とを持つＤＡＣの分解能に高める。Ｎビッ
トＤＡＣは、第１のタップと第２のタップを有する２Ｎ
個の抵抗素子（Ｒ１乃至Ｒ１６）で構成される第１の抵
抗ストリング（２）を含むことと、この第１の抵抗スト
リンクは、第１の電圧（Ｖ１）に接続された第１の端子
と、第２の電圧（ｖ２）に接続された第２の端子との間
に直列に接続されていることと、少なくともＰ個のスイ
ッチ（１０，１２）を持つ第１のスイッチの組を含むこ
とと、上記の抵抗素子のうちの選択された第１のタップ
とＮビットＤＡＣの出力との間に第１導電路を設定する
ために、上記スイッチの各々は、抵抗素子とＮピッｈＤ
ＡＣの出力との間に接続され、且つＮ個のデジタル入力
値の組合せに応答することとで構成されている。
（Ｎ＋Ｐ）ビットＤＡＣの出力に発生されるアナログ電
圧に変換するために、Ｎ個の入力（Ａ６．．．Ａ３）と
１個の出力（７）を持つＮビットＤＡＣの分解能を、第
１または第２バイナリ値（０または１）にセットされる
（ Ｎ＋Ｐ ）個のデジタル入力（Ａ６．．．ＡＯ）と
、１個の出力とを持つＤＡＣの分解能に高める。Ｎビッ
トＤＡＣは、第１のタップと第２のタップを有する２Ｎ
個の抵抗素子（Ｒ１乃至Ｒ１６）で構成される第１の抵
抗ストリング（２）を含むことと、この第１の抵抗スト
リンクは、第１の電圧（Ｖ１）に接続された第１の端子
と、第２の電圧（ｖ２）に接続された第２の端子との間
に直列に接続されていることと、少なくともＰ個のスイ
ッチ（１０，１２）を持つ第１のスイッチの組を含むこ
とと、上記の抵抗素子のうちの選択された第１のタップ
とＮビットＤＡＣの出力との間に第１導電路を設定する
ために、上記スイッチの各々は、抵抗素子とＮピッｈＤ
ＡＣの出力との間に接続され、且つＮ個のデジタル入力
値の組合せに応答することとで構成されている。
本発明の装置は、
一−ＮビットＤＡＣの出力に接続される少なくとも２Ｐ
−２個の抵抗素子（Ｚｌ乃至Ｚ６）を含む第２の抵抗ス
トリング（１８）を持ち、且つこれらの抵抗素子は、第
１及び第２のタップを持つことと、 一一第２の組のスイッチ（１４，１６）の各スイッチは
、これらの抵抗素子の第２のタップと第２のノードとの
間に装着され、そして、上記の第２のノード（Ｍ１）と
上記の抵抗素子（Ｒ１乃至Ｒ１６）の選択された第２の
タップとの間に第２導電路を設定するために、第１のス
イッチの組と同じＮ個のデジタル人力値の組合せに応答
することと、 一一第１のノード及び第２のノード（Ｍ１、Ｍ７）から
第２の抵抗ストリングを切離すために、Ｐ個のビットの
特別の組合せに応答し、そして、上記のＰ個のビットが
第１の値にセットされたとき、ＮビットＤＡＣの出力に
発生される電圧を（Ｎ＋Ｐ）ビットＤＡＣに与える手段
を含むことと、 で構成されている。
−２個の抵抗素子（Ｚｌ乃至Ｚ６）を含む第２の抵抗ス
トリング（１８）を持ち、且つこれらの抵抗素子は、第
１及び第２のタップを持つことと、 一一第２の組のスイッチ（１４，１６）の各スイッチは
、これらの抵抗素子の第２のタップと第２のノードとの
間に装着され、そして、上記の第２のノード（Ｍ１）と
上記の抵抗素子（Ｒ１乃至Ｒ１６）の選択された第２の
タップとの間に第２導電路を設定するために、第１のス
イッチの組と同じＮ個のデジタル人力値の組合せに応答
することと、 一一第１のノード及び第２のノード（Ｍ１、Ｍ７）から
第２の抵抗ストリングを切離すために、Ｐ個のビットの
特別の組合せに応答し、そして、上記のＰ個のビットが
第１の値にセットされたとき、ＮビットＤＡＣの出力に
発生される電圧を（Ｎ＋Ｐ）ビットＤＡＣに与える手段
を含むことと、 で構成されている。
第２の組のスイッチは、閉じられたとき、第１の組のス
イッチと同じインピーダンスを与えられており、これに
より、第１及び第２の導電路は同じインピーダンス（２
）を呈する。
イッチと同じインピーダンスを与えられており、これに
より、第１及び第２の導電路は同じインピーダンス（２
）を呈する。
第２のストリングは、閉じられたとき第１及び第２の導
電路を構成する第１及び第２のスイッチの組と同じイン
ピーダンスを呈する２Ｐ−２個のスイッチ素子を含み、
これにより、上記の第１及び第２の導電路は、この第２
のストリングの一部である。
電路を構成する第１及び第２のスイッチの組と同じイン
ピーダンスを呈する２Ｐ−２個のスイッチ素子を含み、
これにより、上記の第１及び第２の導電路は、この第２
のストリングの一部である。
本発明の実施例において、第１の組のスイッチは、
Ｎをｍ＋でとし、ｍをデジタル人力の上位部（ＭＳＢ）
ビット（Ａ６、Ａ５）の数とし、１〈β〈ｎを条件とす
るρをデジタル人力の下位部（ＬＳＢ）ビット（Ａ４、
Ａ３）の数とした時、２Ｎ個のＭＳＢスイッチが２β個
のスイッチの２ｍ個のグループに分割されたＰ個のスイ
ッチを有し、各グループの２β個のスイッチは、ｍ個の
ビットの２°個の組合せに応答し、各ＭＳＢスイッチは
、第１抵抗ストリングの第１のタップ（Ｎｌ乃至Ｎ１６
）に接続された第１端子と第２端子とを有し、そして、
各グループの第１番目、第２番目０．。
ビット（Ａ６、Ａ５）の数とし、１〈β〈ｎを条件とす
るρをデジタル人力の下位部（ＬＳＢ）ビット（Ａ４、
Ａ３）の数とした時、２Ｎ個のＭＳＢスイッチが２β個
のスイッチの２ｍ個のグループに分割されたＰ個のスイ
ッチを有し、各グループの２β個のスイッチは、ｍ個の
ビットの２°個の組合せに応答し、各ＭＳＢスイッチは
、第１抵抗ストリングの第１のタップ（Ｎｌ乃至Ｎ１６
）に接続された第１端子と第２端子とを有し、そして、
各グループの第１番目、第２番目０．。
第２β番目のスイッチの第２端子は、２β個の共通ノー
ド（ＯＵＴｌ、、、０ＵＴ４’）に接続されていること
と、 ２β個の第１のＬＳＢスイッチ（１２）の各々は、β個
のビットの２ｊ２個の組合せに応答し、そして、２β個
の共通点の１つに接続された第１の端子と、ノード（Ｍ
１）に接続された第２端子とを有することとを含み、そ
して、 第２の組のスイッチは、 ＭＳＢスイッチと同じように、ｍ個のビットの論理的組
合せに応答する付加的スイッチは、グループを構成し、
そして第２β番目毎の上記の抵抗素子の第２のタップに
接続された第１端子と、第（２β＋１）番目の共通点に
接続されている第２端子とを持っていることと、 ２β個の第２のＬＳＢスイッチの各々は、２β個の第１
のＬＳＢスイッチと同様に、β個のビットと同じ組合せ
に応答し、そして第２のノードから２β番目の共通ノー
ドに接続された第１端子と、第２ノード（Ｍ１）に接続
された第２端子とを含んでおり、 これにより、Ｎ個のビットの任意の組合せに対して、第
１の導電路は、第１のＬＢＳスイッチの選ばれた１つの
スイッチと、Ｐ個のＭＳＢスイッチの選択された１つの
スイッチとを直列に接続して構成し、そして、第２導電
路は、第２のＬＳＢスイッチの選ばれた１つのスイッチ
と、２Ｎ個のＭＳＢスイッチの選択された１つのスイッ
チか、または付加的ＭＳＢスイッチの選択された１つの
スイッチかを直列に接続して構成する。
ド（ＯＵＴｌ、、、０ＵＴ４’）に接続されていること
と、 ２β個の第１のＬＳＢスイッチ（１２）の各々は、β個
のビットの２ｊ２個の組合せに応答し、そして、２β個
の共通点の１つに接続された第１の端子と、ノード（Ｍ
１）に接続された第２端子とを有することとを含み、そ
して、 第２の組のスイッチは、 ＭＳＢスイッチと同じように、ｍ個のビットの論理的組
合せに応答する付加的スイッチは、グループを構成し、
そして第２β番目毎の上記の抵抗素子の第２のタップに
接続された第１端子と、第（２β＋１）番目の共通点に
接続されている第２端子とを持っていることと、 ２β個の第２のＬＳＢスイッチの各々は、２β個の第１
のＬＳＢスイッチと同様に、β個のビットと同じ組合せ
に応答し、そして第２のノードから２β番目の共通ノー
ドに接続された第１端子と、第２ノード（Ｍ１）に接続
された第２端子とを含んでおり、 これにより、Ｎ個のビットの任意の組合せに対して、第
１の導電路は、第１のＬＢＳスイッチの選ばれた１つの
スイッチと、Ｐ個のＭＳＢスイッチの選択された１つの
スイッチとを直列に接続して構成し、そして、第２導電
路は、第２のＬＳＢスイッチの選ばれた１つのスイッチ
と、２Ｎ個のＭＳＢスイッチの選択された１つのスイッ
チか、または付加的ＭＳＢスイッチの選択された１つの
スイッチかを直列に接続して構成する。
Ｅ、実施例
第４図は、従来のＮビットＤＡＣの抵抗とスイッチの配
列を示す図である。本発明の説明を簡明にするために、
実施例において、数値Ｎは４に選んである。第１図は、
Ｐが３のときに、第４図に示す装置を、どのようにして
、４＋ＰのＤＡＣに拡張するかについての本発明の詳細
な説明するための図である。
列を示す図である。本発明の説明を簡明にするために、
実施例において、数値Ｎは４に選んである。第１図は、
Ｐが３のときに、第４図に示す装置を、どのようにして
、４＋ＰのＤＡＣに拡張するかについての本発明の詳細
な説明するための図である。
第４図の装置に与えられる４ビツトの人力ワードは、４
個のビット、Ａ６、Ａ５、Ａ４及びＡ３を含んでいる。
個のビット、Ａ６、Ａ５、Ａ４及びＡ３を含んでいる。
第４図のＤＡＣ装置は、２Ｎ＝２４＝１６個の抵抗を持
っており、そして、夫々が単位抵抗値Ｒを有する１６個
の抵抗Ｒ１乃至Ｒ１６は、２つの電圧源Ｖ１及び■２の
間に直列に接続されている。
っており、そして、夫々が単位抵抗値Ｒを有する１６個
の抵抗Ｒ１乃至Ｒ１６は、２つの電圧源Ｖ１及び■２の
間に直列に接続されている。
それらの抵抗は、Ｎ１乃至Ｎ１６の１６個のタップを有
する抵抗ストリング２を構成している。スイッチｓｗｉ
乃至５ＷＩ６は、タップＮ１乃至Ｎ１６に接続されてい
る。これらのスイッチは、上位部（ＭＳＢ）スイッチ・
ブロック４を構成している。これらのスイッチは、１グ
ループが４個のスイッチから成る４つのスイッチのグル
ープに編成されている。
する抵抗ストリング２を構成している。スイッチｓｗｉ
乃至５ＷＩ６は、タップＮ１乃至Ｎ１６に接続されてい
る。これらのスイッチは、上位部（ＭＳＢ）スイッチ・
ブロック４を構成している。これらのスイッチは、１グ
ループが４個のスイッチから成る４つのスイッチのグル
ープに編成されている。
第１のクループは、スイッチＳＷＩ乃至ＳＷ４を含み、
第２のグループは、スイッチＳＷ５乃至ＳＷ８を含み、
第３のグループは、スイッチＳＷ９乃至５Ｗ１２を含み
、第４のグループは、スイッチ５Ｗ１３乃至５ＷＩ６を
含んでいる。各スイッチの第１端子は、抵抗ストリング
の対応するタップに接続されている。第４図に示されて
いるように、４つのグループの第１、第２、第３及び第
４スイツチの第２端子は、夫々、出力ノード０ＵＴ１．
０ＵＴ２．０ＵＴ３及び０ＵＴ４夫々に共通に接続され
ている。
第２のグループは、スイッチＳＷ５乃至ＳＷ８を含み、
第３のグループは、スイッチＳＷ９乃至５Ｗ１２を含み
、第４のグループは、スイッチ５Ｗ１３乃至５ＷＩ６を
含んでいる。各スイッチの第１端子は、抵抗ストリング
の対応するタップに接続されている。第４図に示されて
いるように、４つのグループの第１、第２、第３及び第
４スイツチの第２端子は、夫々、出力ノード０ＵＴ１．
０ＵＴ２．０ＵＴ３及び０ＵＴ４夫々に共通に接続され
ている。
出力ノード０ＵＴＩ乃至０ＵＴ４は、スイッチ５ＷＩ７
．５ｗ１ｓ、５Ｗ１９及び５Ｗ２０で構成されるＬＳＢ
スイッチ・ブロック６に接続されている。５Ｗ１７乃至
５Ｗ２０の第１端子は、ノード０ＵＴＩ乃至０ＵＴ４に
夫々接続されている。
．５ｗ１ｓ、５Ｗ１９及び５Ｗ２０で構成されるＬＳＢ
スイッチ・ブロック６に接続されている。５Ｗ１７乃至
５Ｗ２０の第１端子は、ノード０ＵＴＩ乃至０ＵＴ４に
夫々接続されている。
スイッチ５Ｗ１７乃至５Ｗ２０の第２端子は、ノード７
において共通に接続されている。ノード７は、出力アン
プ８の入力に接続されている。アナログ電圧は、アンプ
８の出力端子９に発生される。
において共通に接続されている。ノード７は、出力アン
プ８の入力に接続されている。アナログ電圧は、アンプ
８の出力端子９に発生される。
第１スイツチのスイッチ群の閉状態、または開状態は、
上位部ビットの値、Ａ６及びＡ５に従属し、そして、第
２スイツチのスイッチ群の閉または開状態は、ＬＳＢビ
ットＡ４及びＡ３に従属する。
上位部ビットの値、Ａ６及びＡ５に従属し、そして、第
２スイツチのスイッチ群の閉または開状態は、ＬＳＢビ
ットＡ４及びＡ３に従属する。
第１スイツチ・グループ中のスイッチＳＷ１乃至ＳＷ４
は、Ａ６及びＡ５の両方がＯであるとき、閉状態にされ
、第２グループ中のスイッチＳＷ５乃至ＳＷ８は、Ａ６
及びＡ５が１０にあるとき、閉状態にされ、そして、第
３グループ中のスイッチＳＷ９乃至５ＷＩ２は、Ａ６及
びＡ５の両方とも１であるとき、閉状態にされているも
のとして説明する。
は、Ａ６及びＡ５の両方がＯであるとき、閉状態にされ
、第２グループ中のスイッチＳＷ５乃至ＳＷ８は、Ａ６
及びＡ５が１０にあるとき、閉状態にされ、そして、第
３グループ中のスイッチＳＷ９乃至５ＷＩ２は、Ａ６及
びＡ５の両方とも１であるとき、閉状態にされているも
のとして説明する。
５Ｗ１７は、Ａ４及びＡ３の両方が０にあるとき閉状態
にされる。５Ｗ１８は、Ａ４及びＡ８が、夫々０及び１
にあるとき閉状態にされる。５Ｗ１９は、Ａ４及びＡ３
が、夫々１及び０にあるとき閉状態にされる。５Ｗ２０
は、Ａ４及びＡ３が、夫々１及び１にあるとき閉状態に
される。
にされる。５Ｗ１８は、Ａ４及びＡ８が、夫々０及び１
にあるとき閉状態にされる。５Ｗ１９は、Ａ４及びＡ３
が、夫々１及び０にあるとき閉状態にされる。５Ｗ２０
は、Ａ４及びＡ３が、夫々１及び１にあるとき閉状態に
される。
スイッチを閉状態にさせる論理状態は、第４図に示され
ているが、 然し、ＭＳＢ（上位部）のビット及びＬＳＢ（下位部）
のビットによって、スイッチを制御する回路装置は、第
４図には示されていない。
ているが、 然し、ＭＳＢ（上位部）のビット及びＬＳＢ（下位部）
のビットによって、スイッチを制御する回路装置は、第
４図には示されていない。
第４図は、ビットＡ６、Ａ５、Ａ４及びＡ３が、夫々０
．１．０及び１にある場合の各スイッチの開閉状態を示
しており、この場合には、ノードＮ６の電圧■６が、ア
ナログ出力ＯＵＴに与えられる。
．１．０及び１にある場合の各スイッチの開閉状態を示
しており、この場合には、ノードＮ６の電圧■６が、ア
ナログ出力ＯＵＴに与えられる。
数値Ｎを任意の整数ｎに選ぶと、コンバータは、ｘ＝２
ｎ個の抵抗Ｒ１乃至Ｒｘと、ｘ＝２ｎ個のタップＮ１乃
至Ｎｘとを持つことになる。
ｎ個の抵抗Ｒ１乃至Ｒｘと、ｘ＝２ｎ個のタップＮ１乃
至Ｎｘとを持つことになる。
Ｎは、１≦−１＜ｎの条件の下で、ｎ＝ｍ＋βであるよ
うに、上位部ビットの数ｍと、下位部ビットの数βとの
和に等しい値である。
うに、上位部ビットの数ｍと、下位部ビットの数βとの
和に等しい値である。
スイッチ・ブロック４（または第１図のブロック１０）
中に、１クループが２１個のスイッチを含む２１個のグ
ループと、スイッチ・ブロック６（または第１図のブロ
ック１２）中に２β個のスイッチがある。
中に、１クループが２１個のスイッチを含む２１個のグ
ループと、スイッチ・ブロック６（または第１図のブロ
ック１２）中に２β個のスイッチがある。
２１個のクループ中のスイッチは、ＭＳＢビットの２１
６個の組合せの１つによって制御され、そして、ブロッ
ク６中のスイッチは、β個のビットの２つの組合せによ
って制御される。
６個の組合せの１つによって制御され、そして、ブロッ
ク６中のスイッチは、β個のビットの２つの組合せによ
って制御される。
β＝０のときは、ブロック６は必要がなく、ブロック４
は、２ｎ個のスイッチで構成される。
は、２ｎ個のスイッチで構成される。
本発明に従って、第４図に示した４ビツト抵抗式ＤＡＣ
は、抵抗Ｒ１乃至１６の選択された１つに跨がる電位差
を２Ｐ個で分割するよう配列されたタップを設け、且つ
２Ｐ個のエレメントを含む付加的な抵抗ストリングを与
えることによって（４＋Ｐ）ビットのＤＡＣに拡張する
ことが出来る。
は、抵抗Ｒ１乃至１６の選択された１つに跨がる電位差
を２Ｐ個で分割するよう配列されたタップを設け、且つ
２Ｐ個のエレメントを含む付加的な抵抗ストリングを与
えることによって（４＋Ｐ）ビットのＤＡＣに拡張する
ことが出来る。
第１図に示された装置は、第１の抵抗ストリング２と、
ＭＳＢスイッチ・ブロック１０と、３個のＬＳＢスイッ
チ・ブロック１２．１４及び１６と、抵抗ストリング１
８とを含んでいる。
ＭＳＢスイッチ・ブロック１０と、３個のＬＳＢスイッ
チ・ブロック１２．１４及び１６と、抵抗ストリング１
８とを含んでいる。
抵抗ストリング２は、タップＮ５、Ｎ９及びＮ１３と重
複して、付加的タップＮ４−２、Ｎ８−２、Ｎ１２−２
及びＮ１６−Ｎ２を含んでおり、抵抗Ｒ１６の上部端子
に設けられたタップＮ１６−Ｎ２は、電圧源■２に接続
されている。第１、第２、第３及び第４のスイッチ・グ
ループの一部として、付加的なスイッチ５Ｗ４−２．５
Ｗ８−２％５Ｗ１２−２及び５Ｗ１６−２が夫々のクル
ープに設けられており、それらのスイッチの一方の側は
、上述の付加的タップに接続されており、他方の側は、
共通出力点０ＵＴ５に接続されている。
複して、付加的タップＮ４−２、Ｎ８−２、Ｎ１２−２
及びＮ１６−Ｎ２を含んでおり、抵抗Ｒ１６の上部端子
に設けられたタップＮ１６−Ｎ２は、電圧源■２に接続
されている。第１、第２、第３及び第４のスイッチ・グ
ループの一部として、付加的なスイッチ５Ｗ４−２．５
Ｗ８−２％５Ｗ１２−２及び５Ｗ１６−２が夫々のクル
ープに設けられており、それらのスイッチの一方の側は
、上述の付加的タップに接続されており、他方の側は、
共通出力点０ＵＴ５に接続されている。
これらの付加的スイッチは、夫々が属する第１、第２、
第３及び第４のグループ中のスイッチと同じ論理条件に
よって制御される。
第３及び第４のグループ中のスイッチと同じ論理条件に
よって制御される。
ノード０ＵＴ１．０ＵＴ２．０ＵＴ３及び０ＵＴ４は、
ＬＳＢ ｒ下部スイッチ」ブロック１２中のスイッチ５
Ｗ１７−１、スイッチ５ＷＩ８−１．５Ｗ１９−１及び
スイッチ５Ｗ２０−１に接続されており、これらのスイ
ッチは、第４図のＬＳＢスイッチ・ブロック６中のスイ
ッチと同じに配列され、且つ制御される。
ＬＳＢ ｒ下部スイッチ」ブロック１２中のスイッチ５
Ｗ１７−１、スイッチ５ＷＩ８−１．５Ｗ１９−１及び
スイッチ５Ｗ２０−１に接続されており、これらのスイ
ッチは、第４図のＬＳＢスイッチ・ブロック６中のスイ
ッチと同じに配列され、且つ制御される。
ノード０ＵＴ２．０ＵＴ３．０ＵＴ４及び０ＬＩＴ５は
、ＬＳＢ ｒ上部スイッチ」ブロック１４中のスイッチ
５Ｗ１７−２、スイッチ５Ｗ１８−２．５Ｗ１９−２及
びスイッチ５Ｗ２０−２に接続されており、これらのス
イッチは、ノード０ＵＴ２乃至０ＵＴ５に対するスイッ
チ・ブロック１２中の対応するスイッチ５Ｗ１７−１乃
至５Ｗ２０−１と同じに配列され、同じ論理条件で制御
される。
、ＬＳＢ ｒ上部スイッチ」ブロック１４中のスイッチ
５Ｗ１７−２、スイッチ５Ｗ１８−２．５Ｗ１９−２及
びスイッチ５Ｗ２０−２に接続されており、これらのス
イッチは、ノード０ＵＴ２乃至０ＵＴ５に対するスイッ
チ・ブロック１２中の対応するスイッチ５Ｗ１７−１乃
至５Ｗ２０−１と同じに配列され、同じ論理条件で制御
される。
５Ｗ１７−１乃至５Ｗ２０−１の共通のノードＭ１と、
５Ｗ１７−２乃至５Ｗ２０−２の共通のノードＭ７とは
、第２の抵抗ストリング１８の両端に接続されている。
５Ｗ１７−２乃至５Ｗ２０−２の共通のノードＭ７とは
、第２の抵抗ストリング１８の両端に接続されている。
この抵抗ストリンクは、後述する理由によって、２Ｐ−
２個の抵抗素子Ｚｌ乃至Ｚ６を含んでいる。
２個の抵抗素子Ｚｌ乃至Ｚ６を含んでいる。
タップＭ２、Ｎ３、Ｎ４、Ｎ５及びＮ６が、このストリ
ングの相次ぐ２個の素子の共通のノードに与えられてい
る。
ングの相次ぐ２個の素子の共通のノードに与えられてい
る。
５Ｗ２２．５Ｗ２３．５Ｗ２４．５Ｗ２５．５Ｗ２６．
５Ｗ２７及び５Ｗ２８を含むＬＳＢ出力スイッチ・ブロ
ック１６は、Ｐ個の付加的なピッｈＡＯ，ＡＩ及びＡ２
によって制御される。５Ｗ２２乃至５Ｗ２８のスイッチ
の第１端子は、タップＭ１乃至Ｍ７に夫々接続され、そ
して第２端子は共通ノード２０に接続されている。ノー
ド２０は、第４図のノード７と同じように出力アンプの
入力に接続されている。これらのスイッチを閉状態にさ
せるための論理条件は、第１図に示した通りである。
５Ｗ２７及び５Ｗ２８を含むＬＳＢ出力スイッチ・ブロ
ック１６は、Ｐ個の付加的なピッｈＡＯ，ＡＩ及びＡ２
によって制御される。５Ｗ２２乃至５Ｗ２８のスイッチ
の第１端子は、タップＭ１乃至Ｍ７に夫々接続され、そ
して第２端子は共通ノード２０に接続されている。ノー
ド２０は、第４図のノード７と同じように出力アンプの
入力に接続されている。これらのスイッチを閉状態にさ
せるための論理条件は、第１図に示した通りである。
スイッチ５Ｗ２１により第１図に模式的に示されたスト
リング解放手段は、下位部ビットＡＯ１Ａ１及びＡ２が
全てＯであるか、または、コンバータがＮビットＤＡＣ
として使われたときに、ストリング１８のタップＭ１を
、他のタップから切り離すために設けられている。この
スイッチは、オア回路２２によって動作され、オア回路
の入力は、３個のビットＡＯ１Ａ１及びＡ２が０にある
ときか、または、プログラム入力ＰＩが１になったとき
に、活性化される。これは、第１図に模式的に示されて
いる。
リング解放手段は、下位部ビットＡＯ１Ａ１及びＡ２が
全てＯであるか、または、コンバータがＮビットＤＡＣ
として使われたときに、ストリング１８のタップＭ１を
、他のタップから切り離すために設けられている。この
スイッチは、オア回路２２によって動作され、オア回路
の入力は、３個のビットＡＯ１Ａ１及びＡ２が０にある
ときか、または、プログラム入力ＰＩが１になったとき
に、活性化される。これは、第１図に模式的に示されて
いる。
本発明の実施例において、ブロック１０中のＭＳＢスイ
ッチは、すべて同じインピーダンスを有しており、ＬＳ
Ｂｒ下部スイッチ」ブロック１２中のＬＳＢスイッチも
また同じインピーダンスを有している。１つのＭＳＢス
イッチは、１つのしＳＢスイッチと協働して、１０キロ
オームの直列抵抗値２を持ち、この値は５オームの抵抗
値を持つ単位抵抗Ｒに対して高い値を有している。
ッチは、すべて同じインピーダンスを有しており、ＬＳ
Ｂｒ下部スイッチ」ブロック１２中のＬＳＢスイッチも
また同じインピーダンスを有している。１つのＭＳＢス
イッチは、１つのしＳＢスイッチと協働して、１０キロ
オームの直列抵抗値２を持ち、この値は５オームの抵抗
値を持つ単位抵抗Ｒに対して高い値を有している。
抵抗素子Ｚｌ乃至Ｚ６のインピーダンスは２の値を持っ
ている。第１図に示した実施例を説明するために、デジ
タル入力ビツト、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１
及びＡＯが夫々、０．１．０．１．０，０及び０であり
、ＭＳＢスイッチ・ブロック１０の第２グループのスイ
ッチ中の５Ｗ−５乃至ＳＷ８、及び５Ｗ８−２が閉状態
であり、このスイッチ・ブロック中の他のスイッチは、
開状態にあるものとする。スイッチ・ブロック１２及び
１４中のスイッチ５ｗ１ｓ−ｉ及び５Ｗ１８−２は、閉
じられている。スイッチ５Ｗ２２が閉じられ、そしてス
イッチ５Ｗ２１が開かれたとき、ノードＮ６の電圧が出
力ノード２０に与えられる。
ている。第１図に示した実施例を説明するために、デジ
タル入力ビツト、Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１
及びＡＯが夫々、０．１．０．１．０，０及び０であり
、ＭＳＢスイッチ・ブロック１０の第２グループのスイ
ッチ中の５Ｗ−５乃至ＳＷ８、及び５Ｗ８−２が閉状態
であり、このスイッチ・ブロック中の他のスイッチは、
開状態にあるものとする。スイッチ・ブロック１２及び
１４中のスイッチ５ｗ１ｓ−ｉ及び５Ｗ１８−２は、閉
じられている。スイッチ５Ｗ２２が閉じられ、そしてス
イッチ５Ｗ２１が開かれたとき、ノードＮ６の電圧が出
力ノード２０に与えられる。
３個の付加的なＰビットのすべてが０ではないとすると
、ストリング１８は、Ｍｌ及びＭｌの闇で接続される。
、ストリング１８は、Ｍｌ及びＭｌの闇で接続される。
従って、ノードＮ６は、閉じられたスイッチＳＷ６及び
５Ｗ１８−１の抵抗値に等価のインピーダンス、即ち２
を持つ１つの抵抗性エレメントと、ストリング１８の６
個の抵抗素子、及び閉じられたスイッチＳＷ７及び５Ｗ
１８−２の抵抗値に等価のインピーダンス、即ちｚｔ持
つ１つの抵抗性エレメントとで構成される回路を介して
、ノードＮ６がノードＮ７に接続される。これは、抵抗
Ｒ６に跨がって電圧Ｖが分割されることを意味し、ソノ
分割値は、（Ｖ２−Ｖｌ ）／２Ｎ、即ち（Ｖ２−Ｖ
１ ）／１６であり、タップＭ１乃至Ｍｌ夫々に与えら
れる。従って、Ｖｘが（Ｎ＋Ｐ ’１ビット・ワードの
Ｎ個の上位部ビットによって選択されたタップＮｘ、即
ち第１図に示したタップＮ６における電圧であると仮定
すると、タップＭ１乃至Ｍ７の電圧は、以下の通りであ
る。
５Ｗ１８−１の抵抗値に等価のインピーダンス、即ち２
を持つ１つの抵抗性エレメントと、ストリング１８の６
個の抵抗素子、及び閉じられたスイッチＳＷ７及び５Ｗ
１８−２の抵抗値に等価のインピーダンス、即ちｚｔ持
つ１つの抵抗性エレメントとで構成される回路を介して
、ノードＮ６がノードＮ７に接続される。これは、抵抗
Ｒ６に跨がって電圧Ｖが分割されることを意味し、ソノ
分割値は、（Ｖ２−Ｖｌ ）／２Ｎ、即ち（Ｖ２−Ｖ
１ ）／１６であり、タップＭ１乃至Ｍｌ夫々に与えら
れる。従って、Ｖｘが（Ｎ＋Ｐ ’１ビット・ワードの
Ｎ個の上位部ビットによって選択されたタップＮｘ、即
ち第１図に示したタップＮ６における電圧であると仮定
すると、タップＭ１乃至Ｍ７の電圧は、以下の通りであ
る。
Ｍ １−−−−−−−＋ Ｖｘ ＋ ｖ ／
８Ｍ ２−−−−−−→Ｖｘ ＋ ２ ｖ ／ ８
Ｍ ３−−一−−−→Ｖｘ ＋３ｖ／８Ｍ ４−−−−
−−−＋ Ｖｘ ＋ ４ ｖ ／ ８Ｍ ５−一
−−−−−＋ Ｖｘ ＋ ５ ｖ ／ ８Ｍ６−
−−−−−→ＶＸ ＋６Ｖ／８ Ｍ７−−−−−−→ Ｖｘ ＋ ７ｖ／８この電圧
の１つは、第１図に示されたように、Ｐビットの値に従
って閉状態にされるブロック１６中のスイッチ５Ｗ２２
乃至５Ｗ２８の中の１つによって、ノード２０に与えら
れる０例えば、Ｐビットが００１であれば、スイッチ５
Ｗ２２が閉じられる。Ｐビットが１１１であれば、スイ
ッチ５Ｗ２８が閉じられる。
８Ｍ ２−−−−−−→Ｖｘ ＋ ２ ｖ ／ ８
Ｍ ３−−一−−−→Ｖｘ ＋３ｖ／８Ｍ ４−−−−
−−−＋ Ｖｘ ＋ ４ ｖ ／ ８Ｍ ５−一
−−−−−＋ Ｖｘ ＋ ５ ｖ ／ ８Ｍ６−
−−−−−→ＶＸ ＋６Ｖ／８ Ｍ７−−−−−−→ Ｖｘ ＋ ７ｖ／８この電圧
の１つは、第１図に示されたように、Ｐビットの値に従
って閉状態にされるブロック１６中のスイッチ５Ｗ２２
乃至５Ｗ２８の中の１つによって、ノード２０に与えら
れる０例えば、Ｐビットが００１であれば、スイッチ５
Ｗ２２が閉じられる。Ｐビットが１１１であれば、スイ
ッチ５Ｗ２８が閉じられる。
また、スイッチ５Ｗ２２は、スイッチＳＷ２１が開であ
り、Ｐビットが０００のときに閉じられる。
り、Ｐビットが０００のときに閉じられる。
３個のタップＮ４−２、Ｎ８−２及びＮ １２ ＋。
２がノードＮ５、Ｎ９及びＮ１３に与えられ、そして付
加的なタップＮ１６−２は、抵抗ＦＬ１６の最上部の端
子に与えられ、これにより、ストリング１８を抵抗Ｒ４
、Ｒ８、Ｒ１２及びＲ１６を通して接続させる。
加的なタップＮ１６−２は、抵抗ＦＬ１６の最上部の端
子に与えられ、これにより、ストリング１８を抵抗Ｒ４
、Ｒ８、Ｒ１２及びＲ１６を通して接続させる。
第２図は、関連するスイッチと、抵抗素子Ｚｌ乃至Ｚ６
の詳細を示す図である。
の詳細を示す図である。
本発明の実施例においてＡ６＝０のときに閉じられるス
イッチＳＷ１乃至ＳＷ８と、５Ｗ４−２及び５Ｗ８−２
とは、ＮＭＯＳトランジスタである。八６＝１のときに
閉じられるスイッチＳＷ９乃至５Ｗ１６と、５Ｗ１２−
２及び５Ｗ１６−２とは、ＰＭＯＳトランジスタである
。
イッチＳＷ１乃至ＳＷ８と、５Ｗ４−２及び５Ｗ８−２
とは、ＮＭＯＳトランジスタである。八６＝１のときに
閉じられるスイッチＳＷ９乃至５Ｗ１６と、５Ｗ１２−
２及び５Ｗ１６−２とは、ＰＭＯＳトランジスタである
。
ノードＮ６及びＮ７の間の配列のみが第２図に示されて
いる。
いる。
スイッチＳＷ７及びＳＷ６を作っているトランジスタＴ
７及びＴ６のゲートは、Ａ６．Ａ５＝１の条件が満足さ
れたときに活性化されるビット・デコーダ３２の出力ラ
イン３０に接続されている。
７及びＴ６のゲートは、Ａ６．Ａ５＝１の条件が満足さ
れたときに活性化されるビット・デコーダ３２の出力ラ
イン３０に接続されている。
スイッチ５Ｗ１８−１及び５Ｗ１８−２は同じ構造を持
っている。スイッチ５Ｗ１８−１はＮＭＯＳトランジス
タＴＮ１８−１及びＰＭＯ８）ランジスタＴＰ１８−１
で構成され、そしてスイッチ５Ｗ１８−２は、ＮＭＯ５
）ランジスタＴＮＩ８−２及びＰＭＯＳトランジスタＴ
Ｐ１８−２で構成されている。第２図に示されているよ
うに、これらの相補的トランジスタは、並列に接続され
、そしてＭＳＢ）ランジスタＴ６及びＴ７と直列に接続
される。
っている。スイッチ５Ｗ１８−１はＮＭＯＳトランジス
タＴＮ１８−１及びＰＭＯ８）ランジスタＴＰ１８−１
で構成され、そしてスイッチ５Ｗ１８−２は、ＮＭＯ５
）ランジスタＴＮＩ８−２及びＰＭＯＳトランジスタＴ
Ｐ１８−２で構成されている。第２図に示されているよ
うに、これらの相補的トランジスタは、並列に接続され
、そしてＭＳＢ）ランジスタＴ６及びＴ７と直列に接続
される。
スイッチ５Ｗ１８を構成するＮＭＯ５及びＰＭＯＳトラ
ンジスタは、論理条件Ａ４．Ａ３が満足されたとき、オ
ンにされる。
ンジスタは、論理条件Ａ４．Ａ３が満足されたとき、オ
ンにされる。
従って、ビット・デコーダ３６の対応す、る出力ライン
３４、トランジスタＴＮ１８−２及びＴＮ１８−１のゲ
ートに接続されている。このラインはまた、インバータ
１１８−１及び１１８−２に与えられており、それらの
インバータの出力はＰＭＯＳトランジスタＴＰ１８−１
及びＴＰ１８−２のゲートの夫々に与えられる。
３４、トランジスタＴＮ１８−２及びＴＮ１８−１のゲ
ートに接続されている。このラインはまた、インバータ
１１８−１及び１１８−２に与えられており、それらの
インバータの出力はＰＭＯＳトランジスタＴＰ１８−１
及びＴＰ１８−２のゲートの夫々に与えられる。
素子Ｚｌ乃至Ｚ６は、ＮＭＯＳトランジスタＴＮＭ及び
ＰＭＯＳトランジスタＴＰＭを並列に接続することによ
り構成され、そのゲート電極は、Ａ６＝０の条件が満た
されたデコーダの出力ライン３８に接続される。従って
、Ａ６が０になったとき、抵抗素子Ｚｌ乃至Ｚ６のＴＮ
Ｍトランジスタは、スイッチＳＷＩ乃至ＳＷ８を作って
いるＮＭＯ５のインピーダンスをコピーするためにオン
にされる。Ａ６が１であるとき、抵抗素子Ｚｌ乃至Ｚ６
の１２Ｍトランジスタは、スイッチＳＷ９乃至ＳＷ１６
と、５Ｗ１２−２及び５Ｗ１６−２とを作っているＰＭ
ＯＳトランジスタのインピーダンスをコピーするために
、オンにされる。
ＰＭＯＳトランジスタＴＰＭを並列に接続することによ
り構成され、そのゲート電極は、Ａ６＝０の条件が満た
されたデコーダの出力ライン３８に接続される。従って
、Ａ６が０になったとき、抵抗素子Ｚｌ乃至Ｚ６のＴＮ
Ｍトランジスタは、スイッチＳＷＩ乃至ＳＷ８を作って
いるＮＭＯ５のインピーダンスをコピーするためにオン
にされる。Ａ６が１であるとき、抵抗素子Ｚｌ乃至Ｚ６
の１２Ｍトランジスタは、スイッチＳＷ９乃至ＳＷ１６
と、５Ｗ１２−２及び５Ｗ１６−２とを作っているＰＭ
ＯＳトランジスタのインピーダンスをコピーするために
、オンにされる。
抵抗素子Ｚｌ乃至Ｚ６のトランジスタＴＮＭ及びＴＰＭ
は、ブロック１０を作っているＮＭＯＳ及びＰＭＯＳト
ランジスタと同じでなければならない。
は、ブロック１０を作っているＮＭＯＳ及びＰＭＯＳト
ランジスタと同じでなければならない。
また、素子Ｚｌ乃至Ｚ６は、並列に接続されたＮＭＯ５
）ランジスタＴＮＬ及びＰＭＯＳトランジスタＴＰＬを
含み、そして、トランジスタＴＮＭ及びＴＰＭと直列に
配列されている。トランジスタＴＮＬ及びＴＰＬは、ス
イッチ５Ｗ１８−１及びＳＷＩ ８−２を作っているト
ランジスタＴＮ１８及びＴＰ１８として配列される。
）ランジスタＴＮＬ及びＰＭＯＳトランジスタＴＰＬを
含み、そして、トランジスタＴＮＭ及びＴＰＭと直列に
配列されている。トランジスタＴＮＬ及びＴＰＬは、ス
イッチ５Ｗ１８−１及びＳＷＩ ８−２を作っているト
ランジスタＴＮ１８及びＴＰ１８として配列される。
素子Ｚｌ乃至Ｚ６中のトランジスタＴＮＬのゲートは、
オア・ゲート２２のライン４０を介してデコーダ４２の
出力ライン４０に接続されており、出力ライン４０は、
Ａ２、Ａ１及びＡＯが０にあるときに、ゼロ・レベルに
なって、ストリング１８をノードＭ１及びＭ７から切難
すために、素子Ｚｌ乃至Ｚ６のトランジスタＴＮＬをオ
フにさせる。
オア・ゲート２２のライン４０を介してデコーダ４２の
出力ライン４０に接続されており、出力ライン４０は、
Ａ２、Ａ１及びＡＯが０にあるときに、ゼロ・レベルに
なって、ストリング１８をノードＭ１及びＭ７から切難
すために、素子Ｚｌ乃至Ｚ６のトランジスタＴＮＬをオ
フにさせる。
オア回路２２の出力ライン４１は、素子Ｚｌ乃至Ｚ６中
のインバータＩＮＶに接続され、インバータの出力ライ
ンは、ライン４０がゼロ・レベルにあるとき、トランジ
スタＴＰＬをオフにするために、トランジスタＴＰＬの
ゲートに与えられる。
のインバータＩＮＶに接続され、インバータの出力ライ
ンは、ライン４０がゼロ・レベルにあるとき、トランジ
スタＴＰＬをオフにするために、トランジスタＴＰＬの
ゲートに与えられる。
ＮＭＯＳトランジスタＴＮＬは、ＬＳＢスイッチ「上部
スイッチ」ブロック１２及び「下部スイッチ」１４のＮ
ＭＯＳトランジスタに従わなければならない。
スイッチ」ブロック１２及び「下部スイッチ」１４のＮ
ＭＯＳトランジスタに従わなければならない。
出力スイッチ５Ｗ２２乃至５Ｗ２８は、スイッチ５Ｗ１
８−１及び５Ｗ１８−２と同じ構造を持ち、それらのゲ
ートは、第１図及び第３図に示した論理条件が満足され
たときに活性化されるデコーダ４２のライン４４乃至５
０の出力信号によって制御される。
８−１及び５Ｗ１８−２と同じ構造を持ち、それらのゲ
ートは、第１図及び第３図に示した論理条件が満足され
たときに活性化されるデコーダ４２のライン４４乃至５
０の出力信号によって制御される。
この装置は、オア・ゲート２２の１つの入力にプログラ
ム人力ＰＩがストリング１８をノードＭ１及びＭ７から
切離すようにセットされたとき、Ｎ＝４で７ビツトの精
度を持つＮビットＤＡＣとして使用することが出来る。
ム人力ＰＩがストリング１８をノードＭ１及びＭ７から
切離すようにセットされたとき、Ｎ＝４で７ビツトの精
度を持つＮビットＤＡＣとして使用することが出来る。
プログラム人力ＰＩがストリング１８とノードＭ１及び
Ｍ７の間の接続を与えたとき、ＮビットＤＡＣの分解能
は、第１図に示されたように、Ｐ＝３を持つＰの値に拡
張することが出来る。
Ｍ７の間の接続を与えたとき、ＮビットＤＡＣの分解能
は、第１図に示されたように、Ｐ＝３を持つＰの値に拡
張することが出来る。
分解能は、ストリング２中の抵抗に跨がる電圧を２２＝
４で分割することによって、４倍に拡張することが出来
る。これは、ＬＳＢビット００．０１．１０及び１１の
値に従って制御される出力スイッチ５Ｗ２２．５Ｗ２３
．５Ｗ２５及び５Ｗ２７を介して、ノードＭ１、ノード
Ｍ２、ノードＭ４、またはノードＭ６を出力２０に接続
することによって達成される。
４で分割することによって、４倍に拡張することが出来
る。これは、ＬＳＢビット００．０１．１０及び１１の
値に従って制御される出力スイッチ５Ｗ２２．５Ｗ２３
．５Ｗ２５及び５Ｗ２７を介して、ノードＭ１、ノード
Ｍ２、ノードＭ４、またはノードＭ６を出力２０に接続
することによって達成される。
分解能は、ストリング２の中の選択された抵抗に跨がる
電圧を２つに分割することによって、２倍に拡張するこ
とが出来る。これは、付加ビットの値Ｏまたは１によっ
て制御される出力スイッチ５Ｗ２２及び５Ｗ２５を介し
て、ノードＭ１及びＭ４を出力２０に接続することによ
って達成される。
電圧を２つに分割することによって、２倍に拡張するこ
とが出来る。これは、付加ビットの値Ｏまたは１によっ
て制御される出力スイッチ５Ｗ２２及び５Ｗ２５を介し
て、ノードＭ１及びＭ４を出力２０に接続することによ
って達成される。
また、これは、閉状態にされたとき、選択されたノード
Ｍ１乃至Ｍ７、またはＭ２乃至Ｍ６を短絡するスイッチ
を設けて、必要なときに、５Ｗ２２．５Ｗ２７または５
Ｗ２８を介してアナログ・レベルを取らせることによっ
て達成することが出来る。第２図及び第３図を参照して
説明された技術的思想は、Ｎ及びＰを任意の値に選択す
ることが出来ることを開示している。この場合のＮ及び
Ｐの数値は、既に説明したように、Ｎ＝ｎ＝ｍ＋βで、
ｎは１≦−βくｎを条件とする任意の整数である。
Ｍ１乃至Ｍ７、またはＭ２乃至Ｍ６を短絡するスイッチ
を設けて、必要なときに、５Ｗ２２．５Ｗ２７または５
Ｗ２８を介してアナログ・レベルを取らせることによっ
て達成することが出来る。第２図及び第３図を参照して
説明された技術的思想は、Ｎ及びＰを任意の値に選択す
ることが出来ることを開示している。この場合のＮ及び
Ｐの数値は、既に説明したように、Ｎ＝ｎ＝ｍ＋βで、
ｎは１≦−βくｎを条件とする任意の整数である。
抵抗ストリンク２は、ｘ＝２ｎ個の抵抗Ｒ１乃至Ｒｘを
含んでおり、ＭＳＢスイッチ・ブロック１０は、ｘ＝２
ｎ個のＭＳＢスイッチを含んでおり、ＬＳＢｒ上部スイ
ッチ」ブロック１２及び「下部スイッチ」ブロック１４
は、２４個のスイッチを含んでいる。Ｐを最大の拡張ビ
ット数とした場合、ストリング１８は、２Ｐ−２の素子
を含む、ブロック１６は、２Ｐ−１個の出力スイッチを
含む。
含んでおり、ＭＳＢスイッチ・ブロック１０は、ｘ＝２
ｎ個のＭＳＢスイッチを含んでおり、ＬＳＢｒ上部スイ
ッチ」ブロック１２及び「下部スイッチ」ブロック１４
は、２４個のスイッチを含んでいる。Ｐを最大の拡張ビ
ット数とした場合、ストリング１８は、２Ｐ−２の素子
を含む、ブロック１６は、２Ｐ−１個の出力スイッチを
含む。
β＝Ｏとすると、「上部スイッチ」ブロック１４により
遂行される機能は、閉状態にされたときに、ブロック１
０中のスイッチＳＷ１乃至５ＷＩ６と同じインピーダン
スを呈し、且つスイッチＳＷ１乃至５ＷＩ６と同じ論理
的条件で制御される２ｎ個のスイッチ５Ｗ１−１乃至５
Ｗ１６−１を含むスイッチ構成を介して遂行される。ス
イッチ５Ｗ１−１乃至５Ｗ１６−１は、ノードＭ７に対
して共通に接続された第１端子と、抵抗ストリング２の
タップＮ２乃至Ｎ１６と重複するタップＮ１−２乃至Ｎ
１５−２及び、Ｎ１６−２に接続された第２端子とを持
っている。この場合、ブロック１０中のスイッチがＮＭ
Ｏ８及びＰＭＯ５）ランジスタで作られているとき、抵
抗素子Ｚｌ乃至Ｚ６は、ブロック１０中のＮＭＯ５また
は、ＰＭＯＳトランジスタをコピーしたＮＭ＜）Ｓまた
は、ＰＭＯＳトランジスタ、ＴＮＭ及びＴＰＭを含む。
遂行される機能は、閉状態にされたときに、ブロック１
０中のスイッチＳＷ１乃至５ＷＩ６と同じインピーダン
スを呈し、且つスイッチＳＷ１乃至５ＷＩ６と同じ論理
的条件で制御される２ｎ個のスイッチ５Ｗ１−１乃至５
Ｗ１６−１を含むスイッチ構成を介して遂行される。ス
イッチ５Ｗ１−１乃至５Ｗ１６−１は、ノードＭ７に対
して共通に接続された第１端子と、抵抗ストリング２の
タップＮ２乃至Ｎ１６と重複するタップＮ１−２乃至Ｎ
１５−２及び、Ｎ１６−２に接続された第２端子とを持
っている。この場合、ブロック１０中のスイッチがＮＭ
Ｏ８及びＰＭＯ５）ランジスタで作られているとき、抵
抗素子Ｚｌ乃至Ｚ６は、ブロック１０中のＮＭＯ５また
は、ＰＭＯＳトランジスタをコピーしたＮＭ＜）Ｓまた
は、ＰＭＯＳトランジスタ、ＴＮＭ及びＴＰＭを含む。
何れの場合でも、Ｎを８とし、Ｐを４とした場合、４個
のＬＳＢビットを低位に保つことによるか、またはプロ
グラムされた入力をセットするかによって１２ビツトの
精度を有する１２ビット分解能のＤＡＣか、または１２
ビツトの精度を有する８ピツト分解能のＤＡＣを作るこ
とが出来、あるいは、出力スイッチの選択を制御するこ
とによって１２ビット精度の１０ビット分解能ＤＡＣを
作ることが出来る。
のＬＳＢビットを低位に保つことによるか、またはプロ
グラムされた入力をセットするかによって１２ビツトの
精度を有する１２ビット分解能のＤＡＣか、または１２
ビツトの精度を有する８ピツト分解能のＤＡＣを作るこ
とが出来、あるいは、出力スイッチの選択を制御するこ
とによって１２ビット精度の１０ビット分解能ＤＡＣを
作ることが出来る。
Ｆ９発明の効果
上述したように、本発明は、Ｎ個の入力と１個の出力を
持つＤＡＣを、（Ｎ＋Ｐ ）個のデジタル入力端子を有
する（Ｎ＋Ｐ）ビット精度のＤＡＣに拡張することによ
り、分解能を高めたＤＡＣを提供する。
持つＤＡＣを、（Ｎ＋Ｐ ）個のデジタル入力端子を有
する（Ｎ＋Ｐ）ビット精度のＤＡＣに拡張することによ
り、分解能を高めたＤＡＣを提供する。
第１図は本発明に従って第４図に示したＤＡＣの変換能
力を４ピツトから７ビツトに拡張したＤＡＣを示す図、
第２図は第１図のブロック１０１１２．１４、及び１６
中のスイッチ配列と抵抗素子Ｚｌ乃至Ｚ６の細部を示す
図、第３図はＮビットＤＡＣがＬＳＢブロック１２を含
まないときに、本発明に従った装置の動作を説明するた
めの図、第４図は通常の４ビツトＤＡＣを示す図である
。 ｖｌ、Ｖ２・・・・電圧源、２．１８・・・・第１の抵
抗ストリング、８・・・・出力アンプ、９・・・・出力
端子、１０・・・・ＭＳＢスイッチ・ブロック、１２・
・・・ＬＳＢｒ下部スイッチ」ブロック、１６・・・・
ＬＳＢｒ上部スイッチ」ブロック、１８・・・・第２の
抵抗ストリング。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗（外１
名）
力を４ピツトから７ビツトに拡張したＤＡＣを示す図、
第２図は第１図のブロック１０１１２．１４、及び１６
中のスイッチ配列と抵抗素子Ｚｌ乃至Ｚ６の細部を示す
図、第３図はＮビットＤＡＣがＬＳＢブロック１２を含
まないときに、本発明に従った装置の動作を説明するた
めの図、第４図は通常の４ビツトＤＡＣを示す図である
。 ｖｌ、Ｖ２・・・・電圧源、２．１８・・・・第１の抵
抗ストリング、８・・・・出力アンプ、９・・・・出力
端子、１０・・・・ＭＳＢスイッチ・ブロック、１２・
・・・ＬＳＢｒ下部スイッチ」ブロック、１６・・・・
ＬＳＢｒ上部スイッチ」ブロック、１８・・・・第２の
抵抗ストリング。 出 願 人 インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代 理 人 弁理士 山 本 仁 朗（外１
名）
Claims (1)
- 【特許請求の範囲】 （Ｎ＋Ｐ）ビット・ワードを、（Ｎ＋Ｐ）ビット・デジ
タル・アナログ・コンバータの出力に発生されるアナロ
グ電圧に変換するために、Ｎ個の入力（Ａ６．．．Ａ３
）と１個の出力（７）を持つＮビット・デジタル・アナ
ログ・コンバータの分解能を、第１または第２バイナリ
値（０または１）にセットされる（Ｎ＋Ｐ）個のデジタ
ル入力（Ａ６．．．Ａ０）と、１個の出力とを持つデジ
タル・アナログ・コンバータの分解能に高めるべく、Ｎ
ビット・デジタル・アナログ・コンバータは、第１のタ
ップと第２のタップを有する２＾Ｎ個の抵抗素子（Ｒ１
乃至Ｒ１６）で構成される第１の抵抗ストリング（２）
を含むことと、この第１の抵抗ストリングは、第１の電
圧（Ｖ１）に接続された第１の端子と、第２の電圧（Ｖ
２）に接続された第２の端子との間に直列に接続されて
いることと、少なくとも２＾Ｎ個のスイッチ（１０、１
２）を持つ第１のスイッチの組を含むことと、上記の抵
抗素子のうちの選択された第１のタップとＮビット・デ
ジタル・アナログ・コンバータの出力との間に第１導電
路を設定するために、上記スイッチの各々は、抵抗素子
とＮビット・デジタル・アナログ・コンバータの出力と
の間に接続され、且つＮ個のデジタル入力値の組合せに
応答することとで構成されている装置であつて、 （ａ）Ｎビット・デジタル・アナログ・コンバータの出
力に接続される少なくとも２＾Ｐ−２個の抵抗素子（Ｚ
１乃至Ｚ６）を含む第２の抵抗ストリング（１８）を持
ち、且つこれらの抵抗素子は、第１及び第２のタップを
持つことと、 （ｂ）第２の組のスイッチ（１４、１６）の各スイッチ
は、これらの抵抗素子の第２のタップと第２のノードと
の間に装着され、そして、上記の第２のノード（Ｍ７）
と上記の抵抗素子（Ｒ１乃至Ｒ１６）の選択された第２
のタップとの間に第２導電路を設定するために、第１の
スイッチの組と同じＮ個のデジタル入力値の組合せに応
答することと、 （ｃ）第１のノード及び第２のノード（Ｍ１、Ｍ７）か
ら第２の抵抗ストリングを切離すために、Ｐ個のビット
の特別の組合せに応答し、そして、上記のＰ個のビット
が第１の値にセットされたとき、Ｎビット・デジタル・
アナログ・コンバータの出力に発生される電圧を（Ｎ＋
Ｐ）ビット・デジタル・アナログ・コンバータに与える
手段を含むことを特徴とする、 デジタル・アナログ・コンバータ用分解能拡張装置。
Applications Claiming Priority (2)
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| EP87480013.9 | 1987-10-09 | ||
| EP87480013A EP0310728B1 (en) | 1987-10-09 | 1987-10-09 | Device for extending the resolution of a n-bit resistive digital to analog converter to a (n+p)-bit digital to analog |
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| JPH0197020A true JPH0197020A (ja) | 1989-04-14 |
| JPH0320933B2 JPH0320933B2 (ja) | 1991-03-20 |
Family
ID=8198326
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|---|---|---|---|
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