JPS63156427A - デコ−ド回路 - Google Patents
デコ−ド回路Info
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- JPS63156427A JPS63156427A JP61304568A JP30456886A JPS63156427A JP S63156427 A JPS63156427 A JP S63156427A JP 61304568 A JP61304568 A JP 61304568A JP 30456886 A JP30456886 A JP 30456886A JP S63156427 A JPS63156427 A JP S63156427A
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- JP
- Japan
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- circuit
- input
- transmission gates
- turned
- gate
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 33
- 239000011159 matrix material Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
- H03M7/165—Conversion to or from thermometric code
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明のデコーダ回路は、複数のCMOSトランスミッ
シ、ンゲートをマトリックス状に配列し、また隣接する
該トランスミッションゲートの入出力を互いに接続して
おり、更にコード化されたある特定の入力値に対応しで
ある行を41H&するトランスミッションゲートのすべ
てが同時にオフするように各トランスミッションゲート
のゲート入力を結線している。これによりコード入力の
解読と論理出力“0″と′1”の振り分けとを同時に行
なうことができるので、回路を構成するトランジスタを
従来の回路に比べ減らすことができる。
シ、ンゲートをマトリックス状に配列し、また隣接する
該トランスミッションゲートの入出力を互いに接続して
おり、更にコード化されたある特定の入力値に対応しで
ある行を41H&するトランスミッションゲートのすべ
てが同時にオフするように各トランスミッションゲート
のゲート入力を結線している。これによりコード入力の
解読と論理出力“0″と′1”の振り分けとを同時に行
なうことができるので、回路を構成するトランジスタを
従来の回路に比べ減らすことができる。
本発明はデコード回路に関するものであり、更に詳しく
言えばコード入力に対応して複数の出力をO”側とl″
側の2つに振り分けるデコード回路に関するものである
。
言えばコード入力に対応して複数の出力をO”側とl″
側の2つに振り分けるデコード回路に関するものである
。
第3VAは従来例に係るデコード回路の回路図であり、
4つの2人力NAND回路3〜6からなるデコード部l
と、インバータ7.2人力NAND回路8.3人力NA
ND回路9.4人力HAND回路10からなる振り分は
部2とを有している。
4つの2人力NAND回路3〜6からなるデコード部l
と、インバータ7.2人力NAND回路8.3人力NA
ND回路9.4人力HAND回路10からなる振り分は
部2とを有している。
この回路の動作を第4図を参照しながら説明する。まず
Co入力とCI大入力共に0″のとき、デコード部lの
2人力NAND回路6の出力のみ“0”レベルとなる。
Co入力とCI大入力共に0″のとき、デコード部lの
2人力NAND回路6の出力のみ“0”レベルとなる。
これにより振り分は部2の4人力NAND回路lOの出
力Q4のみが“1”レベルとなり、残りの出力Qo ”
Q3は“O″レベルなる。
力Q4のみが“1”レベルとなり、残りの出力Qo ”
Q3は“O″レベルなる。
次いでCo入力が“l”レベル、CI大入力“O”レベ
ルのとき、デコード部lの2人力HAND回路5の出力
のみ“O”レベルとなる。
ルのとき、デコード部lの2人力HAND回路5の出力
のみ“O”レベルとなる。
これにより振り分は部2の4人力NAND回路lOの出
力Q4および3人力NAND回路9の出力Q3が“1″
レベルとなり、出力Q+ とQ2が″0″レベルとなる
。
力Q4および3人力NAND回路9の出力Q3が“1″
レベルとなり、出力Q+ とQ2が″0″レベルとなる
。
同様に、Co入力が“O″レベルCI大入力“l”レベ
ルのとき、出力Q2〜Q4が“1″レベル、Qo、Q+
が“θ″レベルなる。またCo入力が“1”レベル、C
I大入力“1″ルベルのとき、出力Q1〜Q4が“1″
レベル。
ルのとき、出力Q2〜Q4が“1″レベル、Qo、Q+
が“θ″レベルなる。またCo入力が“1”レベル、C
I大入力“1″ルベルのとき、出力Q1〜Q4が“1″
レベル。
Qoが“0”レベルとなる。
このように、第3図の回路によればCOとC1に入力す
るコード入力に対応して、出力Qo =Qs t″O″
O″レベルルベルに2分することができる しかしこの回路の構成によれば、振り分は部2に多大力
NAND回路を必要とするので、実際に半導体装置で形
成する場合には不適当である。
るコード入力に対応して、出力Qo =Qs t″O″
O″レベルルベルに2分することができる しかしこの回路の構成によれば、振り分は部2に多大力
NAND回路を必要とするので、実際に半導体装置で形
成する場合には不適当である。
第5図はこの問題点を解決する別の従来例のデコード回
路の回路図であり、振り分は部2はインバータとトラン
スミッションゲートとによって構成されている。この回
路によれば第3図の回路と異なり、多久力NAND回路
を含まないので、半導体装置として形成する場合も容易
である。
路の回路図であり、振り分は部2はインバータとトラン
スミッションゲートとによって構成されている。この回
路によれば第3図の回路と異なり、多久力NAND回路
を含まないので、半導体装置として形成する場合も容易
である。
ところでこの回路によれば、1出力(Q)に対して、1
つの2人力NAND回路、1つのインバータおよび1つ
のトランスミッションゲートヲ必要としている0回路規
模の大きなデコード回路を半導体装置によって作成する
とき、これらを構成するトランジスタ数は出来るだけ少
ないことが望ましい。
つの2人力NAND回路、1つのインバータおよび1つ
のトランスミッションゲートヲ必要としている0回路規
模の大きなデコード回路を半導体装置によって作成する
とき、これらを構成するトランジスタ数は出来るだけ少
ないことが望ましい。
本発明はかかる点に着目して創作されたものであり、構
成トランジスタの数を少、象°くすることが可山なデコ
ード回路の提供を目的とする。
成トランジスタの数を少、象°くすることが可山なデコ
ード回路の提供を目的とする。
本発明のデコード回路はm行n列のマトリックス状に配
置されたCMO5)ランスミッションゲートからなり、
かつ該トランスミッシまンゲートの隣接する入出力端子
が互いに接続され、また該両端の入出力端子がそれぞれ
高電圧電源と低電圧電源に接続され、更に行を構成する
n個のトランスミッションゲートがn入力のコード化さ
れたある特定の入カイ1に対応して同時にオフするよう
に各トランスミッションゲートのゲート入力が結線され
ていることを特徴とする。
置されたCMO5)ランスミッションゲートからなり、
かつ該トランスミッシまンゲートの隣接する入出力端子
が互いに接続され、また該両端の入出力端子がそれぞれ
高電圧電源と低電圧電源に接続され、更に行を構成する
n個のトランスミッションゲートがn入力のコード化さ
れたある特定の入カイ1に対応して同時にオフするよう
に各トランスミッションゲートのゲート入力が結線され
ていることを特徴とする。
ある特定のコード人力が入力すると、これに対応付けら
れて配列された特定の行のトランスミッションゲートが
すべてオフする。これにより該特定の行よりも高電圧電
源側の出力はすべて高電圧レベルとなり、一方、該特定
の行よりも低電圧電源側の出力がすべて低電圧レベルと
なる。
れて配列された特定の行のトランスミッションゲートが
すべてオフする。これにより該特定の行よりも高電圧電
源側の出力はすべて高電圧レベルとなり、一方、該特定
の行よりも低電圧電源側の出力がすべて低電圧レベルと
なる。
次に図を参照しながら本発明の実施例について説明する
。第1図は本発明の実施例に係るデコード回路の回路図
であるe co 、CI はコード化された入力信号
が入力する端子であり、Qo〜Q4はこの入力信号状態
に対応して“O“レベル側とl”レベル側とに2分され
た出力信号を出力する出力端子である。
。第1図は本発明の実施例に係るデコード回路の回路図
であるe co 、CI はコード化された入力信号
が入力する端子であり、Qo〜Q4はこの入力信号状態
に対応して“O“レベル側とl”レベル側とに2分され
た出力信号を出力する出力端子である。
またT口+ TI2 、 T2+ 、 T22 、 T
31 、 T32 。
31 、 T32 。
Ts+、Ta2は、それぞれPチャネルMO3)ランジ
スタとNチャネルMOSトランジスタを並列接続してな
るトランスミッションゲートで、マトリックス状に配列
されている。そしてT41とT s 2はCG =“O
” 、CI =MO”のとき同時にオフになり、T31
とT32はCO=“1″、CI=″O″のとき同時オフ
になり、T21とT22はCo =“o”、cl=“1
”のとき同時にオフになり、TlとTl2はCO=“1
″、C1=“1”のとき同時にオフとなるように結線さ
れている。
スタとNチャネルMOSトランジスタを並列接続してな
るトランスミッションゲートで、マトリックス状に配列
されている。そしてT41とT s 2はCG =“O
” 、CI =MO”のとき同時にオフになり、T31
とT32はCO=“1″、CI=″O″のとき同時オフ
になり、T21とT22はCo =“o”、cl=“1
”のとき同時にオフになり、TlとTl2はCO=“1
″、C1=“1”のとき同時にオフとなるように結線さ
れている。
次に第2図の出力状態図を参照しながら本発明の実施例
回路の動作について説明する。まずCo =″O″
、C1=“ONのとき、T41とT42(4行目のトラ
ンスミッションゲート)が同時にオフする。しかし他の
行のトランスミッションゲートは同時にオフにならない
、このためQ4 =“1″、QO”Q3=″0”となる
。
回路の動作について説明する。まずCo =″O″
、C1=“ONのとき、T41とT42(4行目のトラ
ンスミッションゲート)が同時にオフする。しかし他の
行のトランスミッションゲートは同時にオフにならない
、このためQ4 =“1″、QO”Q3=″0”となる
。
次にCo =“1”、CI=“O”のとき。
T 3 +とT32(3行目トランスミッションゲート
)が同時にオフする。しかし他の行のトランスミッショ
ンゲートはいずれかがオン状態になっている。このため
Q4 =Q3 =“l”、Q2〜Q口=“ONとなる。
)が同時にオフする。しかし他の行のトランスミッショ
ンゲートはいずれかがオン状態になっている。このため
Q4 =Q3 =“l”、Q2〜Q口=“ONとなる。
またCo =“O”、C1=“l”のとき、T21と7
22(2行[1のトランスミッションゲート)が同時に
オフする。このためQ4〜Q2 =″l ” 、Q+
+ Qo =“ONとなる。
22(2行[1のトランスミッションゲート)が同時に
オフする。このためQ4〜Q2 =″l ” 、Q+
+ Qo =“ONとなる。
そしてCO= l″ 、CI= “1″のと・きT11
とTl2(1行目のトランスミッションゲート)が同時
にオフする。このためQ4〜Q+=“l”、Qo=“θ
″′となる。
とTl2(1行目のトランスミッションゲート)が同時
にオフする。このためQ4〜Q+=“l”、Qo=“θ
″′となる。
このように本発明の実施例回路によれば、特定のコード
入力に対応付けられ、ある行のトランスミッションゲー
トのみが同時にオフするように配線されているので、デ
コード機f駈と振り分は機能とを兼用することが可能で
ある。このためデコード回路を構成するトランジスタの
数を減らすことができ、例えば実施例回路と第5図の従
来例回路とを比較すると、l出力(Q)当り、1つの2
人力HAND回路分のトランジスタを減らすことができ
る。
入力に対応付けられ、ある行のトランスミッションゲー
トのみが同時にオフするように配線されているので、デ
コード機f駈と振り分は機能とを兼用することが可能で
ある。このためデコード回路を構成するトランジスタの
数を減らすことができ、例えば実施例回路と第5図の従
来例回路とを比較すると、l出力(Q)当り、1つの2
人力HAND回路分のトランジスタを減らすことができ
る。
なお実施例では2ビツトのデジタル信号入力(Co、C
I)の場合について説明したが、多数ビットのデジタル
信号入力についても適用できる。
I)の場合について説明したが、多数ビットのデジタル
信号入力についても適用できる。
また実施例では2進数のデジタル入力信号に対応付けて
トランスミッションゲートのゲート入力を配線したが、
種々の入力信号に対応付けてトランスミッションゲート
のゲート入力を配線することが町f1であることは勿論
である。
トランスミッションゲートのゲート入力を配線したが、
種々の入力信号に対応付けてトランスミッションゲート
のゲート入力を配線することが町f1であることは勿論
である。
以上説明したように1本発明のデコード回路は、デコー
ド機能と振り分は機11とを兼用するようにトランスミ
ッションゲートのゲート入力を配線しているので、従来
よりデコード回路を構成するトランジスタの数を減少さ
せることが可f@となる。これにより集植回路半導体装
置の一層の高密度化が可f駈となる。
ド機能と振り分は機11とを兼用するようにトランスミ
ッションゲートのゲート入力を配線しているので、従来
よりデコード回路を構成するトランジスタの数を減少さ
せることが可f@となる。これにより集植回路半導体装
置の一層の高密度化が可f駈となる。
第1図の本発明の実施例に係るデコード回路の回路図、
第2図は第1図の回路の動作を説明するための出力状1
8図、 第3図は従来例のデコード回路の回路図、第4図は第3
図のデコード回路の動作を説明するための出力状態図、 第5図は別の従来例のデコード回路の回路図である。 (符号の説明) l・・・デコード部、 2・・・振り分は部。 3〜6.8・・・2人力NAND回路。 7・・・インバータ。 9・・・3人力NAND回路。 lO・・・4人力NAND回路、 7口、Tl2.T21+T22.T31.T12.T4
1゜T s 2・・・CMO3)ランスミッションケー
ト。 代理人弁理士 井桁 貞−パ、゛: ゛1.〜 ぐ 哨 C%J F 。
8図、 第3図は従来例のデコード回路の回路図、第4図は第3
図のデコード回路の動作を説明するための出力状態図、 第5図は別の従来例のデコード回路の回路図である。 (符号の説明) l・・・デコード部、 2・・・振り分は部。 3〜6.8・・・2人力NAND回路。 7・・・インバータ。 9・・・3人力NAND回路。 lO・・・4人力NAND回路、 7口、Tl2.T21+T22.T31.T12.T4
1゜T s 2・・・CMO3)ランスミッションケー
ト。 代理人弁理士 井桁 貞−パ、゛: ゛1.〜 ぐ 哨 C%J F 。
Claims (1)
- m行n列のマトリックス状に配置されたトランスミッ
ションゲートからなり、かつ該トランスミッションゲー
トの隣接する入出力端子が互いに接続され、また該両端
の入出力端子がそれぞれ高電圧電源と低電圧電源に接続
され、更に行を構成するn個のトランスミッションゲー
トがn入力のコード化されたある特定の入力値に対応し
て同時にオフするように各トランスミッションゲートの
ゲート入力が結線されていることを特徴とするデコード
回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61304568A JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
US07/122,088 US4866305A (en) | 1986-12-19 | 1987-11-17 | Multiple-input multiple-output decoding circuit |
EP87402658A EP0272179A3 (en) | 1986-12-19 | 1987-11-24 | Decoding circuit |
KR8713240A KR900008055B1 (en) | 1986-12-19 | 1987-11-24 | Decoding circuitry |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61304568A JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63156427A true JPS63156427A (ja) | 1988-06-29 |
Family
ID=17934559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61304568A Pending JPS63156427A (ja) | 1986-12-19 | 1986-12-19 | デコ−ド回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4866305A (ja) |
EP (1) | EP0272179A3 (ja) |
JP (1) | JPS63156427A (ja) |
KR (1) | KR900008055B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4329678A1 (de) * | 1992-09-03 | 1994-03-10 | Mitsubishi Electric Corp | Codeumsetzer-Schaltung |
JPH0685686A (ja) * | 1992-02-18 | 1994-03-25 | Hyundai Electron Ind Co Ltd | デコーディング回路 |
DE4429096A1 (de) * | 1993-08-25 | 1995-03-09 | Mitsubishi Electric Corp | Code-Umsetzer |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0351157B1 (en) * | 1988-07-12 | 1995-11-22 | Sony Corporation | Semiconductor integrated circuits |
JPH02166826A (ja) * | 1988-12-20 | 1990-06-27 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
US5039883A (en) * | 1990-02-21 | 1991-08-13 | Nec Electronics Inc. | Dual input universal logic structure |
EP0713294A1 (en) * | 1994-11-18 | 1996-05-22 | STMicroelectronics S.r.l. | Decoder with reduced architecture |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
JPS506300A (ja) * | 1973-05-17 | 1975-01-22 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL7612223A (nl) * | 1976-11-04 | 1978-05-08 | Philips Nv | Geintegreerde schakeling. |
JPS5597734A (en) * | 1979-01-19 | 1980-07-25 | Toshiba Corp | Logic circuit |
JPS6018892A (ja) * | 1983-07-12 | 1985-01-30 | Sharp Corp | 半導体デコ−ダ回路 |
JPS60110035A (ja) * | 1983-11-18 | 1985-06-15 | Nec Corp | シフトビット数制御回路 |
JPS60198922A (ja) * | 1984-03-21 | 1985-10-08 | Sharp Corp | Mosfet回路 |
US4607176A (en) * | 1984-08-22 | 1986-08-19 | The United States Of America As Represented By The Secretary Of The Air Force | Tally cell circuit |
US4617477A (en) * | 1985-05-21 | 1986-10-14 | At&T Bell Laboratories | Symmetrical output complementary buffer |
US4710649A (en) * | 1986-04-11 | 1987-12-01 | Raytheon Company | Transmission-gate structured logic circuits |
-
1986
- 1986-12-19 JP JP61304568A patent/JPS63156427A/ja active Pending
-
1987
- 1987-11-17 US US07/122,088 patent/US4866305A/en not_active Expired - Fee Related
- 1987-11-24 KR KR8713240A patent/KR900008055B1/ko not_active IP Right Cessation
- 1987-11-24 EP EP87402658A patent/EP0272179A3/en not_active Ceased
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
JPS506300A (ja) * | 1973-05-17 | 1975-01-22 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0685686A (ja) * | 1992-02-18 | 1994-03-25 | Hyundai Electron Ind Co Ltd | デコーディング回路 |
DE4329678A1 (de) * | 1992-09-03 | 1994-03-10 | Mitsubishi Electric Corp | Codeumsetzer-Schaltung |
DE4429096A1 (de) * | 1993-08-25 | 1995-03-09 | Mitsubishi Electric Corp | Code-Umsetzer |
US5557270A (en) * | 1993-08-25 | 1996-09-17 | Mitsubishi Denki Kabushiki Kaisha | Dual conversion decoder |
Also Published As
Publication number | Publication date |
---|---|
KR900008055B1 (en) | 1990-10-31 |
EP0272179A3 (en) | 1990-07-04 |
US4866305A (en) | 1989-09-12 |
EP0272179A2 (en) | 1988-06-22 |
KR880008545A (ko) | 1988-08-31 |
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