JP2004056463A - Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 - Google Patents
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Abstract
【課題】タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできる複数段階のＤ／Ａコンバータ回路を提供する。
【解決手段】比較器４は、初段Ｄ／Ａコンバータ１が上位ｍビットのデジタルデータに応じて生成する基準電圧ＶＨ ・ＶＬ の電圧レベルを比較し、比較信号ＣＳを出力する。反転器５は比較信号ＣＳから基準電圧ＶＨ の方が高いと判定したときは下位ｎビットのデジタルデータをそのまま出力し、低いと判定したときは反転して出力する。次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は基準電圧ＶＨ ・ＶＬ を切り替えるスイッチを反転器５からのデジタルデータで動作させ、デジタル入力データＤｉｎに対応するアナログ出力電圧値を出力する。
【選択図】 図１
【解決手段】比較器４は、初段Ｄ／Ａコンバータ１が上位ｍビットのデジタルデータに応じて生成する基準電圧ＶＨ ・ＶＬ の電圧レベルを比較し、比較信号ＣＳを出力する。反転器５は比較信号ＣＳから基準電圧ＶＨ の方が高いと判定したときは下位ｎビットのデジタルデータをそのまま出力し、低いと判定したときは反転して出力する。次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は基準電圧ＶＨ ・ＶＬ を切り替えるスイッチを反転器５からのデジタルデータで動作させ、デジタル入力データＤｉｎに対応するアナログ出力電圧値を出力する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力されるデジタル信号をアナログ信号に変換するＲ−２Ｒラダー抵抗網を用いたＤ／Ａコンバータ回路に関し、特に２段階のＤ／Ａ変換処理にて分解能向上を図る２段階Ｄ／Ａコンバータ回路に関するものである。
【０００２】
【従来の技術】
Ｒ−２Ｒラダー抵抗網からなるＤ／Ａ（デジタルーアナログ）コンバータは、デジタル入力信号をアナログ信号に変換して出力する回路で、例えば図８に示すＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０のように、抵抗値がＲ、２Ｒ（ＲとＲとの直列抵抗値）の抵抗から成る抵抗網７１と、この抵抗網７１に接続されたスイッチ群７３と、オフセットレベル制御抵抗７２とから構成される。図８では、スイッチ群７３を構成するスイッチＳＷ３・ＳＷ４・ＳＷ５にそれぞれ、デジタル入力信号Ｄ３・Ｄ４・Ｄ５が入力される３ビットの例が示されている。デジタル入力信号Ｄ３はＭＳＢであり、デジタル入力信号Ｄ５はＬＳＢである。オフセットレベル制御抵抗７２の一端はオフセット端子ＯＦＦＣＲとなっている。
【０００３】
Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０の動作原理を、図８を用いてより具体的に説明する。スイッチ群７３のスイッチＳＷ３〜ＳＷ５は、対応するデジタル入力がＨＩＧＨであるときにＶｄｄを、ＬＯＷであるときにＧｎｄを抵抗網７１に入力するように切り替わる。デジタル入力信号Ｄ３〜Ｄ５の入力によって、アナログ出力電圧Ａｏｕｔは、
Ａｏｕｔ＝ ｛（Ｄ３×２２ 十Ｄ４×２１ 十Ｄ５×２０ ）／２３ ｝Ｖｄｄ＋ オフセット
と表現できる。ここで、Ｄｎ（ｎ＝３，４，５）は０または１（デジタル入力コードによる）である。オフセットは、オフセット端子ＯＦＦＣＲに入力される電圧によって変動する。
【０００４】
図９（ａ）に示すように、オフセット端子ＯＦＦＣＲにＧｎｄを入力したときにはアナログ出力はＧｎｄ〜（Ｖｄｄ−１ＬＳＢ）となり、図９（ｂ）に示すように、オフセット端子ＯＦＦＣＲにＶｄｄを入力したときのアナログ出力は（Ｇｎｄ＋１ＬＳＢ）〜Ｖｄｄとなる。また、図９（ｃ）に示すように、オフセット端子ＯＦＦＣＲにＧｎｄとＶｄｄとの中間値の電圧を入力したときのアナログ出力は図８（ａ）および（ｂ）の中間の値をとる。
【０００５】
このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０は、Ｒと２Ｒとの比が正確に１：２のときに上式のアナログ出力Ａｏｕｔを出力するが、図８からも明らかなように実際はスイッチＳＷ３〜ＳＷ５のオン抵抗により、２Ｒ側が２Ｒ＋α（αはスイッチのオン抵抗）であり、特開平０１−０４２９２４号公報、特開平０２−０１３０１４号公報、特開平０２−２０２２２７号公報や特開平０４−１３８７２５号公報などに開示されている内容では、Ｒ側にも常時オンのスイッチを入れて、Ｒ側と２Ｒ側との１：２の比を補償している。また２Ｒ側の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作りこみ、１：２の比を補償することも可能である。また、特開平３−７７４３０号公報では、オフセットレベル制御抵抗の入力端子に入力される電圧を、２Ｒ側の入力端子に入力される上限電圧と下限電圧とに切り替えることにより、抵抗素子の高精度化を図らずに高分解能および高精度のＤ／Ａコンバータを実現している。
【０００６】
また、このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータは、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータ７０からも分かるように、デジタル入力信号のビット数ｎに対する必要なユニット抵抗Ｒの数は３ｎ＋１と計算される。従って、バイナリ抵抗型Ｄ／Ａコンバータ（ビット数ｎに対してユニット抵抗数２ｎ −１）に比べて抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶対値ではなく比精度を確保するだけで高性能のＤ／Ａコンバータを構成できるため、ＩＣ化に有利な方式である。
【０００７】
しかしながら、上記Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータでのラダー抵抗網に用いられる抵抗間の比精度はトリミング無しで０．０５％程度までしか得られないため、１０ビット以上のＤ／ＡコンバータをＲ−２Ｒ抵抗ラダー網のみで構成するのは困難である。
【０００８】
コストのかかるトリミングをせずに分解能を上げるには、図１０に示す２段階Ｄ／Ａコンバータ回路９０のようにＤ／Ａ変換を２段階（一般に複数段でよい）で処理する方法がある。２段階Ｄ／Ａコンバータ回路９０は、初段Ｄ／Ａコンバータ９１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２、ラッチ回路９３、および基準電圧発生回路９４を備えている。２段階処理の最初のＤ／Ａ変換処理を行う初段Ｄ／Ａコンバータ９１には、クロック信号ＣＫに従ってラッチ回路９３によってラッチが行われたデジタル入力データＤｉｎの上位ｍビットのデジタル入力が行われる。初段Ｄ／Ａコンバータ９１では、上位ｍビットに応じたアナログ出力電圧と上記上位ｍビットに１を加えたデジタル入力に応じたアナログ出力電圧を、基準電圧発生回路９４から入力される基準電圧ＶＨ・ＶＬを用いてそれぞれ基準電圧ＶＬ 、基準電圧ＶＨ として出力する。
【０００９】
２段階処理の次のＤ／Ａ変換処理を行う次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、クロック信号ＣＫに従ってラッチ回路９３によってラッチが行われたデジタル入力データＤｉｎの下位ｎビットのデジタル入力が行われる。次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２では、初段Ｄ／Ａコンバータ９１から入力される基準電圧ＶＬ ・ＶＨ と下位ｎビットとからデジタル入力データＤｉｎの最終的なアナログ信号Ａｏｕｔを生成して出力する。この次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、前述した図８に示すようなＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータが用いられ、図８におけるＶｄｄを基準電圧ＶＨＨ、ＧＮＤを基準電圧ＶＬＬとすることができる。
【００１０】
また、初段Ｄ／Ａコンバータ９１の例として、図１１に示す抵抗ストリング型（電圧ポテンショメータ型とも呼ばれる）Ｄ／Ａコンバータ９１ａを用いる。図１１ではデジタル入力データＤｉｎの上位ビットが３ビットで８段階の例を示してある。抵抗ストリング型Ｄ／Ａコンバータ９１ａは、抵抗ストリング１０１、基準電圧スイッチ１０２・１０３、上限基準電圧ＶＨＨバッファアンプ１０４、および下限基準電圧ＶＬＬバッファアンプ１０５を備えている。
【００１１】
抵抗ストリング１０１は抵抗ｒ０〜ｒ７が直列に接続された分圧回路であり、抵抗ｒ０側の一端に基準電圧ＶＨが、抵抗ｒ７側の一端に基準電圧ＶＬがそれぞれ入力される。基準電圧スイッチ１０２はスイッチＳＨ０〜ＳＨ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の基準電圧ＶＨ入力側一端の電圧を上限基準電圧ＶＨＨバッファアンプ１０４に入力するためのスイッチである。基準電圧スイッチ１０３はスイッチＳＬ０〜ＳＬ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の基準電圧ＶＬ入力側一端の電圧を下限基準電圧ＶＬＬバッファアンプ１０５に入力するためのスイッチである。各スイッチは、図１１には図示しないが図１０に図示した初段Ｄ／Ａコンバータ９１の内部のデコーダによる上位３ビットのデコード結果に応じた制御信号で開閉される。
【００１２】
上限基準電圧ＶＨＨバッファアンプ１０４は基準電圧スイッチ１０２のいずれかのスイッチを介して入力される電圧を上限基準電圧ＶＨＨとして出力する。下限基準電圧ＶＬＬバッファアンプ１０５は基準電圧スイッチ１０３のいずれかのスイッチを介して入力される電圧を下限基準電圧ＶＬＬとして出力する。
【００１３】
上記の構成の抵抗ストリング型Ｄ／Ａコンバータ９１ａでは、例えば、デジタル入力データＤｉｎの上位３ビットが「１１１」であるときには抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０をオンにして上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとして出力する。また、上位３ビットが「１１０」であるときには抵抗ｒ１の両端の各電圧をスイッチＳＨ１およびＳＬ１をオンにして上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとして出力する。以下、上位３ビットの「０００」までをデジタル入力に応じてスイッチを操作することにより基準電圧ＶＨ ・ＶＬ としての上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとが出力される。
【００１４】
但し、ここで用いられる上限基準電圧ＶＨＨバッファアンプ１０４および下限基準電圧ＶＬＬバッファアンプ１０５の出力電圧には、通常、バッファアンプの入力トランジスタのバラツキに起因するオフセットが存在するため、図１２に示すように初段Ｄ／Ａコンバータ９１ａでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点が発生する可能性がある。従って、単調性および連続性を必須とする用途では、図１３のようにスイッチの接続を工夫した抵抗ストリング型Ｄ／Ａコンバータ９１ｂが用いられる。
【００１５】
図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ１１２、基準電圧ＶＨ バッファアンプ１１３、および基準電圧ＶＬ バッファアンプ１１４を備えている。抵抗ストリング１１１は図１１の抵抗ストリング１０１と同じ構成である。基準電圧スイッチ１１２はスイッチＳＨ０〜ＳＨ７およびスイッチＳＬ０〜ＳＬ７を備えており、スイッチＳＬｋとスイッチＳＨ（ｋ＋１）（ｋ＝０，１，２，…６）とを同じスイッチが兼ねている。スイッチＳＨ０・ＳＨ２（ＳＬ１）・ＳＨ４（ＳＬ３）・ＳＨ６（ＳＬ５）の各スイッチは順に抵抗ｒ０・ｒ２・ｒ４・ｒ６の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶＨ バッファアンプ１１３に入力するためのスイッチであり、スイッチＳＬ７は抵抗ｒ７の基準電圧ＶＬ入力側一端の電圧を基準電圧ＶＨ バッファアンプ１１３に入力するためのスイッチである。スイッチＳＨ１（ＳＬ０）・ＳＨ３（ＳＬ４）・ＳＨ５（ＳＬ４）・ＳＨ７（ＳＬ６）の各スイッチは順に抵抗ｒ１・ｒ３・ｒ５・ｒ７の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶＬ バッファアンプ１１４に入力するためのスイッチである。各スイッチは、図１３には図示しないが図１４に図示した抵抗ストリング型Ｄ／Ａコンバータ９１ｂの内部のデコーダによる上位３ビットのデコード結果に応じた制御信号で開閉される。
【００１６】
基準電圧ＶＨ バッファアンプ１１３は基準電圧スイッチ１１２から入力される電圧を基準電圧ＶＨ として出力し、基準電圧ＶＬ バッファアンプ１１４は基準電圧スイッチ１１２から入力される電圧を基準電圧ＶＬ として出力する。
【００１７】
上記の構成の抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは、例えば、デジタル入力データＤｉｎの上位３ビットが「１１１」であるときには抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。また、上位３ビットが「１１０」であるときには抵抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０）およびＳＬ１（ＳＨ２）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。以下、上位３ビットの「０００」までデジタル入力に応じてスイッチを操作することで基準電圧ＶＨ ・ＶＬ が出力される。この結果、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点は発生しない。
【００１８】
ここで、図１１の抵抗ストリング型Ｄ／Ａコンバータ９１ａと異なるのは、抵抗ストリング型Ｄ／Ａコンバータ９１ａでは基準電圧ＶＨ は常に基準電圧ＶＬ よりも高い電圧レベルで出力されるのに対し、抵抗ストリング型Ｄ／Ａコンバータ９１ｂではデジタル入力に応じて基準電圧ＶＨ と基準電圧ＶＬ との電圧レベルが交互に入れ替わることである。結果として、図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂを用いる２段階Ｄ／Ａコンバータには、図１４に示す２段階Ｄ／Ａコンバータ回路１２１のように交換器１２２が追加される。
【００１９】
この交換器１２２は、基準電圧ＶＨ が基準電圧がＶＬ よりも電圧レベルの高いときには、基準電圧ＶＨ を上限基準電圧ＶＨＨとして、基準電圧ＶＬ を下限基準電圧ＶＬＬとして出力する。また先の理由によって基準電圧ＶＨ が基準電圧ＶＬ よりも電圧レベルの低いときには、基準電圧ＶＬ を上限基準電圧ＶＨＨとして、基準電圧ＶＨ を下限基準電圧ＶＬＬとして出力し、次段Ｒ−２Ｒラダー型Ｄ／Ａコンバータ９２の基準電圧として用いる。これらの電圧レベルの判定と実際に基準電圧レベルとの交換を行うかどうかは、抵抗ストリング型Ｄ／Ａコンバータ９１ｂによる上位３ビットのデコード結果から発生させた、基準電圧ＶＨ と基準電圧ＶＬ との大小関係を示す制御信号ＣＥにて制御する。
【００２０】
上記交換器１２２は図１５（ａ）に示すスイッチＳＷ１１・ＳＷ１２・ＳＷ１３・ＳＷ１４のようなスイッチで構成されるのが通常である。図１５（ａ）では、スイッチＳＷ１１・ＳＷ１４に制御信号ＣＥが、スイッチＳＷ１２・ＳＷ１３に制御信号ＣＥの反転信号ＣＥｂが入力され、スイッチＳＷ１１・ＳＷ１４がオン（閉）状態のときにはスイッチＳＷ１２・ＳＷ１３がオフ（開）状態、スイッチＳＷ１１・ＳＷ１４がオフ状態のときにはスイッチＳＷ１２・ＳＷ１３がオン状態となるように制御される。また、反転信号ＣＥｂは図１５（ｂ）に示すように制御信号ＣＥをインバータ１３１に通して生成する。
【００２１】
このように基準電圧ＶＨ と基準電圧ＶＬ との電圧レベルを交互に入れ替え、次段Ｄ／Ａコンバータの基準電圧として出力する２段階Ｄ／Ａコンバータ回路は、『ＩＮＴＥＧＲＡＴＥＤ ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ ＡＮＤ ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ』，ｐｐ２３３−２３４，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９４，に紹介されている。
【００２２】
【発明が解決しようとする課題】
しかしながら、Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータを次段に用いる２段階Ｄ／Ａコンバータ回路においては、このように交換器が複数のスイッチを含んでおり、スイッチの製造ばらつきによりスイッチ個々のオン抵抗にはばらつきが生じる可能性がある。従って、図１０の基準電圧ＶＨ が同じ電圧レベルであっても、例えば図１５（ａ）のＳＷ１１を介して上限基準電圧ＶＨＨとして出力するのか、ＳＷ１２を介して下限基準電圧ＶＬＬとして出力するのかといったようにオン状態とするスイッチが異なることによって交換器の出力電圧レベルが変動することがある。
【００２３】
また、交換器のスイッチのオン抵抗（α）により、等価的に次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータにおける２Ｒ側の抵抗値が２Ｒ＋αとなり、Ｒと２Ｒとの抵抗比が変動して、αの値によってはＤ／Ａコンバータとして精度よく動作しない可能性がある。
【００２４】
このように、従来の２段階Ｄ／Ａコンバータ回路には、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／ＡコンバータのＤ／Ａ変換精度が劣化する、すなわち２段階Ｄ／Ａコンバータ回路全体としてのＤ／Ａ変換精度が劣化することがあるので、出力アナログ電圧値の単調性および連続性の確保が困難であるという問題がある。
【００２５】
本発明は、上記従来の間題点を解決するためになされたもので、その目的は、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路、およびそれを備えた携帯端末装置ならびにオーディオ装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、（ｍ＋ｎ）ビットのデジタル入力データの上位ｍビットに応じた互いに電圧レベルの異なる第１の基準電圧と第２の基準電圧とを生成する第１のＤ／Ａコンバータが設けられ、上記デジタル入力データの下位ｎビットの情報と上記第１の基準電圧および上記第２の基準電圧とを用いて上記デジタル入力データを上記第１の基準電圧および上記第２の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコンバータ回路において、以下の手段を講じたことを特徴としている。
【００２７】
すなわち、上記第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第１の値であるときに上記第１の基準電圧が入力されるとともに、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第２の値であるときに上記第２の基準電圧が入力されている。さらに、上記Ｄ／Ａコンバータ回路は、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧の電圧レベルよりも高いことを示す場合に上記下位ｎビットのデジタルデータをそのまま上記第２のＤ／Ａコンバータに入力する一方、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧レベルよりも低いことを示す場合に上記下位ｎビットのデジタルデータの上記第１の値と上記第２の値とを入れ替えて上記第２のＤ／Ａコンバータに入力する反転手段とを備えている。
【００２８】
上記の発明によれば、設けられた第１のＤ／Ａコンバータが（ｍ＋ｎ）ビットのデジタル入力データの上位ｍビットに応じた互いに電圧レベルの異なる第１および第２の基準電圧を生成し、Ｒ−２Ｒラダー抵抗型の第２のＤ／Ａコンバータに入力する。比較手段は、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成し、反転手段は比較信号が第１の基準電圧の電圧レベルが第２の基準電圧の電圧レベルよりも高いことを示す場合に下位ｎビットのデジタルデータをそのまま第２のＤ／Ａコンバータに入力する一方、比較信号が第１の基準電圧の電圧レベルが第２の基準電圧レベルよりも低いことを示す場合に下位ｎビットのデジタルデータの２値のうちの第１の値と第２の値とを入れ替えて第２のＤ／Ａコンバータに入力する。
【００２９】
反転手段の上記動作により、第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子に反転手段からデジタルデータが入力されると、第１および第２の基準電圧の電圧レベルの高低に関わらず、下位ビットのデジタルデータが第１の値であるときには常に電圧レベルの高い方の基準電圧が対応する入力端子に入力され、下位ビットのデジタルデータが第２の値であるときには常に電圧レベルの低い方の基準電圧が対応する入力端子に入力される。そして、第２のＤ／Ａコンバータは、下位ｎビットの情報すなわち反転手段から入力されるデジタルデータと、第１の基準電圧および第２の基準電圧とを用いてデジタル入力データを第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換する。
【００３０】
従って第１のＤ／Ａコンバータが、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに第２のＤ／ＡコンバータでＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。
【００３１】
さらに、上記比較手段は、第１のＤ／Ａコンバータが出力する第１および第２の基準電圧に基づいて、比較信号を生成するので、比較信号が生成された時点では、必ず、第１および第２の基準電圧が出力されている。したがって、デジタル入力データの上位ｍビットに基づいて、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係を推測して、反転手段の反転／非反転動作を制御する構成と異なり、タイミングを制御するための回路、具体的には、第１のＤ／Ａコンバータが第１および第２の基準電圧を生成するまで、反転手段による反転／非反転動作を遅延させるための回路を、特に設けなくても、グリッチが発生するという不具合、すなわち、第１のＤ／Ａコンバータから第１および第２の基準電圧が出力される前に第２のＤ／Ａコンバータの処理が始まってしまい、デジタル入力データの切り替わり時に、不所望なアナログ電圧値が出力されるという不具合を防止できる。
【００３２】
この結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができる。
【００３３】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記第２のＤ／Ａコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴としている。
【００３４】
上記の発明によれば、第２のＤ／Ａコンバータは切り替え手段によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【００３５】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【００３６】
上記の発明によれば、切り替え手段は比較手段が生成する制御信号に基づいてオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができる。
【００３７】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段が切り替える電圧として上記第１の基準電圧および上記第２の基準電圧を含んでいることを特徴としている。
【００３８】
上記の発明によれば、切り替え手段はオフセットレベル制御抵抗の入力端子に入力される電圧を第１の基準電圧および第２の基準電圧に切り替えることができるので、上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【００３９】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うＣＭＯＳトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【００４０】
上記の発明によれば、ＣＭＯＳトランジスタ構造のスイッチによる接続および遮断によって、電圧の異なる複数の接続端子のいずれかをオフセットレベル制御抵抗の入力端子と接続し、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える。従って、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができる。
【００４１】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記スイッチをＰ型とＮ型との相補型で動作させることを特徴としている。
【００４２】
上記の発明によれば、各スイッチはＰ型とＮ型との相補型で動作するので、各接続端子の電源電圧からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／Ａコンバータ回路のダイナミックレンジを拡大することができる。
【００４３】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタからなり各極性のＭＯＳトランジスタに入力されるゲート信号が同極性の上記スイッチのＭＯＳトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴としている。
【００４４】
上記の発明によれば、上記ダミースイッチを備えるので、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができる。
【００４５】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、１つの集積回路内に形成され、上記第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴としている。
【００４６】
上記の発明によれば、第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を、同一集積回路内の原基準電圧生成手段によって生成するので、該集積回路の外部から原基準電圧を与える必要がない。
【００４７】
また、本発明の携帯端末装置は、上記課題を解決するために、前記いずれかのＤ／Ａコンバータ回路を備えることを特徴としている。
【００４８】
上記の発明によれば、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００４９】
また、本発明のオーディオ装置は、上記課題を解決するために、前記いずれかのＤ／Ａコンバータ回路を備えていることを特徴としている。
【００５０】
上記の発明によれば、オーディオ装置のボリューム制御回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００５１】
【発明の実施の形態】
本発明の実施の形態について、図１ないし図７に基づいて説明すれば以下の通りである。
【００５２】
図１に、本実施の形態に係るＤ／Ａコンバータ１０の構成を示す。Ｄ／Ａコンバータ１０は２段階（ｍ＋ｎ）ビットＤ／Ａコンバータであり、初段Ｄ／Ａコンバータ１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２、ラッチ回路３、比較器４、反転器５、および基準電圧発生回路６を備えている。但し、図１４などで示したような、電圧レベルが高い方の基準電圧を上限基準電圧に、電圧レベルが低い方の基準電圧を下限基準電圧に交換する交換器は使用しない。
【００５３】
なお、（ｍ＋ｎ）ビットのデジタル入力データＤｉｎの上位ビット数ｍと下位ビット数ｎとは特に問わないが、ここではともに３ビットとして説明を進める。
【００５４】
初段Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）１は、デジタル入力データＤｉｎの上位ｍビットに応じた互いに電圧レベルの異なる第１の基準電圧と第２の基準電圧とを生成する。ここでは、Ｄ／Ａコンバータ１０を例えば１０ビット以上といった高分解能で単調性および連続性を確保することができるものとするために、初段Ｄ／Ａコンバータ１として、上位ｍビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない図１４の抵抗ストリング型Ｄ／Ａコンバータ９１ｂを用いることとし、基準電圧ＶＨ を第１の基準電圧、基準電圧ＶＬ を第２の基準電圧とする。
【００５５】
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２については後述する。
【００５６】
ラッチ回路３は、入力されるクロック信号ＣＫに従ってデジタル入力データＤｉｎのラッチを行い、上位ｍビットのデジタルデータを出力して初段Ｄ／Ａコンバータ１に入力するとともに、下位ｎビットのデジタルデータを出力して反転器５に入力する。
【００５７】
比較器（比較手段）４は、初段Ｄ／Ａコンバータ１から入力される基準電圧ＶＨ の電圧レベルと基準電圧ＶＬ の電圧レベルとの高低関係を判定し、判定した高低関係に応じた比較信号ＣＳを生成して出力する。基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ の電圧レベルよりも高い（ＶＨ ＞ＶＬ ）場合には比較信号ＣＳ＝ＨＩＧＨとなり、基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ の電圧レベルよりも低い（ＶＨ ＜ＶＬ ）場合には比較信号ＣＳ＝ＬＯＷとなる。出力された比較信号ＣＳは反転器５および次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。
【００５８】
反転器（反転手段）５は、比較信号ＣＳがＨＩＧＨの場合に下位ｎビットのデジタルデータをそのまま次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力する一方、比較信号ＣＳがＬＯＷの場合に下位ｎビットのデジタルデータの２値のうちの第１の値と第２の値とを入れ替えて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力する。ここでは、第１の値は１であり、第２の値は０である。
【００５９】
基準電圧発生回路（原基準電圧生成手段）６は、初段Ｄ／Ａコンバータ１が基準電圧ＶＨ および基準電圧ＶＬ を生成するための原基準電圧である基準電圧ＶＨ・ＶＬを例えばバンドギヤップリファレンス回路などを用いて生成して出力し、初段Ｄ／Ａコンバータ１に入力する。
【００６０】
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ（第２のＤ／Ａコンバータ）２は、デジタル入力データＤｉｎの下位ｎビットの情報と基準電圧ＶＨ および基準電圧ＶＬ とを用いて、デジタル入力データＤｉｎを基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換して出力する。下位ｎビットの情報は反転器５から入力されるデジタルデータであって、比較信号ＣＳがＨＩＧＨの場合には下位ｎビットのデジタルデータそのものであり、比較信号ＣＳがＬＯＷの場合には下位ｎビットの１と０とが入れ替わったデジタルデータである。
【００６１】
図２に示すように、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は、抵抗網２１、オフセットレベル制御抵抗２２、スイッチ群２３、および接続切り替え部２４を備えている。抵抗網２１とオフセットレベル制御抵抗２２とでラダー抵抗網が構成される。
【００６２】
抵抗網２１は、抵抗値Ｒの８つの抵抗、下位ビット数ｎに対応して抵抗同士が梯子接続される節点Ｎ３・Ｎ４・Ｎ５、下位ｎビットの最上位ビット（デジタル入力データＤｉｎの４ビット目）入力側の入力端子Ｐ３、デジタル入力データＤｉｎの５ビット目入力側の入力端子Ｐ４、および、下位ｎビットの最下位ビット（デジタル入力データＤｉｎの６ビット目）入力側の入力端子Ｐ５を備えている。節点Ｎ３と節点Ｎ４、また、節点Ｎ４と節点Ｎ５とはそれぞれ抵抗値Ｒの抵抗で接続されている。節点Ｎ３と入力端子Ｐ３、節点Ｎ４と入力端子Ｐ４、また、節点Ｎ５と入力端子Ｐ５は、それぞれ抵抗値２Ｒの抵抗（抵抗値Ｒの２つの抵抗の直列抵抗）で接続されている。また、節点Ｎ３から、デジタル入力データＤｉｎに対応するアナログ出力電圧Ａｏｕｔが出力される。
【００６３】
オフセットレベル制御抵抗２２は、抵抗値Ｒの２つの抵抗、および、オフセットレベル制御電圧が入力される入力端子ＰＣを備えている。前記節点Ｎ５と入力端子ＰＣとは抵抗値２Ｒの抵抗（上記抵抗値Ｒの２つの抵抗の直列抵抗）で接続されている。
【００６４】
スイッチ群２３はスイッチＳＷ３・ＳＷ４・ＳＷ５を備えている。スイッチＳＷ３は、節点Ｐ３を、基準電圧ＶＨ が印加されている接続端子Ｑ３および基準電圧ＶＬ が印加されている接続端子Ｒ３と接続および遮断するスイッチである。スイッチＳＷ４は、節点Ｐ４を、基準電圧ＶＨ が印加されている接続端子Ｑ４および基準電圧ＶＬ が印加されている接続端子Ｒ４と接続および遮断するスイッチである。スイッチＳＷ５は、節点Ｐ５を、基準電圧ＶＨ が印加されている接続端子Ｑ５および基準電圧ＶＬ が印加されている接続端子Ｒ５と接続および遮断するスイッチである。スイッチＳＷ３・ＳＷ４・ＳＷ５には上記接続および遮断を切り替える制御信号として、それぞれ反転器５から出力される下位ｎビットの各ビットのデジタルデータＤ３・Ｄ４・Ｄ５が入力されるようになっており、該デジタルデータが１のときにそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｑ３・Ｑ４・Ｑ５に接続し、該デジタルデータが０のときにそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｒ３・Ｒ４・Ｒ５に接続する。
【００６５】
接続切り替え部（切り替え手段）２４はスイッチＳＷＣを備えている。スイッチＳＷＣは、入力端子ＰＣを複数の接続端子、ここでは接続端子Ｖ１および接続端子Ｖ２と接続および遮断するスイッチである。本実施の形態では、接続端子Ｖ１には基準電圧ＶＨ が印加されており、接続端子Ｖ２には基準電圧ＶＬ が印加されている。この他、基準電圧ＶＨ と基準電圧ＶＬ との中間の電圧が印加される接続端子に接続するようになっていてもよい。スイッチＳＷＣは、比較信号ＣＳによって上記接続および遮断を切り替えることができるようになっており、これによりオフセットレベル制御電圧を切り替えることができる。
【００６６】
次に、上記の構成のＤ／Ａコンバータ１０の動作について説明する。
【００６７】
ここでもう一度、初段Ｄ／Ａコンバータ１の動作について図１３を用いて説明する。図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ１１２、基準電圧ＶＨ バッファアンブ１１３、および基準電圧ＶＬ バッファアンプ１１４を備えており、例えば、上位ｍビットのデジタル入力が「１１１」時には抵抗ｒ０の両端の各電圧をスイッチＳＨ０とＳＬ０（ＳＨ１と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。また、上位ｍビットが「１１０」時には抵抗ｒ１の両端の各電圧をスイッチＳＨ１（Ｓ１０と同じ）とＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。以下、上位ｍビットの「０００」までデジタル入力に応じてスイッチを操作することで基準電圧ＶＨ ・ＶＬ が出力される。
【００６８】
ここで、図１１の抵抗ストリング型Ｄ／Ａコンバータ９１ａと違うのは、抵抗ストリング型Ｄ／Ａコンバータ９１ａでは基準電圧ＶＨ は常に基準電圧ＶＬ より高い電圧レベルで出力されるのに対し、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは上記ｍビットのデジタル入力に応じて基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルが交互に入れ替わることである。つまり、偶数スイッチＳＨｘ、ＳＬｘ（ｘは偶数）がオンになる上位ｍビットのデジタル入力の場合には、基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ のレベルよりも高くなる。したがって、比較器４が出力する比較信号ＣＳはＨＩＧＨとなる。一方、奇数スイッチＳＨｙ、ＳＬｙ（ｙは奇数）がオンになる上位ｍビットのデジタル入力の場合には、基準電圧ＶＬ の電圧レベルが基準電圧ＶＨ のレベルよりも高くなるので、比較信号ＣＳ＝ＬＯＷとなる。この動作により、図３に示すように、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは、上位ｍビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない。
【００６９】
ある上位ｍビットに対する次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲は、接続端子Ｖ１に基準電圧ＶＨ が入力され接続端子Ｖ２に基準電圧ＶＬ が入力されているときに、比較信号ＣＳによって入力端子ＰＣに基準電圧ＶＬ が入力された場合には図４（ａ）に示すようにＶＬ 〜（ＶＨ −１ＬＳＢ）の範囲となり、また比較信号ＣＳによって入力端子ＰＣに基準電圧ＶＨ が入力された場合には図４（ｂ）に示すように、（ＶＬ ＋１ＬＳＢ）〜ＶＨ の範囲となる。
【００７０】
また、スイッチＳＷＣによって入力端子ＰＣを接続Ｖ２端子（基準電圧ＶＬ ）に固定して接続したときの、各上位ｍビットに対する次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲を図５（ａ）に示す。
【００７１】
上位ｍビットのデジタル入力が「１１１」であるときには図１３の抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも高くなるので、比較器４が出力する比較信号ＣＳはＨＩＧＨになり、下位ｎビットのデジタルデータは反転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１１１」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態０（ＳＨ０／ＳＬ０）で選択される基準電圧範囲」に示されている。
【００７２】
次に、入力される上位ｍビットのデジタルデータが「１１０」であるときには図１３の抵抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０と同じ）およびＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも低くなるので、比較器４が出力する比較信号ＣＳはＬＯＷになり、下位ｎビットのデジタルデータは反転器５により反転されて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１１０」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態１（ＳＨ１／ＳＬ１）で選択される基準電圧範囲」に示されている。
【００７３】
また次に、入力される上位ｍビットのデジタルデータが「１０１」であるときには図１３の抵抗ｒ２の両端の各電圧をスイッチＳＨ２（ＳＬ１と同じ）およびＳＬ２（ＳＨ３と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも高くなるので、比較器４が出力する比較信号ＣＳはＨＩＧＨになり、下位ｎビットのデジタルデータは反転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１０１」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態２（ＳＨ２／ＳＬ２）で選択される基準電圧範囲」に示されている。
【００７４】
ここで図５（ａ）のアナログ出力電圧範囲を見ると、上位ｍビットが「１１１」で下位ｎビットが「０００」であるときと、上位ｍビットが「１１０」で下位ｎビットが「１１１」であるときとで同じアナログ出力電圧値をとり（差分が０ＬＳＢ）、また上位ｍビットが「１１０」で下位ｎビットが「０００」であるときと、上位ｍビットが「１０１」で下位ｎビットが「１１１」であるときとでアナログ出力電圧値が２ＬＳＢの差になっていることがわかる。この図から、上位ｍビットに対してスイッチ状態が奇数にあるとき（例えば上位ｍビットが「１１０」）の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧値を１ＬＳＢだけ下方に動かすことによって、図５（ｂ）に示すようにどのビット時も１ＬＳＢずつの均等な変化（すなわち微分非線型性：ＤＮＬ＝０）になることがわかる。
【００７５】
つまり、上位ｍビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号ＣＳ＝ＨＩＧＨのときには、接続切り替え部２４のスイッチＳＷＣによりオフセットレベル制御抵抗２２の入力端子ＰＣを接続端子Ｖ２（基準電圧ＶＬ ）に接続し、上位ｍビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号ＣＳ＝ＬＯＷのときには、接続切り替え部２４のスイッチＳＷＣによりオフセットレベル制御抵抗２２の入力端子ＰＣを接続端子Ｖ１（基準電圧ＶＨ ）に接続するように、スイッチＳＷＣの接続および遮断を切り替える。従って、上位ｍビットが「１１１」、「１０１」、「０１１」、「００１」であり、基準電圧ＶＨ が基準電圧ＶＬ よりも高いとき、すなわち、比較信号ＣＳ＝ＨＩＧＨであるときには、オフセットレベル制御抵抗２４の入力端子ＰＣに基準電圧ＶＨ を入力し、上位ｍビットが「１１０」、「１００」、「０１０」、「０００」であり、基準電圧ＶＨ が基準電圧ＶＬ よりも低いとき、すなわち、比較信号ＣＳ＝ＬＯＷであるときには、オフセットレベル制御抵抗２４の入力端子ＰＣに基準電圧ＶＬ を入力するように切り替える。このように上位ｍビットのデジタルデータの値に応じて接続切り替え部２４のスイッチＳＷＣを切り替えることによって、どのビットの切替え時も図５（ｂ）に示すような１ＬＳＢの変化（微分非線型性：ＤＮＬ＝０）が得られ、不連続性が補償される。
【００７６】
なお、基準電圧ＶＨ ・ＶＬ は交換器などを経ずに、従って変動を受けすにスイッチ群２３および接続切り替え部２４に入力されるので、これらに入力されるまでの単調性は確保されている。また、スイッチ群２３のスイッチＳＷ３〜ＳＷ５は後述するように抵抗値の調整を行うことができるので、スイッチ群２３を経てもなお単調性は確保することができる。一方、接続切り替え部２４のスイッチＳＷＣによる変動を受けるのはオフセットレベル制御抵抗２２への入力電圧だけであり、オフセットレベル制御抵抗２２はＤ／Ａ変換そのものではなくオフセット制御に用いられるため、オフセットレベル制御抵抗２２への入力電圧が基準電圧ＶＨ ・ＶＬ の間のどの値をとってもアナログ出力電圧Ａｏｕｔには１ＬＳＢ以下の影響しか与えない。従って、スイッチＳＷＣのオン抵抗によりＤ／Ａ変換精度の劣化が問題となることない。
【００７７】
このように、本実施の形態に係るＤ／Ａコンバータ回路１０によれば、初段Ｄ／Ａコンバータ１が、基準電圧ＶＨ の電圧レベルと基準電圧ＶＬ の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２でＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。
【００７８】
さらに、上記比較器４は、初段Ｄ／Ａコンバータ１が出力する両基準電圧ＶＨ ・ＶＬ を比較して、比較信号ＣＳを生成するので、比較信号ＣＳが生成された時点では、必ず、両基準電圧ＶＨ ・ＶＬ が出力されている。
【００７９】
ここで、例えば、デジタル入力データＤｉｎの上位ｍビットに基づいて、両基準電圧ＶＨ ・ＶＬ の高低関係を推定し、推定結果に基づいて、反転器５の反転／非反転動作を制御した場合、推定する回路の動作速度の方が、初段Ｄ／Ａコンバータ１の動作速度よりも速いと、デジタル入力データＤｉｎの切り替わり時に、正しい両基準電圧ＶＨ ・ＶＬ が出力される前に、推定結果を示す制御信号が出力される虞れがある。この場合、タイミングを制御するための回路（例えば、制御信号を遅延させるラッチ回路など）を設けて、反転器５の反転／非反転動作を遅延させないと、初段Ｄ／Ａコンバータ１から両基準電圧ＶＨ ・ＶＬ が出力される前に、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のＤ／Ａ変換処理が始まってしまい、デジタル入力データＤｉｎの切り替わり時に、不所望なアナログ出力電圧Ａｏｕｔ（Ｄ／Ａコンバータでは「グリッチ」と呼ばれる）が出力される虞れがある。
【００８０】
これに対して、本実施形態に係るＤ／Ａコンバータ回路１０では、上記比較器４は、初段Ｄ／Ａコンバータ１が出力する両基準電圧ＶＨ ・ＶＬ を比較して、比較信号ＣＳを生成するので、比較信号ＣＳが生成された時点では、必ず、両基準電圧ＶＨ ・ＶＬ が出力されている。この結果、特に、タイミングを制御する回路を設けなくても、デジタル入力データＤｉｎの切り替わり時において、グリッジの発生を防止できる。
【００８１】
これらの結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができる。
【００８２】
また、Ｄ／Ａコンバータ回路１０によれば、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は接続切り替え部２４によってオフセットレベル制御抵抗２２の入力端子ＰＣに入力される電圧を切り替えるので、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより基準電圧ＶＨ ・ＶＬ の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【００８３】
また、Ｄ／Ａコンバータ回路１０によれば、接続切り替え部２４は比較器４が生成する比較信号ＣＳに基づいてオフセットレベル制御抵抗２２の入力端子ＰＣに入力される電圧を切り替えるので、入力端子ＰＣに入力される電圧を自動的に切り替えることができる。
【００８４】
また、Ｄ／Ａコンバータ回路１０によれば、接続切り替え部２４が切り替える電圧として基準電圧ＶＨ および基準電圧ＶＬ を含んでおり、入力端子ＰＣに入力される電圧を基準電圧ＶＨ および基準電圧ＶＬ に切り替えることができるので、上位ｍビットが切り替わることにより基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【００８５】
また、Ｄ／Ａコンバータ回路１０は、初段Ｄ／Ａコンバータ１として抵抗ストリング型Ｄ／Ａコンバータ回路９１ｂが設けられるものとして説明したが、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に対する初段Ｄ／Ａコンバータ１としては、基準電圧ＶＨ ・ＶＬ を出力するＤ／Ａコンバータであれば設けられることが可能である。基準電圧ＶＨ ・ＶＬ の高低関係が一定であっても構わない。
【００８６】
なお、図２には、前述したように初段Ｄ／Ａコンバータ１の次段のＤ／Ａコンバータとして最も基本的なＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータにオフセットレベル制御電圧の切り替え部２４を追加した構成を示した。この次段のＤ／Ａコンバータに用いるＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータは、抵抗値Ｒと抵抗値２Ｒとの比を確実に１：２にするためにＲ側に常時オンのスイッチを挿入した構成や、抵抗値２Ｒとしての抵抗をスイッチ群２３のスイッチのオン抵抗分を元々差し引いて作りこむことにより１：２の比を補償したＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータに接続切り替え部２４を追加した構成などの、スイッチのオン抵抗も含んで１：２の比を実現する構成を用いることも可能である。
【００８７】
また、次段Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ２のスイッチ群２３を構成するスイッチＳＷ３〜ＳＷ５や接続切り替え部２４のスイッチＳＷＣは、図６（ｂ）に示すようにＣＭＯＳトランジスタ構造で構成するのが好ましい。これによれば、オフセットレベル制御抵抗２２の入力端子ＰＣに入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができる。これらのスイッチの動作を制御する信号として信号Ｄが与えられる場合に、図６（ａ）に示すようにインバータ３１によって信号Ｄから反転信号ＤＢを生成しておき、図６（ｂ）に示すようにＮ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３５のゲートに信号Ｄを入力し、Ｐ型ＭＯＳトランジスタ３３およびＮ型ＭＯＳトランジスタ３４のゲートに反転信号ＤＢを入力する。スイッチＳＷ３〜ＳＷ５の場合には信号Ｄは反転器５から入力されるデジタルデータＤ３〜Ｄ５に相当し、スイッチＳＷＣの場合には信号Ｄは比較信号ＣＳを反転させた信号に相当する。また、端子ＯＵＴは、スイッチＳＷ３〜ＳＷ５の場合には入力端子Ｐ３〜Ｐ５であり、スイッチＳＷＣの場合には入力端子ＰＣである。
【００８８】
また、図６の場合は、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５はそれぞれ対になって動作するアナログスイッチであり、各スイッチはＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの相補型で動作する。基準電圧ＶＨ 、ＶＬ が電源電圧に近いレベルの場合は、Ｎ型ＭＯＳトランジスタ３２・３４がオンし、基準電圧ＶＨ 、ＶＬ がグランドに近いレベルの場合は、Ｐ型ＭＯＳトランジスタ３３・３５がオンになるため、接続端子Ｑ３〜Ｑ５やＱＣ、接続端子Ｒ３〜Ｒ５やＲＣの、電源電圧からグランドレベルまでの全範囲を通すことでき、Ｄ／Ａコンバータ回路１０のダイナミックレンジを拡大することができる。
【００８９】
また、図７（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２と、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトランジスタ４４とがそれぞれダミースイッチとして設けられてもよい。図７（ａ）は、図６（ａ）と同様に、インバータ３１によって信号Ｄから反転信号ＤＢを生成する状態を示している。Ｎ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２とは互いに並列で、これらはＮ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３と端子ＯＵＴとの間に、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３が設けられる信号線と並列になるように備えられている。Ｎ型ＭＯＳトランジスタ４１は同極性のＮ型ＭＯＳトランジスタ３２と、Ｐ型ＭＯＳトランジスタ４２は同極性のＰ型ＭＯＳトランジスタ３３と、それぞれゲート信号が逆位相となって入力される。Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５に対する関係も、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３に対する関係と同様である。
【００９０】
このようにして、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２からなるダミースイッチは、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３からなるアナログスイッチと直列に接続され、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトランジスタ４４からなるダミースイッチは、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５からなるアナログスイッチと直列に接続される。従って、アナログスイッチのオン時にソースーバルクおよびドレインーバルク間に蓄積された電荷が、アナログスイッチのオン状態からオフ状態への移行時に分配されるクロックフィードスルーにより発生するノイズ（クロックノイズ）をキャンセルすることができる。
【００９１】
また、上述したＤ／Ａコンバータ回路１０は、１つの集積回路内に形成することができる。このとき、初段Ｄ／Ａコンバータ１に基準電圧ＶＨ、ＶＬを与える基準電圧発生回路６を備えていることにより、基準電圧ＶＨ、ＶＬを同一集積回路内で発生することができ、該集積回路の外部から基準電圧を与える必要がなくなる。
【００９２】
また、上述のＤ／Ａコンバータ回路１０は、例えばＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）仕様の携帯端末装置におけるアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）での制御電圧発生回路として用いることができる。これにより、制御電圧発生回路のＤ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００９３】
さらに、上述のＤ／Ａコンバータ回路１０は、オーディオ装置のボリューム制御回路などにも用いることができる。これにより、ボリューム制御回路のＤ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００９４】
【発明の効果】
本発明のＤ／Ａコンバータ回路は、以上のように、上記第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第１の値であるときに上記第１の基準電圧が入力されるとともに、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第２の値であるときに上記第２の基準電圧が入力され、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧の電圧レベルよりも高いことを示す場合に上記下位ｎビットのデジタルデータをそのまま上記第２のＤ／Ａコンバータに入力する一方、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧レベルよりも低いことを示す場合に上記下位ｎビットのデジタルデータの上記第１の値と上記第２の値とを入れ替えて上記第２のＤ／Ａコンバータに入力する反転手段とを備えている構成である。
【００９５】
それゆえ、第１のＤ／Ａコンバータが、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに第２のＤ／ＡコンバータでＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。さらに、上記比較手段が第１のＤ／Ａコンバータが出力する第１および第２の基準電圧に基づいて比較信号を生成するので、タイミングを制御するための回路を特に設けなくても、比較信号が生成された時点では、必ず、第１および第２の基準電圧が出力されている。
【００９６】
この結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができるという効果を奏する。
【００９７】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記第２のＤ／Ａコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えている構成である。
【００９８】
それゆえ、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができるという効果を奏する。
【００９９】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【０１００】
それゆえ、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができるという効果を奏する。
【０１０１】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段が切り替える電圧として上記第１の基準電圧および上記第２の基準電圧を含んでいる構成である。
【０１０２】
それゆえ、上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができるという効果を奏する。
【０１０３】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うＣＭＯＳトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【０１０４】
それゆえ、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができるという効果を奏する。
【０１０５】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記スイッチをＰ型とＮ型との相補型で動作させる構成である。
【０１０６】
それゆえ、各接続端子の電源電圧からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／Ａコンバータ回路のダイナミックレンジを拡大することができるという効果を奏する。
【０１０７】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタからなり各極性のＭＯＳトランジスタに入力されるゲート信号が同極性の上記スイッチのＭＯＳトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備える構成である。
【０１０８】
それゆえ、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができるという効果を奏する。
【０１０９】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、１つの集積回路内に形成され、上記第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えている構成である。
【０１１０】
それゆえ、原基準電圧を集積回路の外部から原基準電圧を与える必要がないという効果を奏する。
【０１１１】
また、本発明の携帯端末装置は、以上のように、前記いずれかのＤ／Ａコンバータ回路を備える構成である。
【０１１２】
それゆえ、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができるという効果を奏する。
【０１１３】
また、本発明のオーディオ装置は、以上のように、前記いずれかのＤ／Ａコンバータ回路を備えている構成である。
【０１１４】
それゆえ、オーディオ装置のボリューム制御回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＤ／Ａコンバータの構成を示すブロック図である。
【図２】図１のＤ／Ａコンバータが備える次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図である。
【図３】図１のＤ／Ａコンバータが備える初段Ｄ／Ａコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図４】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの特定の上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲の一例を示す入力−出力対応図である。
【図５】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図６】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳスイッチで構成する場合に用いられる回路を示す回路図である。
【図７】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳスイッチで構成するとともにさらにダミースイッチを設ける場合に用いられる回路を示す回路図である。
【図８】従来のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図である。
【図９】（ａ）ないし（ｃ）は、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータのデジタル入力データに対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図１０】従来の２段階Ｄ／Ａコンバータの構成を示すブロック図である。
【図１１】図１０の２段階Ｄ／Ａコンバータが備える初段Ｄ／Ａコンバータの構成を示す回路図である。
【図１２】図１１の初段Ｄ／Ａコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図１３】従来の２段階Ｄ／Ａコンバータが備える他の初段Ｄ／Ａコンバータの構成を示す回路図である。
【図１４】図１３の初段Ｄ／Ａコンバータを備える従来の２段階Ｄ／Ａコンバータの構成を示すブロック図である。
【図１５】（ａ）および（ｂ）は、図１４の２段階Ｄ／Ａコンバータが備える交換器を構成する場合に用いられる回路を示す回路図である。
【符号の説明】
１ 初段Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）
２ 次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ（第２のＤ／Ａコ
ンバータ）
４ 比較器（比較手段）
５ 反転器（反転手段）
６ 基準電圧発生回路（原基準電圧生成手段）
１０ Ｄ／Ａコンバータ回路
２２ オフセットレベル制御抵抗
２４ 接続切り替え部（切り替え手段）
３２、３４ Ｎ型ＭＯＳトランジスタ
３３、３５ Ｐ型ＭＯＳトランジスタ
４１、４３ Ｎ型ＭＯＳトランジスタ
４２、４４ Ｐ型ＭＯＳトランジスタ
９１ｂ 抵抗ストリング型Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）
ＣＳ 比較信号
Ｄ３〜Ｄ５ デジタルデータ
Ｐ３〜Ｐ５ 入力端子
ＰＣ 入力端子
ＱＣ、ＲＣ 接続端子
ＳＷＣ スイッチ
ＶＨ、ＶＬ 原基準電圧
ＶＨ 基準電圧（第１の基準電圧）
ＶＬ 基準電圧（第２の基準電圧）
【発明の属する技術分野】
本発明は、入力されるデジタル信号をアナログ信号に変換するＲ−２Ｒラダー抵抗網を用いたＤ／Ａコンバータ回路に関し、特に２段階のＤ／Ａ変換処理にて分解能向上を図る２段階Ｄ／Ａコンバータ回路に関するものである。
【０００２】
【従来の技術】
Ｒ−２Ｒラダー抵抗網からなるＤ／Ａ（デジタルーアナログ）コンバータは、デジタル入力信号をアナログ信号に変換して出力する回路で、例えば図８に示すＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０のように、抵抗値がＲ、２Ｒ（ＲとＲとの直列抵抗値）の抵抗から成る抵抗網７１と、この抵抗網７１に接続されたスイッチ群７３と、オフセットレベル制御抵抗７２とから構成される。図８では、スイッチ群７３を構成するスイッチＳＷ３・ＳＷ４・ＳＷ５にそれぞれ、デジタル入力信号Ｄ３・Ｄ４・Ｄ５が入力される３ビットの例が示されている。デジタル入力信号Ｄ３はＭＳＢであり、デジタル入力信号Ｄ５はＬＳＢである。オフセットレベル制御抵抗７２の一端はオフセット端子ＯＦＦＣＲとなっている。
【０００３】
Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０の動作原理を、図８を用いてより具体的に説明する。スイッチ群７３のスイッチＳＷ３〜ＳＷ５は、対応するデジタル入力がＨＩＧＨであるときにＶｄｄを、ＬＯＷであるときにＧｎｄを抵抗網７１に入力するように切り替わる。デジタル入力信号Ｄ３〜Ｄ５の入力によって、アナログ出力電圧Ａｏｕｔは、
Ａｏｕｔ＝ ｛（Ｄ３×２２ 十Ｄ４×２１ 十Ｄ５×２０ ）／２３ ｝Ｖｄｄ＋ オフセット
と表現できる。ここで、Ｄｎ（ｎ＝３，４，５）は０または１（デジタル入力コードによる）である。オフセットは、オフセット端子ＯＦＦＣＲに入力される電圧によって変動する。
【０００４】
図９（ａ）に示すように、オフセット端子ＯＦＦＣＲにＧｎｄを入力したときにはアナログ出力はＧｎｄ〜（Ｖｄｄ−１ＬＳＢ）となり、図９（ｂ）に示すように、オフセット端子ＯＦＦＣＲにＶｄｄを入力したときのアナログ出力は（Ｇｎｄ＋１ＬＳＢ）〜Ｖｄｄとなる。また、図９（ｃ）に示すように、オフセット端子ＯＦＦＣＲにＧｎｄとＶｄｄとの中間値の電圧を入力したときのアナログ出力は図８（ａ）および（ｂ）の中間の値をとる。
【０００５】
このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ７０は、Ｒと２Ｒとの比が正確に１：２のときに上式のアナログ出力Ａｏｕｔを出力するが、図８からも明らかなように実際はスイッチＳＷ３〜ＳＷ５のオン抵抗により、２Ｒ側が２Ｒ＋α（αはスイッチのオン抵抗）であり、特開平０１−０４２９２４号公報、特開平０２−０１３０１４号公報、特開平０２−２０２２２７号公報や特開平０４−１３８７２５号公報などに開示されている内容では、Ｒ側にも常時オンのスイッチを入れて、Ｒ側と２Ｒ側との１：２の比を補償している。また２Ｒ側の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作りこみ、１：２の比を補償することも可能である。また、特開平３−７７４３０号公報では、オフセットレベル制御抵抗の入力端子に入力される電圧を、２Ｒ側の入力端子に入力される上限電圧と下限電圧とに切り替えることにより、抵抗素子の高精度化を図らずに高分解能および高精度のＤ／Ａコンバータを実現している。
【０００６】
また、このＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータは、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータ７０からも分かるように、デジタル入力信号のビット数ｎに対する必要なユニット抵抗Ｒの数は３ｎ＋１と計算される。従って、バイナリ抵抗型Ｄ／Ａコンバータ（ビット数ｎに対してユニット抵抗数２ｎ −１）に比べて抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶対値ではなく比精度を確保するだけで高性能のＤ／Ａコンバータを構成できるため、ＩＣ化に有利な方式である。
【０００７】
しかしながら、上記Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータでのラダー抵抗網に用いられる抵抗間の比精度はトリミング無しで０．０５％程度までしか得られないため、１０ビット以上のＤ／ＡコンバータをＲ−２Ｒ抵抗ラダー網のみで構成するのは困難である。
【０００８】
コストのかかるトリミングをせずに分解能を上げるには、図１０に示す２段階Ｄ／Ａコンバータ回路９０のようにＤ／Ａ変換を２段階（一般に複数段でよい）で処理する方法がある。２段階Ｄ／Ａコンバータ回路９０は、初段Ｄ／Ａコンバータ９１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２、ラッチ回路９３、および基準電圧発生回路９４を備えている。２段階処理の最初のＤ／Ａ変換処理を行う初段Ｄ／Ａコンバータ９１には、クロック信号ＣＫに従ってラッチ回路９３によってラッチが行われたデジタル入力データＤｉｎの上位ｍビットのデジタル入力が行われる。初段Ｄ／Ａコンバータ９１では、上位ｍビットに応じたアナログ出力電圧と上記上位ｍビットに１を加えたデジタル入力に応じたアナログ出力電圧を、基準電圧発生回路９４から入力される基準電圧ＶＨ・ＶＬを用いてそれぞれ基準電圧ＶＬ 、基準電圧ＶＨ として出力する。
【０００９】
２段階処理の次のＤ／Ａ変換処理を行う次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、クロック信号ＣＫに従ってラッチ回路９３によってラッチが行われたデジタル入力データＤｉｎの下位ｎビットのデジタル入力が行われる。次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２では、初段Ｄ／Ａコンバータ９１から入力される基準電圧ＶＬ ・ＶＨ と下位ｎビットとからデジタル入力データＤｉｎの最終的なアナログ信号Ａｏｕｔを生成して出力する。この次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ９２には、前述した図８に示すようなＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータが用いられ、図８におけるＶｄｄを基準電圧ＶＨＨ、ＧＮＤを基準電圧ＶＬＬとすることができる。
【００１０】
また、初段Ｄ／Ａコンバータ９１の例として、図１１に示す抵抗ストリング型（電圧ポテンショメータ型とも呼ばれる）Ｄ／Ａコンバータ９１ａを用いる。図１１ではデジタル入力データＤｉｎの上位ビットが３ビットで８段階の例を示してある。抵抗ストリング型Ｄ／Ａコンバータ９１ａは、抵抗ストリング１０１、基準電圧スイッチ１０２・１０３、上限基準電圧ＶＨＨバッファアンプ１０４、および下限基準電圧ＶＬＬバッファアンプ１０５を備えている。
【００１１】
抵抗ストリング１０１は抵抗ｒ０〜ｒ７が直列に接続された分圧回路であり、抵抗ｒ０側の一端に基準電圧ＶＨが、抵抗ｒ７側の一端に基準電圧ＶＬがそれぞれ入力される。基準電圧スイッチ１０２はスイッチＳＨ０〜ＳＨ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の基準電圧ＶＨ入力側一端の電圧を上限基準電圧ＶＨＨバッファアンプ１０４に入力するためのスイッチである。基準電圧スイッチ１０３はスイッチＳＬ０〜ＳＬ７を備えており、各スイッチは順に抵抗ｒ０〜ｒ７の基準電圧ＶＬ入力側一端の電圧を下限基準電圧ＶＬＬバッファアンプ１０５に入力するためのスイッチである。各スイッチは、図１１には図示しないが図１０に図示した初段Ｄ／Ａコンバータ９１の内部のデコーダによる上位３ビットのデコード結果に応じた制御信号で開閉される。
【００１２】
上限基準電圧ＶＨＨバッファアンプ１０４は基準電圧スイッチ１０２のいずれかのスイッチを介して入力される電圧を上限基準電圧ＶＨＨとして出力する。下限基準電圧ＶＬＬバッファアンプ１０５は基準電圧スイッチ１０３のいずれかのスイッチを介して入力される電圧を下限基準電圧ＶＬＬとして出力する。
【００１３】
上記の構成の抵抗ストリング型Ｄ／Ａコンバータ９１ａでは、例えば、デジタル入力データＤｉｎの上位３ビットが「１１１」であるときには抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０をオンにして上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとして出力する。また、上位３ビットが「１１０」であるときには抵抗ｒ１の両端の各電圧をスイッチＳＨ１およびＳＬ１をオンにして上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとして出力する。以下、上位３ビットの「０００」までをデジタル入力に応じてスイッチを操作することにより基準電圧ＶＨ ・ＶＬ としての上限基準電圧ＶＨＨと下限基準電圧ＶＬＬとが出力される。
【００１４】
但し、ここで用いられる上限基準電圧ＶＨＨバッファアンプ１０４および下限基準電圧ＶＬＬバッファアンプ１０５の出力電圧には、通常、バッファアンプの入力トランジスタのバラツキに起因するオフセットが存在するため、図１２に示すように初段Ｄ／Ａコンバータ９１ａでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点が発生する可能性がある。従って、単調性および連続性を必須とする用途では、図１３のようにスイッチの接続を工夫した抵抗ストリング型Ｄ／Ａコンバータ９１ｂが用いられる。
【００１５】
図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ１１２、基準電圧ＶＨ バッファアンプ１１３、および基準電圧ＶＬ バッファアンプ１１４を備えている。抵抗ストリング１１１は図１１の抵抗ストリング１０１と同じ構成である。基準電圧スイッチ１１２はスイッチＳＨ０〜ＳＨ７およびスイッチＳＬ０〜ＳＬ７を備えており、スイッチＳＬｋとスイッチＳＨ（ｋ＋１）（ｋ＝０，１，２，…６）とを同じスイッチが兼ねている。スイッチＳＨ０・ＳＨ２（ＳＬ１）・ＳＨ４（ＳＬ３）・ＳＨ６（ＳＬ５）の各スイッチは順に抵抗ｒ０・ｒ２・ｒ４・ｒ６の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶＨ バッファアンプ１１３に入力するためのスイッチであり、スイッチＳＬ７は抵抗ｒ７の基準電圧ＶＬ入力側一端の電圧を基準電圧ＶＨ バッファアンプ１１３に入力するためのスイッチである。スイッチＳＨ１（ＳＬ０）・ＳＨ３（ＳＬ４）・ＳＨ５（ＳＬ４）・ＳＨ７（ＳＬ６）の各スイッチは順に抵抗ｒ１・ｒ３・ｒ５・ｒ７の基準電圧ＶＨ入力側一端の電圧を基準電圧ＶＬ バッファアンプ１１４に入力するためのスイッチである。各スイッチは、図１３には図示しないが図１４に図示した抵抗ストリング型Ｄ／Ａコンバータ９１ｂの内部のデコーダによる上位３ビットのデコード結果に応じた制御信号で開閉される。
【００１６】
基準電圧ＶＨ バッファアンプ１１３は基準電圧スイッチ１１２から入力される電圧を基準電圧ＶＨ として出力し、基準電圧ＶＬ バッファアンプ１１４は基準電圧スイッチ１１２から入力される電圧を基準電圧ＶＬ として出力する。
【００１７】
上記の構成の抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは、例えば、デジタル入力データＤｉｎの上位３ビットが「１１１」であるときには抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。また、上位３ビットが「１１０」であるときには抵抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０）およびＳＬ１（ＳＨ２）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。以下、上位３ビットの「０００」までデジタル入力に応じてスイッチを操作することで基準電圧ＶＨ ・ＶＬ が出力される。この結果、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点は発生しない。
【００１８】
ここで、図１１の抵抗ストリング型Ｄ／Ａコンバータ９１ａと異なるのは、抵抗ストリング型Ｄ／Ａコンバータ９１ａでは基準電圧ＶＨ は常に基準電圧ＶＬ よりも高い電圧レベルで出力されるのに対し、抵抗ストリング型Ｄ／Ａコンバータ９１ｂではデジタル入力に応じて基準電圧ＶＨ と基準電圧ＶＬ との電圧レベルが交互に入れ替わることである。結果として、図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂを用いる２段階Ｄ／Ａコンバータには、図１４に示す２段階Ｄ／Ａコンバータ回路１２１のように交換器１２２が追加される。
【００１９】
この交換器１２２は、基準電圧ＶＨ が基準電圧がＶＬ よりも電圧レベルの高いときには、基準電圧ＶＨ を上限基準電圧ＶＨＨとして、基準電圧ＶＬ を下限基準電圧ＶＬＬとして出力する。また先の理由によって基準電圧ＶＨ が基準電圧ＶＬ よりも電圧レベルの低いときには、基準電圧ＶＬ を上限基準電圧ＶＨＨとして、基準電圧ＶＨ を下限基準電圧ＶＬＬとして出力し、次段Ｒ−２Ｒラダー型Ｄ／Ａコンバータ９２の基準電圧として用いる。これらの電圧レベルの判定と実際に基準電圧レベルとの交換を行うかどうかは、抵抗ストリング型Ｄ／Ａコンバータ９１ｂによる上位３ビットのデコード結果から発生させた、基準電圧ＶＨ と基準電圧ＶＬ との大小関係を示す制御信号ＣＥにて制御する。
【００２０】
上記交換器１２２は図１５（ａ）に示すスイッチＳＷ１１・ＳＷ１２・ＳＷ１３・ＳＷ１４のようなスイッチで構成されるのが通常である。図１５（ａ）では、スイッチＳＷ１１・ＳＷ１４に制御信号ＣＥが、スイッチＳＷ１２・ＳＷ１３に制御信号ＣＥの反転信号ＣＥｂが入力され、スイッチＳＷ１１・ＳＷ１４がオン（閉）状態のときにはスイッチＳＷ１２・ＳＷ１３がオフ（開）状態、スイッチＳＷ１１・ＳＷ１４がオフ状態のときにはスイッチＳＷ１２・ＳＷ１３がオン状態となるように制御される。また、反転信号ＣＥｂは図１５（ｂ）に示すように制御信号ＣＥをインバータ１３１に通して生成する。
【００２１】
このように基準電圧ＶＨ と基準電圧ＶＬ との電圧レベルを交互に入れ替え、次段Ｄ／Ａコンバータの基準電圧として出力する２段階Ｄ／Ａコンバータ回路は、『ＩＮＴＥＧＲＡＴＥＤ ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ ＡＮＤ ＤＩＧＩＴＡＬ−ＴＯ−ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲＳ』，ｐｐ２３３−２３４，Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓｈｅｒｓ，１９９４，に紹介されている。
【００２２】
【発明が解決しようとする課題】
しかしながら、Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータを次段に用いる２段階Ｄ／Ａコンバータ回路においては、このように交換器が複数のスイッチを含んでおり、スイッチの製造ばらつきによりスイッチ個々のオン抵抗にはばらつきが生じる可能性がある。従って、図１０の基準電圧ＶＨ が同じ電圧レベルであっても、例えば図１５（ａ）のＳＷ１１を介して上限基準電圧ＶＨＨとして出力するのか、ＳＷ１２を介して下限基準電圧ＶＬＬとして出力するのかといったようにオン状態とするスイッチが異なることによって交換器の出力電圧レベルが変動することがある。
【００２３】
また、交換器のスイッチのオン抵抗（α）により、等価的に次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータにおける２Ｒ側の抵抗値が２Ｒ＋αとなり、Ｒと２Ｒとの抵抗比が変動して、αの値によってはＤ／Ａコンバータとして精度よく動作しない可能性がある。
【００２４】
このように、従来の２段階Ｄ／Ａコンバータ回路には、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／ＡコンバータのＤ／Ａ変換精度が劣化する、すなわち２段階Ｄ／Ａコンバータ回路全体としてのＤ／Ａ変換精度が劣化することがあるので、出力アナログ電圧値の単調性および連続性の確保が困難であるという問題がある。
【００２５】
本発明は、上記従来の間題点を解決するためになされたもので、その目的は、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路、およびそれを備えた携帯端末装置ならびにオーディオ装置を提供することにある。
【００２６】
【課題を解決するための手段】
本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、（ｍ＋ｎ）ビットのデジタル入力データの上位ｍビットに応じた互いに電圧レベルの異なる第１の基準電圧と第２の基準電圧とを生成する第１のＤ／Ａコンバータが設けられ、上記デジタル入力データの下位ｎビットの情報と上記第１の基準電圧および上記第２の基準電圧とを用いて上記デジタル入力データを上記第１の基準電圧および上記第２の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコンバータ回路において、以下の手段を講じたことを特徴としている。
【００２７】
すなわち、上記第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第１の値であるときに上記第１の基準電圧が入力されるとともに、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第２の値であるときに上記第２の基準電圧が入力されている。さらに、上記Ｄ／Ａコンバータ回路は、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧の電圧レベルよりも高いことを示す場合に上記下位ｎビットのデジタルデータをそのまま上記第２のＤ／Ａコンバータに入力する一方、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧レベルよりも低いことを示す場合に上記下位ｎビットのデジタルデータの上記第１の値と上記第２の値とを入れ替えて上記第２のＤ／Ａコンバータに入力する反転手段とを備えている。
【００２８】
上記の発明によれば、設けられた第１のＤ／Ａコンバータが（ｍ＋ｎ）ビットのデジタル入力データの上位ｍビットに応じた互いに電圧レベルの異なる第１および第２の基準電圧を生成し、Ｒ−２Ｒラダー抵抗型の第２のＤ／Ａコンバータに入力する。比較手段は、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成し、反転手段は比較信号が第１の基準電圧の電圧レベルが第２の基準電圧の電圧レベルよりも高いことを示す場合に下位ｎビットのデジタルデータをそのまま第２のＤ／Ａコンバータに入力する一方、比較信号が第１の基準電圧の電圧レベルが第２の基準電圧レベルよりも低いことを示す場合に下位ｎビットのデジタルデータの２値のうちの第１の値と第２の値とを入れ替えて第２のＤ／Ａコンバータに入力する。
【００２９】
反転手段の上記動作により、第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子に反転手段からデジタルデータが入力されると、第１および第２の基準電圧の電圧レベルの高低に関わらず、下位ビットのデジタルデータが第１の値であるときには常に電圧レベルの高い方の基準電圧が対応する入力端子に入力され、下位ビットのデジタルデータが第２の値であるときには常に電圧レベルの低い方の基準電圧が対応する入力端子に入力される。そして、第２のＤ／Ａコンバータは、下位ｎビットの情報すなわち反転手段から入力されるデジタルデータと、第１の基準電圧および第２の基準電圧とを用いてデジタル入力データを第１の基準電圧および第２の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換する。
【００３０】
従って第１のＤ／Ａコンバータが、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに第２のＤ／ＡコンバータでＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。
【００３１】
さらに、上記比較手段は、第１のＤ／Ａコンバータが出力する第１および第２の基準電圧に基づいて、比較信号を生成するので、比較信号が生成された時点では、必ず、第１および第２の基準電圧が出力されている。したがって、デジタル入力データの上位ｍビットに基づいて、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係を推測して、反転手段の反転／非反転動作を制御する構成と異なり、タイミングを制御するための回路、具体的には、第１のＤ／Ａコンバータが第１および第２の基準電圧を生成するまで、反転手段による反転／非反転動作を遅延させるための回路を、特に設けなくても、グリッチが発生するという不具合、すなわち、第１のＤ／Ａコンバータから第１および第２の基準電圧が出力される前に第２のＤ／Ａコンバータの処理が始まってしまい、デジタル入力データの切り替わり時に、不所望なアナログ電圧値が出力されるという不具合を防止できる。
【００３２】
この結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができる。
【００３３】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記第２のＤ／Ａコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴としている。
【００３４】
上記の発明によれば、第２のＤ／Ａコンバータは切り替え手段によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【００３５】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【００３６】
上記の発明によれば、切り替え手段は比較手段が生成する制御信号に基づいてオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができる。
【００３７】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段が切り替える電圧として上記第１の基準電圧および上記第２の基準電圧を含んでいることを特徴としている。
【００３８】
上記の発明によれば、切り替え手段はオフセットレベル制御抵抗の入力端子に入力される電圧を第１の基準電圧および第２の基準電圧に切り替えることができるので、上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【００３９】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うＣＭＯＳトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【００４０】
上記の発明によれば、ＣＭＯＳトランジスタ構造のスイッチによる接続および遮断によって、電圧の異なる複数の接続端子のいずれかをオフセットレベル制御抵抗の入力端子と接続し、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える。従って、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができる。
【００４１】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記スイッチをＰ型とＮ型との相補型で動作させることを特徴としている。
【００４２】
上記の発明によれば、各スイッチはＰ型とＮ型との相補型で動作するので、各接続端子の電源電圧からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／Ａコンバータ回路のダイナミックレンジを拡大することができる。
【００４３】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタからなり各極性のＭＯＳトランジスタに入力されるゲート信号が同極性の上記スイッチのＭＯＳトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴としている。
【００４４】
上記の発明によれば、上記ダミースイッチを備えるので、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができる。
【００４５】
さらに本発明のＤ／Ａコンバータ回路は、上記課題を解決するために、１つの集積回路内に形成され、上記第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴としている。
【００４６】
上記の発明によれば、第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を、同一集積回路内の原基準電圧生成手段によって生成するので、該集積回路の外部から原基準電圧を与える必要がない。
【００４７】
また、本発明の携帯端末装置は、上記課題を解決するために、前記いずれかのＤ／Ａコンバータ回路を備えることを特徴としている。
【００４８】
上記の発明によれば、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００４９】
また、本発明のオーディオ装置は、上記課題を解決するために、前記いずれかのＤ／Ａコンバータ回路を備えていることを特徴としている。
【００５０】
上記の発明によれば、オーディオ装置のボリューム制御回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００５１】
【発明の実施の形態】
本発明の実施の形態について、図１ないし図７に基づいて説明すれば以下の通りである。
【００５２】
図１に、本実施の形態に係るＤ／Ａコンバータ１０の構成を示す。Ｄ／Ａコンバータ１０は２段階（ｍ＋ｎ）ビットＤ／Ａコンバータであり、初段Ｄ／Ａコンバータ１、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２、ラッチ回路３、比較器４、反転器５、および基準電圧発生回路６を備えている。但し、図１４などで示したような、電圧レベルが高い方の基準電圧を上限基準電圧に、電圧レベルが低い方の基準電圧を下限基準電圧に交換する交換器は使用しない。
【００５３】
なお、（ｍ＋ｎ）ビットのデジタル入力データＤｉｎの上位ビット数ｍと下位ビット数ｎとは特に問わないが、ここではともに３ビットとして説明を進める。
【００５４】
初段Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）１は、デジタル入力データＤｉｎの上位ｍビットに応じた互いに電圧レベルの異なる第１の基準電圧と第２の基準電圧とを生成する。ここでは、Ｄ／Ａコンバータ１０を例えば１０ビット以上といった高分解能で単調性および連続性を確保することができるものとするために、初段Ｄ／Ａコンバータ１として、上位ｍビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない図１４の抵抗ストリング型Ｄ／Ａコンバータ９１ｂを用いることとし、基準電圧ＶＨ を第１の基準電圧、基準電圧ＶＬ を第２の基準電圧とする。
【００５５】
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２については後述する。
【００５６】
ラッチ回路３は、入力されるクロック信号ＣＫに従ってデジタル入力データＤｉｎのラッチを行い、上位ｍビットのデジタルデータを出力して初段Ｄ／Ａコンバータ１に入力するとともに、下位ｎビットのデジタルデータを出力して反転器５に入力する。
【００５７】
比較器（比較手段）４は、初段Ｄ／Ａコンバータ１から入力される基準電圧ＶＨ の電圧レベルと基準電圧ＶＬ の電圧レベルとの高低関係を判定し、判定した高低関係に応じた比較信号ＣＳを生成して出力する。基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ の電圧レベルよりも高い（ＶＨ ＞ＶＬ ）場合には比較信号ＣＳ＝ＨＩＧＨとなり、基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ の電圧レベルよりも低い（ＶＨ ＜ＶＬ ）場合には比較信号ＣＳ＝ＬＯＷとなる。出力された比較信号ＣＳは反転器５および次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。
【００５８】
反転器（反転手段）５は、比較信号ＣＳがＨＩＧＨの場合に下位ｎビットのデジタルデータをそのまま次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力する一方、比較信号ＣＳがＬＯＷの場合に下位ｎビットのデジタルデータの２値のうちの第１の値と第２の値とを入れ替えて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力する。ここでは、第１の値は１であり、第２の値は０である。
【００５９】
基準電圧発生回路（原基準電圧生成手段）６は、初段Ｄ／Ａコンバータ１が基準電圧ＶＨ および基準電圧ＶＬ を生成するための原基準電圧である基準電圧ＶＨ・ＶＬを例えばバンドギヤップリファレンス回路などを用いて生成して出力し、初段Ｄ／Ａコンバータ１に入力する。
【００６０】
次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ（第２のＤ／Ａコンバータ）２は、デジタル入力データＤｉｎの下位ｎビットの情報と基準電圧ＶＨ および基準電圧ＶＬ とを用いて、デジタル入力データＤｉｎを基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換して出力する。下位ｎビットの情報は反転器５から入力されるデジタルデータであって、比較信号ＣＳがＨＩＧＨの場合には下位ｎビットのデジタルデータそのものであり、比較信号ＣＳがＬＯＷの場合には下位ｎビットの１と０とが入れ替わったデジタルデータである。
【００６１】
図２に示すように、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は、抵抗網２１、オフセットレベル制御抵抗２２、スイッチ群２３、および接続切り替え部２４を備えている。抵抗網２１とオフセットレベル制御抵抗２２とでラダー抵抗網が構成される。
【００６２】
抵抗網２１は、抵抗値Ｒの８つの抵抗、下位ビット数ｎに対応して抵抗同士が梯子接続される節点Ｎ３・Ｎ４・Ｎ５、下位ｎビットの最上位ビット（デジタル入力データＤｉｎの４ビット目）入力側の入力端子Ｐ３、デジタル入力データＤｉｎの５ビット目入力側の入力端子Ｐ４、および、下位ｎビットの最下位ビット（デジタル入力データＤｉｎの６ビット目）入力側の入力端子Ｐ５を備えている。節点Ｎ３と節点Ｎ４、また、節点Ｎ４と節点Ｎ５とはそれぞれ抵抗値Ｒの抵抗で接続されている。節点Ｎ３と入力端子Ｐ３、節点Ｎ４と入力端子Ｐ４、また、節点Ｎ５と入力端子Ｐ５は、それぞれ抵抗値２Ｒの抵抗（抵抗値Ｒの２つの抵抗の直列抵抗）で接続されている。また、節点Ｎ３から、デジタル入力データＤｉｎに対応するアナログ出力電圧Ａｏｕｔが出力される。
【００６３】
オフセットレベル制御抵抗２２は、抵抗値Ｒの２つの抵抗、および、オフセットレベル制御電圧が入力される入力端子ＰＣを備えている。前記節点Ｎ５と入力端子ＰＣとは抵抗値２Ｒの抵抗（上記抵抗値Ｒの２つの抵抗の直列抵抗）で接続されている。
【００６４】
スイッチ群２３はスイッチＳＷ３・ＳＷ４・ＳＷ５を備えている。スイッチＳＷ３は、節点Ｐ３を、基準電圧ＶＨ が印加されている接続端子Ｑ３および基準電圧ＶＬ が印加されている接続端子Ｒ３と接続および遮断するスイッチである。スイッチＳＷ４は、節点Ｐ４を、基準電圧ＶＨ が印加されている接続端子Ｑ４および基準電圧ＶＬ が印加されている接続端子Ｒ４と接続および遮断するスイッチである。スイッチＳＷ５は、節点Ｐ５を、基準電圧ＶＨ が印加されている接続端子Ｑ５および基準電圧ＶＬ が印加されている接続端子Ｒ５と接続および遮断するスイッチである。スイッチＳＷ３・ＳＷ４・ＳＷ５には上記接続および遮断を切り替える制御信号として、それぞれ反転器５から出力される下位ｎビットの各ビットのデジタルデータＤ３・Ｄ４・Ｄ５が入力されるようになっており、該デジタルデータが１のときにそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｑ３・Ｑ４・Ｑ５に接続し、該デジタルデータが０のときにそれぞれ節点Ｐ３・Ｐ４・Ｐ５を接続端子Ｒ３・Ｒ４・Ｒ５に接続する。
【００６５】
接続切り替え部（切り替え手段）２４はスイッチＳＷＣを備えている。スイッチＳＷＣは、入力端子ＰＣを複数の接続端子、ここでは接続端子Ｖ１および接続端子Ｖ２と接続および遮断するスイッチである。本実施の形態では、接続端子Ｖ１には基準電圧ＶＨ が印加されており、接続端子Ｖ２には基準電圧ＶＬ が印加されている。この他、基準電圧ＶＨ と基準電圧ＶＬ との中間の電圧が印加される接続端子に接続するようになっていてもよい。スイッチＳＷＣは、比較信号ＣＳによって上記接続および遮断を切り替えることができるようになっており、これによりオフセットレベル制御電圧を切り替えることができる。
【００６６】
次に、上記の構成のＤ／Ａコンバータ１０の動作について説明する。
【００６７】
ここでもう一度、初段Ｄ／Ａコンバータ１の動作について図１３を用いて説明する。図１３の抵抗ストリング型Ｄ／Ａコンバータ９１ｂは、抵抗ストリング１１１、基準電圧スイッチ１１２、基準電圧ＶＨ バッファアンブ１１３、および基準電圧ＶＬ バッファアンプ１１４を備えており、例えば、上位ｍビットのデジタル入力が「１１１」時には抵抗ｒ０の両端の各電圧をスイッチＳＨ０とＳＬ０（ＳＨ１と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。また、上位ｍビットが「１１０」時には抵抗ｒ１の両端の各電圧をスイッチＳＨ１（Ｓ１０と同じ）とＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。以下、上位ｍビットの「０００」までデジタル入力に応じてスイッチを操作することで基準電圧ＶＨ ・ＶＬ が出力される。
【００６８】
ここで、図１１の抵抗ストリング型Ｄ／Ａコンバータ９１ａと違うのは、抵抗ストリング型Ｄ／Ａコンバータ９１ａでは基準電圧ＶＨ は常に基準電圧ＶＬ より高い電圧レベルで出力されるのに対し、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは上記ｍビットのデジタル入力に応じて基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルが交互に入れ替わることである。つまり、偶数スイッチＳＨｘ、ＳＬｘ（ｘは偶数）がオンになる上位ｍビットのデジタル入力の場合には、基準電圧ＶＨ の電圧レベルが基準電圧ＶＬ のレベルよりも高くなる。したがって、比較器４が出力する比較信号ＣＳはＨＩＧＨとなる。一方、奇数スイッチＳＨｙ、ＳＬｙ（ｙは奇数）がオンになる上位ｍビットのデジタル入力の場合には、基準電圧ＶＬ の電圧レベルが基準電圧ＶＨ のレベルよりも高くなるので、比較信号ＣＳ＝ＬＯＷとなる。この動作により、図３に示すように、抵抗ストリング型Ｄ／Ａコンバータ９１ｂでは、上位ｍビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない。
【００６９】
ある上位ｍビットに対する次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲は、接続端子Ｖ１に基準電圧ＶＨ が入力され接続端子Ｖ２に基準電圧ＶＬ が入力されているときに、比較信号ＣＳによって入力端子ＰＣに基準電圧ＶＬ が入力された場合には図４（ａ）に示すようにＶＬ 〜（ＶＨ −１ＬＳＢ）の範囲となり、また比較信号ＣＳによって入力端子ＰＣに基準電圧ＶＨ が入力された場合には図４（ｂ）に示すように、（ＶＬ ＋１ＬＳＢ）〜ＶＨ の範囲となる。
【００７０】
また、スイッチＳＷＣによって入力端子ＰＣを接続Ｖ２端子（基準電圧ＶＬ ）に固定して接続したときの、各上位ｍビットに対する次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧範囲を図５（ａ）に示す。
【００７１】
上位ｍビットのデジタル入力が「１１１」であるときには図１３の抵抗ｒ０の両端の各電圧をスイッチＳＨ０およびＳＬ０（ＳＨ１と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも高くなるので、比較器４が出力する比較信号ＣＳはＨＩＧＨになり、下位ｎビットのデジタルデータは反転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１１１」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態０（ＳＨ０／ＳＬ０）で選択される基準電圧範囲」に示されている。
【００７２】
次に、入力される上位ｍビットのデジタルデータが「１１０」であるときには図１３の抵抗ｒ１の両端の各電圧をスイッチＳＨ１（ＳＬ０と同じ）およびＳＬ１（ＳＨ２と同じ）をオンにして基準電圧ＶＬ と基準電圧ＶＨ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも低くなるので、比較器４が出力する比較信号ＣＳはＬＯＷになり、下位ｎビットのデジタルデータは反転器５により反転されて次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１１０」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態１（ＳＨ１／ＳＬ１）で選択される基準電圧範囲」に示されている。
【００７３】
また次に、入力される上位ｍビットのデジタルデータが「１０１」であるときには図１３の抵抗ｒ２の両端の各電圧をスイッチＳＨ２（ＳＬ１と同じ）およびＳＬ２（ＳＨ３と同じ）をオンにして基準電圧ＶＨ と基準電圧ＶＬ として出力する。この場合、基準電圧ＶＨ が基準電圧ＶＬ よりも高くなるので、比較器４が出力する比較信号ＣＳはＨＩＧＨになり、下位ｎビットのデジタルデータは反転器５により反転されずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に入力される。入力される上位ｍビットが「１０１」であるときの下位ｎビットのデジタルデータの範囲「１１１」〜「０００」におけるアナログ出力電圧が、図５（ａ）の「スイッチ状態２（ＳＨ２／ＳＬ２）で選択される基準電圧範囲」に示されている。
【００７４】
ここで図５（ａ）のアナログ出力電圧範囲を見ると、上位ｍビットが「１１１」で下位ｎビットが「０００」であるときと、上位ｍビットが「１１０」で下位ｎビットが「１１１」であるときとで同じアナログ出力電圧値をとり（差分が０ＬＳＢ）、また上位ｍビットが「１１０」で下位ｎビットが「０００」であるときと、上位ｍビットが「１０１」で下位ｎビットが「１１１」であるときとでアナログ出力電圧値が２ＬＳＢの差になっていることがわかる。この図から、上位ｍビットに対してスイッチ状態が奇数にあるとき（例えば上位ｍビットが「１１０」）の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のアナログ出力電圧値を１ＬＳＢだけ下方に動かすことによって、図５（ｂ）に示すようにどのビット時も１ＬＳＢずつの均等な変化（すなわち微分非線型性：ＤＮＬ＝０）になることがわかる。
【００７５】
つまり、上位ｍビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号ＣＳ＝ＨＩＧＨのときには、接続切り替え部２４のスイッチＳＷＣによりオフセットレベル制御抵抗２２の入力端子ＰＣを接続端子Ｖ２（基準電圧ＶＬ ）に接続し、上位ｍビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号ＣＳ＝ＬＯＷのときには、接続切り替え部２４のスイッチＳＷＣによりオフセットレベル制御抵抗２２の入力端子ＰＣを接続端子Ｖ１（基準電圧ＶＨ ）に接続するように、スイッチＳＷＣの接続および遮断を切り替える。従って、上位ｍビットが「１１１」、「１０１」、「０１１」、「００１」であり、基準電圧ＶＨ が基準電圧ＶＬ よりも高いとき、すなわち、比較信号ＣＳ＝ＨＩＧＨであるときには、オフセットレベル制御抵抗２４の入力端子ＰＣに基準電圧ＶＨ を入力し、上位ｍビットが「１１０」、「１００」、「０１０」、「０００」であり、基準電圧ＶＨ が基準電圧ＶＬ よりも低いとき、すなわち、比較信号ＣＳ＝ＬＯＷであるときには、オフセットレベル制御抵抗２４の入力端子ＰＣに基準電圧ＶＬ を入力するように切り替える。このように上位ｍビットのデジタルデータの値に応じて接続切り替え部２４のスイッチＳＷＣを切り替えることによって、どのビットの切替え時も図５（ｂ）に示すような１ＬＳＢの変化（微分非線型性：ＤＮＬ＝０）が得られ、不連続性が補償される。
【００７６】
なお、基準電圧ＶＨ ・ＶＬ は交換器などを経ずに、従って変動を受けすにスイッチ群２３および接続切り替え部２４に入力されるので、これらに入力されるまでの単調性は確保されている。また、スイッチ群２３のスイッチＳＷ３〜ＳＷ５は後述するように抵抗値の調整を行うことができるので、スイッチ群２３を経てもなお単調性は確保することができる。一方、接続切り替え部２４のスイッチＳＷＣによる変動を受けるのはオフセットレベル制御抵抗２２への入力電圧だけであり、オフセットレベル制御抵抗２２はＤ／Ａ変換そのものではなくオフセット制御に用いられるため、オフセットレベル制御抵抗２２への入力電圧が基準電圧ＶＨ ・ＶＬ の間のどの値をとってもアナログ出力電圧Ａｏｕｔには１ＬＳＢ以下の影響しか与えない。従って、スイッチＳＷＣのオン抵抗によりＤ／Ａ変換精度の劣化が問題となることない。
【００７７】
このように、本実施の形態に係るＤ／Ａコンバータ回路１０によれば、初段Ｄ／Ａコンバータ１が、基準電圧ＶＨ の電圧レベルと基準電圧ＶＬ の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２でＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。
【００７８】
さらに、上記比較器４は、初段Ｄ／Ａコンバータ１が出力する両基準電圧ＶＨ ・ＶＬ を比較して、比較信号ＣＳを生成するので、比較信号ＣＳが生成された時点では、必ず、両基準電圧ＶＨ ・ＶＬ が出力されている。
【００７９】
ここで、例えば、デジタル入力データＤｉｎの上位ｍビットに基づいて、両基準電圧ＶＨ ・ＶＬ の高低関係を推定し、推定結果に基づいて、反転器５の反転／非反転動作を制御した場合、推定する回路の動作速度の方が、初段Ｄ／Ａコンバータ１の動作速度よりも速いと、デジタル入力データＤｉｎの切り替わり時に、正しい両基準電圧ＶＨ ・ＶＬ が出力される前に、推定結果を示す制御信号が出力される虞れがある。この場合、タイミングを制御するための回路（例えば、制御信号を遅延させるラッチ回路など）を設けて、反転器５の反転／非反転動作を遅延させないと、初段Ｄ／Ａコンバータ１から両基準電圧ＶＨ ・ＶＬ が出力される前に、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２のＤ／Ａ変換処理が始まってしまい、デジタル入力データＤｉｎの切り替わり時に、不所望なアナログ出力電圧Ａｏｕｔ（Ｄ／Ａコンバータでは「グリッチ」と呼ばれる）が出力される虞れがある。
【００８０】
これに対して、本実施形態に係るＤ／Ａコンバータ回路１０では、上記比較器４は、初段Ｄ／Ａコンバータ１が出力する両基準電圧ＶＨ ・ＶＬ を比較して、比較信号ＣＳを生成するので、比較信号ＣＳが生成された時点では、必ず、両基準電圧ＶＨ ・ＶＬ が出力されている。この結果、特に、タイミングを制御する回路を設けなくても、デジタル入力データＤｉｎの切り替わり時において、グリッジの発生を防止できる。
【００８１】
これらの結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができる。
【００８２】
また、Ｄ／Ａコンバータ回路１０によれば、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２は接続切り替え部２４によってオフセットレベル制御抵抗２２の入力端子ＰＣに入力される電圧を切り替えるので、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより基準電圧ＶＨ ・ＶＬ の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【００８３】
また、Ｄ／Ａコンバータ回路１０によれば、接続切り替え部２４は比較器４が生成する比較信号ＣＳに基づいてオフセットレベル制御抵抗２２の入力端子ＰＣに入力される電圧を切り替えるので、入力端子ＰＣに入力される電圧を自動的に切り替えることができる。
【００８４】
また、Ｄ／Ａコンバータ回路１０によれば、接続切り替え部２４が切り替える電圧として基準電圧ＶＨ および基準電圧ＶＬ を含んでおり、入力端子ＰＣに入力される電圧を基準電圧ＶＨ および基準電圧ＶＬ に切り替えることができるので、上位ｍビットが切り替わることにより基準電圧ＶＨ および基準電圧ＶＬ の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【００８５】
また、Ｄ／Ａコンバータ回路１０は、初段Ｄ／Ａコンバータ１として抵抗ストリング型Ｄ／Ａコンバータ回路９１ｂが設けられるものとして説明したが、次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ２に対する初段Ｄ／Ａコンバータ１としては、基準電圧ＶＨ ・ＶＬ を出力するＤ／Ａコンバータであれば設けられることが可能である。基準電圧ＶＨ ・ＶＬ の高低関係が一定であっても構わない。
【００８６】
なお、図２には、前述したように初段Ｄ／Ａコンバータ１の次段のＤ／Ａコンバータとして最も基本的なＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータにオフセットレベル制御電圧の切り替え部２４を追加した構成を示した。この次段のＤ／Ａコンバータに用いるＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータは、抵抗値Ｒと抵抗値２Ｒとの比を確実に１：２にするためにＲ側に常時オンのスイッチを挿入した構成や、抵抗値２Ｒとしての抵抗をスイッチ群２３のスイッチのオン抵抗分を元々差し引いて作りこむことにより１：２の比を補償したＲ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータに接続切り替え部２４を追加した構成などの、スイッチのオン抵抗も含んで１：２の比を実現する構成を用いることも可能である。
【００８７】
また、次段Ｒ−２Ｒ抵抗ラダー型Ｄ／Ａコンバータ２のスイッチ群２３を構成するスイッチＳＷ３〜ＳＷ５や接続切り替え部２４のスイッチＳＷＣは、図６（ｂ）に示すようにＣＭＯＳトランジスタ構造で構成するのが好ましい。これによれば、オフセットレベル制御抵抗２２の入力端子ＰＣに入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができる。これらのスイッチの動作を制御する信号として信号Ｄが与えられる場合に、図６（ａ）に示すようにインバータ３１によって信号Ｄから反転信号ＤＢを生成しておき、図６（ｂ）に示すようにＮ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３５のゲートに信号Ｄを入力し、Ｐ型ＭＯＳトランジスタ３３およびＮ型ＭＯＳトランジスタ３４のゲートに反転信号ＤＢを入力する。スイッチＳＷ３〜ＳＷ５の場合には信号Ｄは反転器５から入力されるデジタルデータＤ３〜Ｄ５に相当し、スイッチＳＷＣの場合には信号Ｄは比較信号ＣＳを反転させた信号に相当する。また、端子ＯＵＴは、スイッチＳＷ３〜ＳＷ５の場合には入力端子Ｐ３〜Ｐ５であり、スイッチＳＷＣの場合には入力端子ＰＣである。
【００８８】
また、図６の場合は、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５はそれぞれ対になって動作するアナログスイッチであり、各スイッチはＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの相補型で動作する。基準電圧ＶＨ 、ＶＬ が電源電圧に近いレベルの場合は、Ｎ型ＭＯＳトランジスタ３２・３４がオンし、基準電圧ＶＨ 、ＶＬ がグランドに近いレベルの場合は、Ｐ型ＭＯＳトランジスタ３３・３５がオンになるため、接続端子Ｑ３〜Ｑ５やＱＣ、接続端子Ｒ３〜Ｒ５やＲＣの、電源電圧からグランドレベルまでの全範囲を通すことでき、Ｄ／Ａコンバータ回路１０のダイナミックレンジを拡大することができる。
【００８９】
また、図７（ｂ）に示すように、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２と、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトランジスタ４４とがそれぞれダミースイッチとして設けられてもよい。図７（ａ）は、図６（ａ）と同様に、インバータ３１によって信号Ｄから反転信号ＤＢを生成する状態を示している。Ｎ型ＭＯＳトランジスタ４１とＰ型ＭＯＳトランジスタ４２とは互いに並列で、これらはＮ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３と端子ＯＵＴとの間に、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３が設けられる信号線と並列になるように備えられている。Ｎ型ＭＯＳトランジスタ４１は同極性のＮ型ＭＯＳトランジスタ３２と、Ｐ型ＭＯＳトランジスタ４２は同極性のＰ型ＭＯＳトランジスタ３３と、それぞれゲート信号が逆位相となって入力される。Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５に対する関係も、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２の、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３に対する関係と同様である。
【００９０】
このようにして、Ｎ型ＭＯＳトランジスタ４１およびＰ型ＭＯＳトランジスタ４２からなるダミースイッチは、Ｎ型ＭＯＳトランジスタ３２およびＰ型ＭＯＳトランジスタ３３からなるアナログスイッチと直列に接続され、Ｎ型ＭＯＳトランジスタ４３およびＰ型ＭＯＳトランジスタ４４からなるダミースイッチは、Ｎ型ＭＯＳトランジスタ３４およびＰ型ＭＯＳトランジスタ３５からなるアナログスイッチと直列に接続される。従って、アナログスイッチのオン時にソースーバルクおよびドレインーバルク間に蓄積された電荷が、アナログスイッチのオン状態からオフ状態への移行時に分配されるクロックフィードスルーにより発生するノイズ（クロックノイズ）をキャンセルすることができる。
【００９１】
また、上述したＤ／Ａコンバータ回路１０は、１つの集積回路内に形成することができる。このとき、初段Ｄ／Ａコンバータ１に基準電圧ＶＨ、ＶＬを与える基準電圧発生回路６を備えていることにより、基準電圧ＶＨ、ＶＬを同一集積回路内で発生することができ、該集積回路の外部から基準電圧を与える必要がなくなる。
【００９２】
また、上述のＤ／Ａコンバータ回路１０は、例えばＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）仕様の携帯端末装置におけるアナログフロントエンド（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）での制御電圧発生回路として用いることができる。これにより、制御電圧発生回路のＤ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００９３】
さらに、上述のＤ／Ａコンバータ回路１０は、オーディオ装置のボリューム制御回路などにも用いることができる。これにより、ボリューム制御回路のＤ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができる。
【００９４】
【発明の効果】
本発明のＤ／Ａコンバータ回路は、以上のように、上記第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第１の値であるときに上記第１の基準電圧が入力されるとともに、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第２の値であるときに上記第２の基準電圧が入力され、上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧の電圧レベルよりも高いことを示す場合に上記下位ｎビットのデジタルデータをそのまま上記第２のＤ／Ａコンバータに入力する一方、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧レベルよりも低いことを示す場合に上記下位ｎビットのデジタルデータの上記第１の値と上記第２の値とを入れ替えて上記第２のＤ／Ａコンバータに入力する反転手段とを備えている構成である。
【００９５】
それゆえ、第１のＤ／Ａコンバータが、第１の基準電圧の電圧レベルと第２の基準電圧の電圧レベルとの高低関係が上位ｍビットに応じて変化するものであっても、交換器などを用いずに第２のＤ／ＡコンバータでＤ／Ａ変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いＤ／Ａ変換精度が得られる。さらに、上記比較手段が第１のＤ／Ａコンバータが出力する第１および第２の基準電圧に基づいて比較信号を生成するので、タイミングを制御するための回路を特に設けなくても、比較信号が生成された時点では、必ず、第１および第２の基準電圧が出力されている。
【００９６】
この結果、次段のｎビットＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータで使用する２種類の基準電圧をｍビットＤ／Ａコンバータで生成して（ｍ＋ｎ）ビットＤ／Ａ変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることのできるＤ／Ａコンバータ回路を提供することができるという効果を奏する。
【００９７】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記第２のＤ／Ａコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えている構成である。
【００９８】
それゆえ、（ｍ＋ｎ）ビットのデジタルデータの上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができるという効果を奏する。
【００９９】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【０１００】
それゆえ、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができるという効果を奏する。
【０１０１】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段が切り替える電圧として上記第１の基準電圧および上記第２の基準電圧を含んでいる構成である。
【０１０２】
それゆえ、上位ｍビットが切り替わることにより第１および第２の基準電圧の電圧レベルが切り替わるときにも、下位ｎビットのみが切り替わるときと同じように微分非線型性を抑制することができるという効果を奏する。
【０１０３】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うＣＭＯＳトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【０１０４】
それゆえ、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をＣＭＯＳプロセスで簡単に作成することができるという効果を奏する。
【０１０５】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記スイッチをＰ型とＮ型との相補型で動作させる構成である。
【０１０６】
それゆえ、各接続端子の電源電圧からＧＮＤレベルまでの全範囲を通すことができ、Ｄ／Ａコンバータ回路のダイナミックレンジを拡大することができるという効果を奏する。
【０１０７】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタからなり各極性のＭＯＳトランジスタに入力されるゲート信号が同極性の上記スイッチのＭＯＳトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備える構成である。
【０１０８】
それゆえ、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができるという効果を奏する。
【０１０９】
さらに本発明のＤ／Ａコンバータ回路は、以上のように、１つの集積回路内に形成され、上記第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えている構成である。
【０１１０】
それゆえ、原基準電圧を集積回路の外部から原基準電圧を与える必要がないという効果を奏する。
【０１１１】
また、本発明の携帯端末装置は、以上のように、前記いずれかのＤ／Ａコンバータ回路を備える構成である。
【０１１２】
それゆえ、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができるという効果を奏する。
【０１１３】
また、本発明のオーディオ装置は、以上のように、前記いずれかのＤ／Ａコンバータ回路を備えている構成である。
【０１１４】
それゆえ、オーディオ装置のボリューム制御回路など、Ｄ／Ａ変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いＤ／Ａ変換精度を得ることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＤ／Ａコンバータの構成を示すブロック図である。
【図２】図１のＤ／Ａコンバータが備える次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図である。
【図３】図１のＤ／Ａコンバータが備える初段Ｄ／Ａコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図４】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの特定の上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲の一例を示す入力−出力対応図である。
【図５】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図６】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳスイッチで構成する場合に用いられる回路を示す回路図である。
【図７】（ａ）および（ｂ）は、図２の次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータの各スイッチをＣＭＯＳスイッチで構成するとともにさらにダミースイッチを設ける場合に用いられる回路を示す回路図である。
【図８】従来のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータの構成を示す回路図である。
【図９】（ａ）ないし（ｃ）は、図８のＲ−２Ｒラダー抵抗型Ｄ／Ａコンバータのデジタル入力データに対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図１０】従来の２段階Ｄ／Ａコンバータの構成を示すブロック図である。
【図１１】図１０の２段階Ｄ／Ａコンバータが備える初段Ｄ／Ａコンバータの構成を示す回路図である。
【図１２】図１１の初段Ｄ／Ａコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図１３】従来の２段階Ｄ／Ａコンバータが備える他の初段Ｄ／Ａコンバータの構成を示す回路図である。
【図１４】図１３の初段Ｄ／Ａコンバータを備える従来の２段階Ｄ／Ａコンバータの構成を示すブロック図である。
【図１５】（ａ）および（ｂ）は、図１４の２段階Ｄ／Ａコンバータが備える交換器を構成する場合に用いられる回路を示す回路図である。
【符号の説明】
１ 初段Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）
２ 次段Ｒ−２Ｒラダー抵抗型Ｄ／Ａコンバータ（第２のＤ／Ａコ
ンバータ）
４ 比較器（比較手段）
５ 反転器（反転手段）
６ 基準電圧発生回路（原基準電圧生成手段）
１０ Ｄ／Ａコンバータ回路
２２ オフセットレベル制御抵抗
２４ 接続切り替え部（切り替え手段）
３２、３４ Ｎ型ＭＯＳトランジスタ
３３、３５ Ｐ型ＭＯＳトランジスタ
４１、４３ Ｎ型ＭＯＳトランジスタ
４２、４４ Ｐ型ＭＯＳトランジスタ
９１ｂ 抵抗ストリング型Ｄ／Ａコンバータ（第１のＤ／Ａコンバータ）
ＣＳ 比較信号
Ｄ３〜Ｄ５ デジタルデータ
Ｐ３〜Ｐ５ 入力端子
ＰＣ 入力端子
ＱＣ、ＲＣ 接続端子
ＳＷＣ スイッチ
ＶＨ、ＶＬ 原基準電圧
ＶＨ 基準電圧（第１の基準電圧）
ＶＬ 基準電圧（第２の基準電圧）
Claims (10)
- （ｍ＋ｎ）ビットのデジタル入力データの上位ｍビットに応じた互いに電圧レベルの異なる第１の基準電圧と第２の基準電圧とを生成する第１のＤ／Ａコンバータが設けられ、
上記デジタル入力データの下位ｎビットの情報と上記第１の基準電圧および上記第２の基準電圧とを用いて上記デジタル入力データを上記第１の基準電圧および上記第２の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するＲ−２Ｒラダー抵抗型の第２のＤ／Ａコンバータを備えるＤ／Ａコンバータ回路において、
上記第２のＤ／Ａコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第１の値であるときに上記第１の基準電圧が入力されるとともに、上記第２のＤ／Ａコンバータに入力されるデジタルデータが２値のうちの第２の値であるときに上記第２の基準電圧が入力され、
上記第１のＤ／Ａコンバータがそれぞれ出力する第１および第２の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、
上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧の電圧レベルよりも高いことを示す場合に上記下位ｎビットのデジタルデータをそのまま上記第２のＤ／Ａコンバータに入力する一方、上記比較信号が上記第１の基準電圧の電圧レベルが上記第２の基準電圧レベルよりも低いことを示す場合に上記下位ｎビットのデジタルデータの上記第１の値と上記第２の値とを入れ替えて上記第２のＤ／Ａコンバータに入力する反転手段とを備えていることを特徴とするＤ／Ａコンバータ回路。 - 上記第２のＤ／Ａコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴とする請求項１に記載のＤ／Ａコンバータ回路。
- 上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴とする請求項２に記載のＤ／Ａコンバータ回路。
- 上記切り替え手段が切り替える電圧として上記第１の基準電圧および上記第２の基準電圧を含んでいることを特徴とする請求項２または３に記載のＤ／Ａコンバータ回路。
- 上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うＣＭＯＳトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴とする請求項２ないし４のいずれかに記載のＤ／Ａコンバータ回路。
- 上記スイッチをＰ型とＮ型との相補型で動作させることを特徴とする請求項５に記載のＤ／Ａコンバータ回路。
- 上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なＰ型ＭＯＳトランジスタおよびＮ型ＭＯＳトランジスタからなり各極性のＭＯＳトランジスタに入力されるゲート信号が同極性の上記スイッチのＭＯＳトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴とする請求項６に記載のＤ／Ａコンバータ回路。
- １つの集積回路内に形成され、
上記第１のＤ／Ａコンバータが上記第１の基準電圧および上記第２の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴とする請求項１ないし７のいずれかに記載のＤ／Ａコンバータ回路。 - 請求項１ないし８のいずれかに記載のＤ／Ａコンバータ回路を備えることを特徴とする携帯端末装置。
- 請求項１ないし８のいずれかに記載のＤ／Ａコンバータ回路を備えていることを特徴とするオーディオ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211006A JP2004056463A (ja) | 2002-07-19 | 2002-07-19 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002211006A JP2004056463A (ja) | 2002-07-19 | 2002-07-19 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004056463A true JP2004056463A (ja) | 2004-02-19 |
Family
ID=31934361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002211006A Withdrawn JP2004056463A (ja) | 2002-07-19 | 2002-07-19 | Ｄ／ａコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004056463A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2009077025A (ja) * | 2007-09-19 | 2009-04-09 | Renesas Technology Corp | 半導体集積回路 |
| JP2014184573A (ja) * | 2013-03-22 | 2014-10-02 | Seiko Epson Corp | 液体吐出装置および容量性負荷駆動回路 |
| JP2016189539A (ja) * | 2015-03-30 | 2016-11-04 | ラピスセミコンダクタ株式会社 | Ｒ−２ｒラダー抵抗回路、ラダー抵抗型ｄ／ａ変換回路、及び半導体装置 |
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-
2002
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