JP2004056463A - D/aコンバータ回路およびそれを備えた携帯端末装置ならびにオーディオ装置 - Google Patents
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Abstract
【課題】タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできる複数段階のD/Aコンバータ回路を提供する。
【解決手段】比較器4は、初段D/Aコンバータ1が上位mビットのデジタルデータに応じて生成する基準電圧VH ・VL の電圧レベルを比較し、比較信号CSを出力する。反転器5は比較信号CSから基準電圧VH の方が高いと判定したときは下位nビットのデジタルデータをそのまま出力し、低いと判定したときは反転して出力する。次段R−2Rラダー抵抗型D/Aコンバータ2は基準電圧VH ・VL を切り替えるスイッチを反転器5からのデジタルデータで動作させ、デジタル入力データDinに対応するアナログ出力電圧値を出力する。
【選択図】 図1
【解決手段】比較器4は、初段D/Aコンバータ1が上位mビットのデジタルデータに応じて生成する基準電圧VH ・VL の電圧レベルを比較し、比較信号CSを出力する。反転器5は比較信号CSから基準電圧VH の方が高いと判定したときは下位nビットのデジタルデータをそのまま出力し、低いと判定したときは反転して出力する。次段R−2Rラダー抵抗型D/Aコンバータ2は基準電圧VH ・VL を切り替えるスイッチを反転器5からのデジタルデータで動作させ、デジタル入力データDinに対応するアナログ出力電圧値を出力する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、入力されるデジタル信号をアナログ信号に変換するR−2Rラダー抵抗網を用いたD/Aコンバータ回路に関し、特に2段階のD/A変換処理にて分解能向上を図る2段階D/Aコンバータ回路に関するものである。
【0002】
【従来の技術】
R−2Rラダー抵抗網からなるD/A(デジタルーアナログ)コンバータは、デジタル入力信号をアナログ信号に変換して出力する回路で、例えば図8に示すR−2R抵抗ラダー型D/Aコンバータ70のように、抵抗値がR、2R(RとRとの直列抵抗値)の抵抗から成る抵抗網71と、この抵抗網71に接続されたスイッチ群73と、オフセットレベル制御抵抗72とから構成される。図8では、スイッチ群73を構成するスイッチSW3・SW4・SW5にそれぞれ、デジタル入力信号D3・D4・D5が入力される3ビットの例が示されている。デジタル入力信号D3はMSBであり、デジタル入力信号D5はLSBである。オフセットレベル制御抵抗72の一端はオフセット端子OFFCRとなっている。
【0003】
R−2R抵抗ラダー型D/Aコンバータ70の動作原理を、図8を用いてより具体的に説明する。スイッチ群73のスイッチSW3〜SW5は、対応するデジタル入力がHIGHであるときにVddを、LOWであるときにGndを抵抗網71に入力するように切り替わる。デジタル入力信号D3〜D5の入力によって、アナログ出力電圧Aoutは、
Aout= {(D3×22 十D4×21 十D5×20 )/23 }Vdd+ オフセット
と表現できる。ここで、Dn(n=3,4,5)は0または1(デジタル入力コードによる)である。オフセットは、オフセット端子OFFCRに入力される電圧によって変動する。
【0004】
図9(a)に示すように、オフセット端子OFFCRにGndを入力したときにはアナログ出力はGnd〜(Vdd−1LSB)となり、図9(b)に示すように、オフセット端子OFFCRにVddを入力したときのアナログ出力は(Gnd+1LSB)〜Vddとなる。また、図9(c)に示すように、オフセット端子OFFCRにGndとVddとの中間値の電圧を入力したときのアナログ出力は図8(a)および(b)の中間の値をとる。
【0005】
このR−2R抵抗ラダー型D/Aコンバータ70は、Rと2Rとの比が正確に1:2のときに上式のアナログ出力Aoutを出力するが、図8からも明らかなように実際はスイッチSW3〜SW5のオン抵抗により、2R側が2R+α(αはスイッチのオン抵抗)であり、特開平01−042924号公報、特開平02−013014号公報、特開平02−202227号公報や特開平04−138725号公報などに開示されている内容では、R側にも常時オンのスイッチを入れて、R側と2R側との1:2の比を補償している。また2R側の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作りこみ、1:2の比を補償することも可能である。また、特開平3−77430号公報では、オフセットレベル制御抵抗の入力端子に入力される電圧を、2R側の入力端子に入力される上限電圧と下限電圧とに切り替えることにより、抵抗素子の高精度化を図らずに高分解能および高精度のD/Aコンバータを実現している。
【0006】
また、このR−2R抵抗ラダー型D/Aコンバータは、図8のR−2Rラダー抵抗型D/Aコンバータ70からも分かるように、デジタル入力信号のビット数nに対する必要なユニット抵抗Rの数は3n+1と計算される。従って、バイナリ抵抗型D/Aコンバータ(ビット数nに対してユニット抵抗数2n −1)に比べて抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶対値ではなく比精度を確保するだけで高性能のD/Aコンバータを構成できるため、IC化に有利な方式である。
【0007】
しかしながら、上記R−2Rラダー抵抗型D/Aコンバータでのラダー抵抗網に用いられる抵抗間の比精度はトリミング無しで0.05%程度までしか得られないため、10ビット以上のD/AコンバータをR−2R抵抗ラダー網のみで構成するのは困難である。
【0008】
コストのかかるトリミングをせずに分解能を上げるには、図10に示す2段階D/Aコンバータ回路90のようにD/A変換を2段階(一般に複数段でよい)で処理する方法がある。2段階D/Aコンバータ回路90は、初段D/Aコンバータ91、次段R−2Rラダー抵抗型D/Aコンバータ92、ラッチ回路93、および基準電圧発生回路94を備えている。2段階処理の最初のD/A変換処理を行う初段D/Aコンバータ91には、クロック信号CKに従ってラッチ回路93によってラッチが行われたデジタル入力データDinの上位mビットのデジタル入力が行われる。初段D/Aコンバータ91では、上位mビットに応じたアナログ出力電圧と上記上位mビットに1を加えたデジタル入力に応じたアナログ出力電圧を、基準電圧発生回路94から入力される基準電圧VH・VLを用いてそれぞれ基準電圧VL 、基準電圧VH として出力する。
【0009】
2段階処理の次のD/A変換処理を行う次段R−2Rラダー抵抗型D/Aコンバータ92には、クロック信号CKに従ってラッチ回路93によってラッチが行われたデジタル入力データDinの下位nビットのデジタル入力が行われる。次段R−2Rラダー抵抗型D/Aコンバータ92では、初段D/Aコンバータ91から入力される基準電圧VL ・VH と下位nビットとからデジタル入力データDinの最終的なアナログ信号Aoutを生成して出力する。この次段R−2Rラダー抵抗型D/Aコンバータ92には、前述した図8に示すようなR−2Rラダー抵抗型D/Aコンバータが用いられ、図8におけるVddを基準電圧VHH、GNDを基準電圧VLLとすることができる。
【0010】
また、初段D/Aコンバータ91の例として、図11に示す抵抗ストリング型(電圧ポテンショメータ型とも呼ばれる)D/Aコンバータ91aを用いる。図11ではデジタル入力データDinの上位ビットが3ビットで8段階の例を示してある。抵抗ストリング型D/Aコンバータ91aは、抵抗ストリング101、基準電圧スイッチ102・103、上限基準電圧VHHバッファアンプ104、および下限基準電圧VLLバッファアンプ105を備えている。
【0011】
抵抗ストリング101は抵抗r0〜r7が直列に接続された分圧回路であり、抵抗r0側の一端に基準電圧VHが、抵抗r7側の一端に基準電圧VLがそれぞれ入力される。基準電圧スイッチ102はスイッチSH0〜SH7を備えており、各スイッチは順に抵抗r0〜r7の基準電圧VH入力側一端の電圧を上限基準電圧VHHバッファアンプ104に入力するためのスイッチである。基準電圧スイッチ103はスイッチSL0〜SL7を備えており、各スイッチは順に抵抗r0〜r7の基準電圧VL入力側一端の電圧を下限基準電圧VLLバッファアンプ105に入力するためのスイッチである。各スイッチは、図11には図示しないが図10に図示した初段D/Aコンバータ91の内部のデコーダによる上位3ビットのデコード結果に応じた制御信号で開閉される。
【0012】
上限基準電圧VHHバッファアンプ104は基準電圧スイッチ102のいずれかのスイッチを介して入力される電圧を上限基準電圧VHHとして出力する。下限基準電圧VLLバッファアンプ105は基準電圧スイッチ103のいずれかのスイッチを介して入力される電圧を下限基準電圧VLLとして出力する。
【0013】
上記の構成の抵抗ストリング型D/Aコンバータ91aでは、例えば、デジタル入力データDinの上位3ビットが「111」であるときには抵抗r0の両端の各電圧をスイッチSH0およびSL0をオンにして上限基準電圧VHHと下限基準電圧VLLとして出力する。また、上位3ビットが「110」であるときには抵抗r1の両端の各電圧をスイッチSH1およびSL1をオンにして上限基準電圧VHHと下限基準電圧VLLとして出力する。以下、上位3ビットの「000」までをデジタル入力に応じてスイッチを操作することにより基準電圧VH ・VL としての上限基準電圧VHHと下限基準電圧VLLとが出力される。
【0014】
但し、ここで用いられる上限基準電圧VHHバッファアンプ104および下限基準電圧VLLバッファアンプ105の出力電圧には、通常、バッファアンプの入力トランジスタのバラツキに起因するオフセットが存在するため、図12に示すように初段D/Aコンバータ91aでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点が発生する可能性がある。従って、単調性および連続性を必須とする用途では、図13のようにスイッチの接続を工夫した抵抗ストリング型D/Aコンバータ91bが用いられる。
【0015】
図13の抵抗ストリング型D/Aコンバータ91bは、抵抗ストリング111、基準電圧スイッチ112、基準電圧VH バッファアンプ113、および基準電圧VL バッファアンプ114を備えている。抵抗ストリング111は図11の抵抗ストリング101と同じ構成である。基準電圧スイッチ112はスイッチSH0〜SH7およびスイッチSL0〜SL7を備えており、スイッチSLkとスイッチSH(k+1)(k=0,1,2,…6)とを同じスイッチが兼ねている。スイッチSH0・SH2(SL1)・SH4(SL3)・SH6(SL5)の各スイッチは順に抵抗r0・r2・r4・r6の基準電圧VH入力側一端の電圧を基準電圧VH バッファアンプ113に入力するためのスイッチであり、スイッチSL7は抵抗r7の基準電圧VL入力側一端の電圧を基準電圧VH バッファアンプ113に入力するためのスイッチである。スイッチSH1(SL0)・SH3(SL4)・SH5(SL4)・SH7(SL6)の各スイッチは順に抵抗r1・r3・r5・r7の基準電圧VH入力側一端の電圧を基準電圧VL バッファアンプ114に入力するためのスイッチである。各スイッチは、図13には図示しないが図14に図示した抵抗ストリング型D/Aコンバータ91bの内部のデコーダによる上位3ビットのデコード結果に応じた制御信号で開閉される。
【0016】
基準電圧VH バッファアンプ113は基準電圧スイッチ112から入力される電圧を基準電圧VH として出力し、基準電圧VL バッファアンプ114は基準電圧スイッチ112から入力される電圧を基準電圧VL として出力する。
【0017】
上記の構成の抵抗ストリング型D/Aコンバータ91bでは、例えば、デジタル入力データDinの上位3ビットが「111」であるときには抵抗r0の両端の各電圧をスイッチSH0およびSL0(SH1)をオンにして基準電圧VH と基準電圧VL として出力する。また、上位3ビットが「110」であるときには抵抗r1の両端の各電圧をスイッチSH1(SL0)およびSL1(SH2)をオンにして基準電圧VL と基準電圧VH として出力する。以下、上位3ビットの「000」までデジタル入力に応じてスイッチを操作することで基準電圧VH ・VL が出力される。この結果、抵抗ストリング型D/Aコンバータ91bでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点は発生しない。
【0018】
ここで、図11の抵抗ストリング型D/Aコンバータ91aと異なるのは、抵抗ストリング型D/Aコンバータ91aでは基準電圧VH は常に基準電圧VL よりも高い電圧レベルで出力されるのに対し、抵抗ストリング型D/Aコンバータ91bではデジタル入力に応じて基準電圧VH と基準電圧VL との電圧レベルが交互に入れ替わることである。結果として、図13の抵抗ストリング型D/Aコンバータ91bを用いる2段階D/Aコンバータには、図14に示す2段階D/Aコンバータ回路121のように交換器122が追加される。
【0019】
この交換器122は、基準電圧VH が基準電圧がVL よりも電圧レベルの高いときには、基準電圧VH を上限基準電圧VHHとして、基準電圧VL を下限基準電圧VLLとして出力する。また先の理由によって基準電圧VH が基準電圧VL よりも電圧レベルの低いときには、基準電圧VL を上限基準電圧VHHとして、基準電圧VH を下限基準電圧VLLとして出力し、次段R−2Rラダー型D/Aコンバータ92の基準電圧として用いる。これらの電圧レベルの判定と実際に基準電圧レベルとの交換を行うかどうかは、抵抗ストリング型D/Aコンバータ91bによる上位3ビットのデコード結果から発生させた、基準電圧VH と基準電圧VL との大小関係を示す制御信号CEにて制御する。
【0020】
上記交換器122は図15(a)に示すスイッチSW11・SW12・SW13・SW14のようなスイッチで構成されるのが通常である。図15(a)では、スイッチSW11・SW14に制御信号CEが、スイッチSW12・SW13に制御信号CEの反転信号CEbが入力され、スイッチSW11・SW14がオン(閉)状態のときにはスイッチSW12・SW13がオフ(開)状態、スイッチSW11・SW14がオフ状態のときにはスイッチSW12・SW13がオン状態となるように制御される。また、反転信号CEbは図15(b)に示すように制御信号CEをインバータ131に通して生成する。
【0021】
このように基準電圧VH と基準電圧VL との電圧レベルを交互に入れ替え、次段D/Aコンバータの基準電圧として出力する2段階D/Aコンバータ回路は、『INTEGRATED ANALOG−TO−DIGITAL AND DIGITAL−TO−ANALOG CONVERTERS』,pp233−234,Kluwer Academic Publishers,1994,に紹介されている。
【0022】
【発明が解決しようとする課題】
しかしながら、R−2Rラダー抵抗型D/Aコンバータを次段に用いる2段階D/Aコンバータ回路においては、このように交換器が複数のスイッチを含んでおり、スイッチの製造ばらつきによりスイッチ個々のオン抵抗にはばらつきが生じる可能性がある。従って、図10の基準電圧VH が同じ電圧レベルであっても、例えば図15(a)のSW11を介して上限基準電圧VHHとして出力するのか、SW12を介して下限基準電圧VLLとして出力するのかといったようにオン状態とするスイッチが異なることによって交換器の出力電圧レベルが変動することがある。
【0023】
また、交換器のスイッチのオン抵抗(α)により、等価的に次段R−2Rラダー抵抗型D/Aコンバータにおける2R側の抵抗値が2R+αとなり、Rと2Rとの抵抗比が変動して、αの値によってはD/Aコンバータとして精度よく動作しない可能性がある。
【0024】
このように、従来の2段階D/Aコンバータ回路には、次段のnビットR−2Rラダー抵抗型D/AコンバータのD/A変換精度が劣化する、すなわち2段階D/Aコンバータ回路全体としてのD/A変換精度が劣化することがあるので、出力アナログ電圧値の単調性および連続性の確保が困難であるという問題がある。
【0025】
本発明は、上記従来の間題点を解決するためになされたもので、その目的は、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路、およびそれを備えた携帯端末装置ならびにオーディオ装置を提供することにある。
【0026】
【課題を解決するための手段】
本発明のD/Aコンバータ回路は、上記課題を解決するために、(m+n)ビットのデジタル入力データの上位mビットに応じた互いに電圧レベルの異なる第1の基準電圧と第2の基準電圧とを生成する第1のD/Aコンバータが設けられ、上記デジタル入力データの下位nビットの情報と上記第1の基準電圧および上記第2の基準電圧とを用いて上記デジタル入力データを上記第1の基準電圧および上記第2の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するR−2Rラダー抵抗型の第2のD/Aコンバータを備えるD/Aコンバータ回路において、以下の手段を講じたことを特徴としている。
【0027】
すなわち、上記第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第1の値であるときに上記第1の基準電圧が入力されるとともに、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第2の値であるときに上記第2の基準電圧が入力されている。さらに、上記D/Aコンバータ回路は、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧の電圧レベルよりも高いことを示す場合に上記下位nビットのデジタルデータをそのまま上記第2のD/Aコンバータに入力する一方、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧レベルよりも低いことを示す場合に上記下位nビットのデジタルデータの上記第1の値と上記第2の値とを入れ替えて上記第2のD/Aコンバータに入力する反転手段とを備えている。
【0028】
上記の発明によれば、設けられた第1のD/Aコンバータが(m+n)ビットのデジタル入力データの上位mビットに応じた互いに電圧レベルの異なる第1および第2の基準電圧を生成し、R−2Rラダー抵抗型の第2のD/Aコンバータに入力する。比較手段は、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成し、反転手段は比較信号が第1の基準電圧の電圧レベルが第2の基準電圧の電圧レベルよりも高いことを示す場合に下位nビットのデジタルデータをそのまま第2のD/Aコンバータに入力する一方、比較信号が第1の基準電圧の電圧レベルが第2の基準電圧レベルよりも低いことを示す場合に下位nビットのデジタルデータの2値のうちの第1の値と第2の値とを入れ替えて第2のD/Aコンバータに入力する。
【0029】
反転手段の上記動作により、第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子に反転手段からデジタルデータが入力されると、第1および第2の基準電圧の電圧レベルの高低に関わらず、下位ビットのデジタルデータが第1の値であるときには常に電圧レベルの高い方の基準電圧が対応する入力端子に入力され、下位ビットのデジタルデータが第2の値であるときには常に電圧レベルの低い方の基準電圧が対応する入力端子に入力される。そして、第2のD/Aコンバータは、下位nビットの情報すなわち反転手段から入力されるデジタルデータと、第1の基準電圧および第2の基準電圧とを用いてデジタル入力データを第1の基準電圧および第2の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換する。
【0030】
従って第1のD/Aコンバータが、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに第2のD/AコンバータでD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。
【0031】
さらに、上記比較手段は、第1のD/Aコンバータが出力する第1および第2の基準電圧に基づいて、比較信号を生成するので、比較信号が生成された時点では、必ず、第1および第2の基準電圧が出力されている。したがって、デジタル入力データの上位mビットに基づいて、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係を推測して、反転手段の反転/非反転動作を制御する構成と異なり、タイミングを制御するための回路、具体的には、第1のD/Aコンバータが第1および第2の基準電圧を生成するまで、反転手段による反転/非反転動作を遅延させるための回路を、特に設けなくても、グリッチが発生するという不具合、すなわち、第1のD/Aコンバータから第1および第2の基準電圧が出力される前に第2のD/Aコンバータの処理が始まってしまい、デジタル入力データの切り替わり時に、不所望なアナログ電圧値が出力されるという不具合を防止できる。
【0032】
この結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができる。
【0033】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記第2のD/Aコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴としている。
【0034】
上記の発明によれば、第2のD/Aコンバータは切り替え手段によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【0035】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【0036】
上記の発明によれば、切り替え手段は比較手段が生成する制御信号に基づいてオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができる。
【0037】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段が切り替える電圧として上記第1の基準電圧および上記第2の基準電圧を含んでいることを特徴としている。
【0038】
上記の発明によれば、切り替え手段はオフセットレベル制御抵抗の入力端子に入力される電圧を第1の基準電圧および第2の基準電圧に切り替えることができるので、上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【0039】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うCMOSトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【0040】
上記の発明によれば、CMOSトランジスタ構造のスイッチによる接続および遮断によって、電圧の異なる複数の接続端子のいずれかをオフセットレベル制御抵抗の入力端子と接続し、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える。従って、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができる。
【0041】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記スイッチをP型とN型との相補型で動作させることを特徴としている。
【0042】
上記の発明によれば、各スイッチはP型とN型との相補型で動作するので、各接続端子の電源電圧からGNDレベルまでの全範囲を通すことができ、D/Aコンバータ回路のダイナミックレンジを拡大することができる。
【0043】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なP型MOSトランジスタおよびN型MOSトランジスタからなり各極性のMOSトランジスタに入力されるゲート信号が同極性の上記スイッチのMOSトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴としている。
【0044】
上記の発明によれば、上記ダミースイッチを備えるので、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができる。
【0045】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、1つの集積回路内に形成され、上記第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴としている。
【0046】
上記の発明によれば、第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を、同一集積回路内の原基準電圧生成手段によって生成するので、該集積回路の外部から原基準電圧を与える必要がない。
【0047】
また、本発明の携帯端末装置は、上記課題を解決するために、前記いずれかのD/Aコンバータ回路を備えることを特徴としている。
【0048】
上記の発明によれば、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0049】
また、本発明のオーディオ装置は、上記課題を解決するために、前記いずれかのD/Aコンバータ回路を備えていることを特徴としている。
【0050】
上記の発明によれば、オーディオ装置のボリューム制御回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0051】
【発明の実施の形態】
本発明の実施の形態について、図1ないし図7に基づいて説明すれば以下の通りである。
【0052】
図1に、本実施の形態に係るD/Aコンバータ10の構成を示す。D/Aコンバータ10は2段階(m+n)ビットD/Aコンバータであり、初段D/Aコンバータ1、次段R−2Rラダー抵抗型D/Aコンバータ2、ラッチ回路3、比較器4、反転器5、および基準電圧発生回路6を備えている。但し、図14などで示したような、電圧レベルが高い方の基準電圧を上限基準電圧に、電圧レベルが低い方の基準電圧を下限基準電圧に交換する交換器は使用しない。
【0053】
なお、(m+n)ビットのデジタル入力データDinの上位ビット数mと下位ビット数nとは特に問わないが、ここではともに3ビットとして説明を進める。
【0054】
初段D/Aコンバータ(第1のD/Aコンバータ)1は、デジタル入力データDinの上位mビットに応じた互いに電圧レベルの異なる第1の基準電圧と第2の基準電圧とを生成する。ここでは、D/Aコンバータ10を例えば10ビット以上といった高分解能で単調性および連続性を確保することができるものとするために、初段D/Aコンバータ1として、上位mビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない図14の抵抗ストリング型D/Aコンバータ91bを用いることとし、基準電圧VH を第1の基準電圧、基準電圧VL を第2の基準電圧とする。
【0055】
次段R−2Rラダー抵抗型D/Aコンバータ2については後述する。
【0056】
ラッチ回路3は、入力されるクロック信号CKに従ってデジタル入力データDinのラッチを行い、上位mビットのデジタルデータを出力して初段D/Aコンバータ1に入力するとともに、下位nビットのデジタルデータを出力して反転器5に入力する。
【0057】
比較器(比較手段)4は、初段D/Aコンバータ1から入力される基準電圧VH の電圧レベルと基準電圧VL の電圧レベルとの高低関係を判定し、判定した高低関係に応じた比較信号CSを生成して出力する。基準電圧VH の電圧レベルが基準電圧VL の電圧レベルよりも高い(VH >VL )場合には比較信号CS=HIGHとなり、基準電圧VH の電圧レベルが基準電圧VL の電圧レベルよりも低い(VH <VL )場合には比較信号CS=LOWとなる。出力された比較信号CSは反転器5および次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。
【0058】
反転器(反転手段)5は、比較信号CSがHIGHの場合に下位nビットのデジタルデータをそのまま次段R−2Rラダー抵抗型D/Aコンバータ2に入力する一方、比較信号CSがLOWの場合に下位nビットのデジタルデータの2値のうちの第1の値と第2の値とを入れ替えて次段R−2Rラダー抵抗型D/Aコンバータ2に入力する。ここでは、第1の値は1であり、第2の値は0である。
【0059】
基準電圧発生回路(原基準電圧生成手段)6は、初段D/Aコンバータ1が基準電圧VH および基準電圧VL を生成するための原基準電圧である基準電圧VH・VLを例えばバンドギヤップリファレンス回路などを用いて生成して出力し、初段D/Aコンバータ1に入力する。
【0060】
次段R−2Rラダー抵抗型D/Aコンバータ(第2のD/Aコンバータ)2は、デジタル入力データDinの下位nビットの情報と基準電圧VH および基準電圧VL とを用いて、デジタル入力データDinを基準電圧VH および基準電圧VL の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換して出力する。下位nビットの情報は反転器5から入力されるデジタルデータであって、比較信号CSがHIGHの場合には下位nビットのデジタルデータそのものであり、比較信号CSがLOWの場合には下位nビットの1と0とが入れ替わったデジタルデータである。
【0061】
図2に示すように、次段R−2Rラダー抵抗型D/Aコンバータ2は、抵抗網21、オフセットレベル制御抵抗22、スイッチ群23、および接続切り替え部24を備えている。抵抗網21とオフセットレベル制御抵抗22とでラダー抵抗網が構成される。
【0062】
抵抗網21は、抵抗値Rの8つの抵抗、下位ビット数nに対応して抵抗同士が梯子接続される節点N3・N4・N5、下位nビットの最上位ビット(デジタル入力データDinの4ビット目)入力側の入力端子P3、デジタル入力データDinの5ビット目入力側の入力端子P4、および、下位nビットの最下位ビット(デジタル入力データDinの6ビット目)入力側の入力端子P5を備えている。節点N3と節点N4、また、節点N4と節点N5とはそれぞれ抵抗値Rの抵抗で接続されている。節点N3と入力端子P3、節点N4と入力端子P4、また、節点N5と入力端子P5は、それぞれ抵抗値2Rの抵抗(抵抗値Rの2つの抵抗の直列抵抗)で接続されている。また、節点N3から、デジタル入力データDinに対応するアナログ出力電圧Aoutが出力される。
【0063】
オフセットレベル制御抵抗22は、抵抗値Rの2つの抵抗、および、オフセットレベル制御電圧が入力される入力端子PCを備えている。前記節点N5と入力端子PCとは抵抗値2Rの抵抗(上記抵抗値Rの2つの抵抗の直列抵抗)で接続されている。
【0064】
スイッチ群23はスイッチSW3・SW4・SW5を備えている。スイッチSW3は、節点P3を、基準電圧VH が印加されている接続端子Q3および基準電圧VL が印加されている接続端子R3と接続および遮断するスイッチである。スイッチSW4は、節点P4を、基準電圧VH が印加されている接続端子Q4および基準電圧VL が印加されている接続端子R4と接続および遮断するスイッチである。スイッチSW5は、節点P5を、基準電圧VH が印加されている接続端子Q5および基準電圧VL が印加されている接続端子R5と接続および遮断するスイッチである。スイッチSW3・SW4・SW5には上記接続および遮断を切り替える制御信号として、それぞれ反転器5から出力される下位nビットの各ビットのデジタルデータD3・D4・D5が入力されるようになっており、該デジタルデータが1のときにそれぞれ節点P3・P4・P5を接続端子Q3・Q4・Q5に接続し、該デジタルデータが0のときにそれぞれ節点P3・P4・P5を接続端子R3・R4・R5に接続する。
【0065】
接続切り替え部(切り替え手段)24はスイッチSWCを備えている。スイッチSWCは、入力端子PCを複数の接続端子、ここでは接続端子V1および接続端子V2と接続および遮断するスイッチである。本実施の形態では、接続端子V1には基準電圧VH が印加されており、接続端子V2には基準電圧VL が印加されている。この他、基準電圧VH と基準電圧VL との中間の電圧が印加される接続端子に接続するようになっていてもよい。スイッチSWCは、比較信号CSによって上記接続および遮断を切り替えることができるようになっており、これによりオフセットレベル制御電圧を切り替えることができる。
【0066】
次に、上記の構成のD/Aコンバータ10の動作について説明する。
【0067】
ここでもう一度、初段D/Aコンバータ1の動作について図13を用いて説明する。図13の抵抗ストリング型D/Aコンバータ91bは、抵抗ストリング111、基準電圧スイッチ112、基準電圧VH バッファアンブ113、および基準電圧VL バッファアンプ114を備えており、例えば、上位mビットのデジタル入力が「111」時には抵抗r0の両端の各電圧をスイッチSH0とSL0(SH1と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。また、上位mビットが「110」時には抵抗r1の両端の各電圧をスイッチSH1(S10と同じ)とSL1(SH2と同じ)をオンにして基準電圧VL と基準電圧VH として出力する。以下、上位mビットの「000」までデジタル入力に応じてスイッチを操作することで基準電圧VH ・VL が出力される。
【0068】
ここで、図11の抵抗ストリング型D/Aコンバータ91aと違うのは、抵抗ストリング型D/Aコンバータ91aでは基準電圧VH は常に基準電圧VL より高い電圧レベルで出力されるのに対し、抵抗ストリング型D/Aコンバータ91bでは上記mビットのデジタル入力に応じて基準電圧VH および基準電圧VL の電圧レベルが交互に入れ替わることである。つまり、偶数スイッチSHx、SLx(xは偶数)がオンになる上位mビットのデジタル入力の場合には、基準電圧VH の電圧レベルが基準電圧VL のレベルよりも高くなる。したがって、比較器4が出力する比較信号CSはHIGHとなる。一方、奇数スイッチSHy、SLy(yは奇数)がオンになる上位mビットのデジタル入力の場合には、基準電圧VL の電圧レベルが基準電圧VH のレベルよりも高くなるので、比較信号CS=LOWとなる。この動作により、図3に示すように、抵抗ストリング型D/Aコンバータ91bでは、上位mビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない。
【0069】
ある上位mビットに対する次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧範囲は、接続端子V1に基準電圧VH が入力され接続端子V2に基準電圧VL が入力されているときに、比較信号CSによって入力端子PCに基準電圧VL が入力された場合には図4(a)に示すようにVL 〜(VH −1LSB)の範囲となり、また比較信号CSによって入力端子PCに基準電圧VH が入力された場合には図4(b)に示すように、(VL +1LSB)〜VH の範囲となる。
【0070】
また、スイッチSWCによって入力端子PCを接続V2端子(基準電圧VL )に固定して接続したときの、各上位mビットに対する次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧範囲を図5(a)に示す。
【0071】
上位mビットのデジタル入力が「111」であるときには図13の抵抗r0の両端の各電圧をスイッチSH0およびSL0(SH1と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。この場合、基準電圧VH が基準電圧VL よりも高くなるので、比較器4が出力する比較信号CSはHIGHになり、下位nビットのデジタルデータは反転器5により反転されずに次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「111」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態0(SH0/SL0)で選択される基準電圧範囲」に示されている。
【0072】
次に、入力される上位mビットのデジタルデータが「110」であるときには図13の抵抗r1の両端の各電圧をスイッチSH1(SL0と同じ)およびSL1(SH2と同じ)をオンにして基準電圧VL と基準電圧VH として出力する。この場合、基準電圧VH が基準電圧VL よりも低くなるので、比較器4が出力する比較信号CSはLOWになり、下位nビットのデジタルデータは反転器5により反転されて次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「110」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態1(SH1/SL1)で選択される基準電圧範囲」に示されている。
【0073】
また次に、入力される上位mビットのデジタルデータが「101」であるときには図13の抵抗r2の両端の各電圧をスイッチSH2(SL1と同じ)およびSL2(SH3と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。この場合、基準電圧VH が基準電圧VL よりも高くなるので、比較器4が出力する比較信号CSはHIGHになり、下位nビットのデジタルデータは反転器5により反転されずに次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「101」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態2(SH2/SL2)で選択される基準電圧範囲」に示されている。
【0074】
ここで図5(a)のアナログ出力電圧範囲を見ると、上位mビットが「111」で下位nビットが「000」であるときと、上位mビットが「110」で下位nビットが「111」であるときとで同じアナログ出力電圧値をとり(差分が0LSB)、また上位mビットが「110」で下位nビットが「000」であるときと、上位mビットが「101」で下位nビットが「111」であるときとでアナログ出力電圧値が2LSBの差になっていることがわかる。この図から、上位mビットに対してスイッチ状態が奇数にあるとき(例えば上位mビットが「110」)の次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧値を1LSBだけ下方に動かすことによって、図5(b)に示すようにどのビット時も1LSBずつの均等な変化(すなわち微分非線型性:DNL=0)になることがわかる。
【0075】
つまり、上位mビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号CS=HIGHのときには、接続切り替え部24のスイッチSWCによりオフセットレベル制御抵抗22の入力端子PCを接続端子V2(基準電圧VL )に接続し、上位mビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号CS=LOWのときには、接続切り替え部24のスイッチSWCによりオフセットレベル制御抵抗22の入力端子PCを接続端子V1(基準電圧VH )に接続するように、スイッチSWCの接続および遮断を切り替える。従って、上位mビットが「111」、「101」、「011」、「001」であり、基準電圧VH が基準電圧VL よりも高いとき、すなわち、比較信号CS=HIGHであるときには、オフセットレベル制御抵抗24の入力端子PCに基準電圧VH を入力し、上位mビットが「110」、「100」、「010」、「000」であり、基準電圧VH が基準電圧VL よりも低いとき、すなわち、比較信号CS=LOWであるときには、オフセットレベル制御抵抗24の入力端子PCに基準電圧VL を入力するように切り替える。このように上位mビットのデジタルデータの値に応じて接続切り替え部24のスイッチSWCを切り替えることによって、どのビットの切替え時も図5(b)に示すような1LSBの変化(微分非線型性:DNL=0)が得られ、不連続性が補償される。
【0076】
なお、基準電圧VH ・VL は交換器などを経ずに、従って変動を受けすにスイッチ群23および接続切り替え部24に入力されるので、これらに入力されるまでの単調性は確保されている。また、スイッチ群23のスイッチSW3〜SW5は後述するように抵抗値の調整を行うことができるので、スイッチ群23を経てもなお単調性は確保することができる。一方、接続切り替え部24のスイッチSWCによる変動を受けるのはオフセットレベル制御抵抗22への入力電圧だけであり、オフセットレベル制御抵抗22はD/A変換そのものではなくオフセット制御に用いられるため、オフセットレベル制御抵抗22への入力電圧が基準電圧VH ・VL の間のどの値をとってもアナログ出力電圧Aoutには1LSB以下の影響しか与えない。従って、スイッチSWCのオン抵抗によりD/A変換精度の劣化が問題となることない。
【0077】
このように、本実施の形態に係るD/Aコンバータ回路10によれば、初段D/Aコンバータ1が、基準電圧VH の電圧レベルと基準電圧VL の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに次段R−2Rラダー抵抗型D/Aコンバータ2でD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。
【0078】
さらに、上記比較器4は、初段D/Aコンバータ1が出力する両基準電圧VH ・VL を比較して、比較信号CSを生成するので、比較信号CSが生成された時点では、必ず、両基準電圧VH ・VL が出力されている。
【0079】
ここで、例えば、デジタル入力データDinの上位mビットに基づいて、両基準電圧VH ・VL の高低関係を推定し、推定結果に基づいて、反転器5の反転/非反転動作を制御した場合、推定する回路の動作速度の方が、初段D/Aコンバータ1の動作速度よりも速いと、デジタル入力データDinの切り替わり時に、正しい両基準電圧VH ・VL が出力される前に、推定結果を示す制御信号が出力される虞れがある。この場合、タイミングを制御するための回路(例えば、制御信号を遅延させるラッチ回路など)を設けて、反転器5の反転/非反転動作を遅延させないと、初段D/Aコンバータ1から両基準電圧VH ・VL が出力される前に、次段R−2Rラダー抵抗型D/Aコンバータ2のD/A変換処理が始まってしまい、デジタル入力データDinの切り替わり時に、不所望なアナログ出力電圧Aout(D/Aコンバータでは「グリッチ」と呼ばれる)が出力される虞れがある。
【0080】
これに対して、本実施形態に係るD/Aコンバータ回路10では、上記比較器4は、初段D/Aコンバータ1が出力する両基準電圧VH ・VL を比較して、比較信号CSを生成するので、比較信号CSが生成された時点では、必ず、両基準電圧VH ・VL が出力されている。この結果、特に、タイミングを制御する回路を設けなくても、デジタル入力データDinの切り替わり時において、グリッジの発生を防止できる。
【0081】
これらの結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができる。
【0082】
また、D/Aコンバータ回路10によれば、次段R−2Rラダー抵抗型D/Aコンバータ2は接続切り替え部24によってオフセットレベル制御抵抗22の入力端子PCに入力される電圧を切り替えるので、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより基準電圧VH ・VL の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【0083】
また、D/Aコンバータ回路10によれば、接続切り替え部24は比較器4が生成する比較信号CSに基づいてオフセットレベル制御抵抗22の入力端子PCに入力される電圧を切り替えるので、入力端子PCに入力される電圧を自動的に切り替えることができる。
【0084】
また、D/Aコンバータ回路10によれば、接続切り替え部24が切り替える電圧として基準電圧VH および基準電圧VL を含んでおり、入力端子PCに入力される電圧を基準電圧VH および基準電圧VL に切り替えることができるので、上位mビットが切り替わることにより基準電圧VH および基準電圧VL の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【0085】
また、D/Aコンバータ回路10は、初段D/Aコンバータ1として抵抗ストリング型D/Aコンバータ回路91bが設けられるものとして説明したが、次段R−2Rラダー抵抗型D/Aコンバータ2に対する初段D/Aコンバータ1としては、基準電圧VH ・VL を出力するD/Aコンバータであれば設けられることが可能である。基準電圧VH ・VL の高低関係が一定であっても構わない。
【0086】
なお、図2には、前述したように初段D/Aコンバータ1の次段のD/Aコンバータとして最も基本的なR−2R抵抗ラダー型D/Aコンバータにオフセットレベル制御電圧の切り替え部24を追加した構成を示した。この次段のD/Aコンバータに用いるR−2R抵抗ラダー型D/Aコンバータは、抵抗値Rと抵抗値2Rとの比を確実に1:2にするためにR側に常時オンのスイッチを挿入した構成や、抵抗値2Rとしての抵抗をスイッチ群23のスイッチのオン抵抗分を元々差し引いて作りこむことにより1:2の比を補償したR−2R抵抗ラダー型D/Aコンバータに接続切り替え部24を追加した構成などの、スイッチのオン抵抗も含んで1:2の比を実現する構成を用いることも可能である。
【0087】
また、次段R−2R抵抗ラダー型D/Aコンバータ2のスイッチ群23を構成するスイッチSW3〜SW5や接続切り替え部24のスイッチSWCは、図6(b)に示すようにCMOSトランジスタ構造で構成するのが好ましい。これによれば、オフセットレベル制御抵抗22の入力端子PCに入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができる。これらのスイッチの動作を制御する信号として信号Dが与えられる場合に、図6(a)に示すようにインバータ31によって信号Dから反転信号DBを生成しておき、図6(b)に示すようにN型MOSトランジスタ32およびP型MOSトランジスタ35のゲートに信号Dを入力し、P型MOSトランジスタ33およびN型MOSトランジスタ34のゲートに反転信号DBを入力する。スイッチSW3〜SW5の場合には信号Dは反転器5から入力されるデジタルデータD3〜D5に相当し、スイッチSWCの場合には信号Dは比較信号CSを反転させた信号に相当する。また、端子OUTは、スイッチSW3〜SW5の場合には入力端子P3〜P5であり、スイッチSWCの場合には入力端子PCである。
【0088】
また、図6の場合は、N型MOSトランジスタ32およびP型MOSトランジスタ33、N型MOSトランジスタ34およびP型MOSトランジスタ35はそれぞれ対になって動作するアナログスイッチであり、各スイッチはP型MOSトランジスタとN型MOSトランジスタとの相補型で動作する。基準電圧VH 、VL が電源電圧に近いレベルの場合は、N型MOSトランジスタ32・34がオンし、基準電圧VH 、VL がグランドに近いレベルの場合は、P型MOSトランジスタ33・35がオンになるため、接続端子Q3〜Q5やQC、接続端子R3〜R5やRCの、電源電圧からグランドレベルまでの全範囲を通すことでき、D/Aコンバータ回路10のダイナミックレンジを拡大することができる。
【0089】
また、図7(b)に示すように、N型MOSトランジスタ41およびP型MOSトランジスタ42と、N型MOSトランジスタ43およびP型MOSトランジスタ44とがそれぞれダミースイッチとして設けられてもよい。図7(a)は、図6(a)と同様に、インバータ31によって信号Dから反転信号DBを生成する状態を示している。N型MOSトランジスタ41とP型MOSトランジスタ42とは互いに並列で、これらはN型MOSトランジスタ32およびP型MOSトランジスタ33と端子OUTとの間に、N型MOSトランジスタ32およびP型MOSトランジスタ33が設けられる信号線と並列になるように備えられている。N型MOSトランジスタ41は同極性のN型MOSトランジスタ32と、P型MOSトランジスタ42は同極性のP型MOSトランジスタ33と、それぞれゲート信号が逆位相となって入力される。N型MOSトランジスタ41およびP型MOSトランジスタ42の、N型MOSトランジスタ34およびP型MOSトランジスタ35に対する関係も、N型MOSトランジスタ41およびP型MOSトランジスタ42の、N型MOSトランジスタ32およびP型MOSトランジスタ33に対する関係と同様である。
【0090】
このようにして、N型MOSトランジスタ41およびP型MOSトランジスタ42からなるダミースイッチは、N型MOSトランジスタ32およびP型MOSトランジスタ33からなるアナログスイッチと直列に接続され、N型MOSトランジスタ43およびP型MOSトランジスタ44からなるダミースイッチは、N型MOSトランジスタ34およびP型MOSトランジスタ35からなるアナログスイッチと直列に接続される。従って、アナログスイッチのオン時にソースーバルクおよびドレインーバルク間に蓄積された電荷が、アナログスイッチのオン状態からオフ状態への移行時に分配されるクロックフィードスルーにより発生するノイズ(クロックノイズ)をキャンセルすることができる。
【0091】
また、上述したD/Aコンバータ回路10は、1つの集積回路内に形成することができる。このとき、初段D/Aコンバータ1に基準電圧VH、VLを与える基準電圧発生回路6を備えていることにより、基準電圧VH、VLを同一集積回路内で発生することができ、該集積回路の外部から基準電圧を与える必要がなくなる。
【0092】
また、上述のD/Aコンバータ回路10は、例えばW−CDMA(Wideband−Code Division Multiple Access)仕様の携帯端末装置におけるアナログフロントエンド(AFE:Analog Front End)での制御電圧発生回路として用いることができる。これにより、制御電圧発生回路のD/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0093】
さらに、上述のD/Aコンバータ回路10は、オーディオ装置のボリューム制御回路などにも用いることができる。これにより、ボリューム制御回路のD/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0094】
【発明の効果】
本発明のD/Aコンバータ回路は、以上のように、上記第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第1の値であるときに上記第1の基準電圧が入力されるとともに、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第2の値であるときに上記第2の基準電圧が入力され、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧の電圧レベルよりも高いことを示す場合に上記下位nビットのデジタルデータをそのまま上記第2のD/Aコンバータに入力する一方、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧レベルよりも低いことを示す場合に上記下位nビットのデジタルデータの上記第1の値と上記第2の値とを入れ替えて上記第2のD/Aコンバータに入力する反転手段とを備えている構成である。
【0095】
それゆえ、第1のD/Aコンバータが、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに第2のD/AコンバータでD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。さらに、上記比較手段が第1のD/Aコンバータが出力する第1および第2の基準電圧に基づいて比較信号を生成するので、タイミングを制御するための回路を特に設けなくても、比較信号が生成された時点では、必ず、第1および第2の基準電圧が出力されている。
【0096】
この結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができるという効果を奏する。
【0097】
さらに本発明のD/Aコンバータ回路は、以上のように、上記第2のD/Aコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えている構成である。
【0098】
それゆえ、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができるという効果を奏する。
【0099】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【0100】
それゆえ、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができるという効果を奏する。
【0101】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段が切り替える電圧として上記第1の基準電圧および上記第2の基準電圧を含んでいる構成である。
【0102】
それゆえ、上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができるという効果を奏する。
【0103】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うCMOSトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【0104】
それゆえ、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができるという効果を奏する。
【0105】
さらに本発明のD/Aコンバータ回路は、以上のように、上記スイッチをP型とN型との相補型で動作させる構成である。
【0106】
それゆえ、各接続端子の電源電圧からGNDレベルまでの全範囲を通すことができ、D/Aコンバータ回路のダイナミックレンジを拡大することができるという効果を奏する。
【0107】
さらに本発明のD/Aコンバータ回路は、以上のように、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なP型MOSトランジスタおよびN型MOSトランジスタからなり各極性のMOSトランジスタに入力されるゲート信号が同極性の上記スイッチのMOSトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備える構成である。
【0108】
それゆえ、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができるという効果を奏する。
【0109】
さらに本発明のD/Aコンバータ回路は、以上のように、1つの集積回路内に形成され、上記第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えている構成である。
【0110】
それゆえ、原基準電圧を集積回路の外部から原基準電圧を与える必要がないという効果を奏する。
【0111】
また、本発明の携帯端末装置は、以上のように、前記いずれかのD/Aコンバータ回路を備える構成である。
【0112】
それゆえ、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができるという効果を奏する。
【0113】
また、本発明のオーディオ装置は、以上のように、前記いずれかのD/Aコンバータ回路を備えている構成である。
【0114】
それゆえ、オーディオ装置のボリューム制御回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るD/Aコンバータの構成を示すブロック図である。
【図2】図1のD/Aコンバータが備える次段R−2Rラダー抵抗型D/Aコンバータの構成を示す回路図である。
【図3】図1のD/Aコンバータが備える初段D/Aコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図4】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの特定の上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲の一例を示す入力−出力対応図である。
【図5】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図6】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各スイッチをCMOSスイッチで構成する場合に用いられる回路を示す回路図である。
【図7】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各スイッチをCMOSスイッチで構成するとともにさらにダミースイッチを設ける場合に用いられる回路を示す回路図である。
【図8】従来のR−2Rラダー抵抗型D/Aコンバータの構成を示す回路図である。
【図9】(a)ないし(c)は、図8のR−2Rラダー抵抗型D/Aコンバータのデジタル入力データに対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図10】従来の2段階D/Aコンバータの構成を示すブロック図である。
【図11】図10の2段階D/Aコンバータが備える初段D/Aコンバータの構成を示す回路図である。
【図12】図11の初段D/Aコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図13】従来の2段階D/Aコンバータが備える他の初段D/Aコンバータの構成を示す回路図である。
【図14】図13の初段D/Aコンバータを備える従来の2段階D/Aコンバータの構成を示すブロック図である。
【図15】(a)および(b)は、図14の2段階D/Aコンバータが備える交換器を構成する場合に用いられる回路を示す回路図である。
【符号の説明】
1 初段D/Aコンバータ(第1のD/Aコンバータ)
2 次段R−2Rラダー抵抗型D/Aコンバータ(第2のD/Aコ
ンバータ)
4 比較器(比較手段)
5 反転器(反転手段)
6 基準電圧発生回路(原基準電圧生成手段)
10 D/Aコンバータ回路
22 オフセットレベル制御抵抗
24 接続切り替え部(切り替え手段)
32、34 N型MOSトランジスタ
33、35 P型MOSトランジスタ
41、43 N型MOSトランジスタ
42、44 P型MOSトランジスタ
91b 抵抗ストリング型D/Aコンバータ(第1のD/Aコンバータ)
CS 比較信号
D3〜D5 デジタルデータ
P3〜P5 入力端子
PC 入力端子
QC、RC 接続端子
SWC スイッチ
VH、VL 原基準電圧
VH 基準電圧(第1の基準電圧)
VL 基準電圧(第2の基準電圧)
【発明の属する技術分野】
本発明は、入力されるデジタル信号をアナログ信号に変換するR−2Rラダー抵抗網を用いたD/Aコンバータ回路に関し、特に2段階のD/A変換処理にて分解能向上を図る2段階D/Aコンバータ回路に関するものである。
【0002】
【従来の技術】
R−2Rラダー抵抗網からなるD/A(デジタルーアナログ)コンバータは、デジタル入力信号をアナログ信号に変換して出力する回路で、例えば図8に示すR−2R抵抗ラダー型D/Aコンバータ70のように、抵抗値がR、2R(RとRとの直列抵抗値)の抵抗から成る抵抗網71と、この抵抗網71に接続されたスイッチ群73と、オフセットレベル制御抵抗72とから構成される。図8では、スイッチ群73を構成するスイッチSW3・SW4・SW5にそれぞれ、デジタル入力信号D3・D4・D5が入力される3ビットの例が示されている。デジタル入力信号D3はMSBであり、デジタル入力信号D5はLSBである。オフセットレベル制御抵抗72の一端はオフセット端子OFFCRとなっている。
【0003】
R−2R抵抗ラダー型D/Aコンバータ70の動作原理を、図8を用いてより具体的に説明する。スイッチ群73のスイッチSW3〜SW5は、対応するデジタル入力がHIGHであるときにVddを、LOWであるときにGndを抵抗網71に入力するように切り替わる。デジタル入力信号D3〜D5の入力によって、アナログ出力電圧Aoutは、
Aout= {(D3×22 十D4×21 十D5×20 )/23 }Vdd+ オフセット
と表現できる。ここで、Dn(n=3,4,5)は0または1(デジタル入力コードによる)である。オフセットは、オフセット端子OFFCRに入力される電圧によって変動する。
【0004】
図9(a)に示すように、オフセット端子OFFCRにGndを入力したときにはアナログ出力はGnd〜(Vdd−1LSB)となり、図9(b)に示すように、オフセット端子OFFCRにVddを入力したときのアナログ出力は(Gnd+1LSB)〜Vddとなる。また、図9(c)に示すように、オフセット端子OFFCRにGndとVddとの中間値の電圧を入力したときのアナログ出力は図8(a)および(b)の中間の値をとる。
【0005】
このR−2R抵抗ラダー型D/Aコンバータ70は、Rと2Rとの比が正確に1:2のときに上式のアナログ出力Aoutを出力するが、図8からも明らかなように実際はスイッチSW3〜SW5のオン抵抗により、2R側が2R+α(αはスイッチのオン抵抗)であり、特開平01−042924号公報、特開平02−013014号公報、特開平02−202227号公報や特開平04−138725号公報などに開示されている内容では、R側にも常時オンのスイッチを入れて、R側と2R側との1:2の比を補償している。また2R側の抵抗値をスイッチのオン抵抗分だけ元々差し引いて作りこみ、1:2の比を補償することも可能である。また、特開平3−77430号公報では、オフセットレベル制御抵抗の入力端子に入力される電圧を、2R側の入力端子に入力される上限電圧と下限電圧とに切り替えることにより、抵抗素子の高精度化を図らずに高分解能および高精度のD/Aコンバータを実現している。
【0006】
また、このR−2R抵抗ラダー型D/Aコンバータは、図8のR−2Rラダー抵抗型D/Aコンバータ70からも分かるように、デジタル入力信号のビット数nに対する必要なユニット抵抗Rの数は3n+1と計算される。従って、バイナリ抵抗型D/Aコンバータ(ビット数nに対してユニット抵抗数2n −1)に比べて抵抗の使用範囲が狭くて済み、しかも抵抗の精度は絶対値ではなく比精度を確保するだけで高性能のD/Aコンバータを構成できるため、IC化に有利な方式である。
【0007】
しかしながら、上記R−2Rラダー抵抗型D/Aコンバータでのラダー抵抗網に用いられる抵抗間の比精度はトリミング無しで0.05%程度までしか得られないため、10ビット以上のD/AコンバータをR−2R抵抗ラダー網のみで構成するのは困難である。
【0008】
コストのかかるトリミングをせずに分解能を上げるには、図10に示す2段階D/Aコンバータ回路90のようにD/A変換を2段階(一般に複数段でよい)で処理する方法がある。2段階D/Aコンバータ回路90は、初段D/Aコンバータ91、次段R−2Rラダー抵抗型D/Aコンバータ92、ラッチ回路93、および基準電圧発生回路94を備えている。2段階処理の最初のD/A変換処理を行う初段D/Aコンバータ91には、クロック信号CKに従ってラッチ回路93によってラッチが行われたデジタル入力データDinの上位mビットのデジタル入力が行われる。初段D/Aコンバータ91では、上位mビットに応じたアナログ出力電圧と上記上位mビットに1を加えたデジタル入力に応じたアナログ出力電圧を、基準電圧発生回路94から入力される基準電圧VH・VLを用いてそれぞれ基準電圧VL 、基準電圧VH として出力する。
【0009】
2段階処理の次のD/A変換処理を行う次段R−2Rラダー抵抗型D/Aコンバータ92には、クロック信号CKに従ってラッチ回路93によってラッチが行われたデジタル入力データDinの下位nビットのデジタル入力が行われる。次段R−2Rラダー抵抗型D/Aコンバータ92では、初段D/Aコンバータ91から入力される基準電圧VL ・VH と下位nビットとからデジタル入力データDinの最終的なアナログ信号Aoutを生成して出力する。この次段R−2Rラダー抵抗型D/Aコンバータ92には、前述した図8に示すようなR−2Rラダー抵抗型D/Aコンバータが用いられ、図8におけるVddを基準電圧VHH、GNDを基準電圧VLLとすることができる。
【0010】
また、初段D/Aコンバータ91の例として、図11に示す抵抗ストリング型(電圧ポテンショメータ型とも呼ばれる)D/Aコンバータ91aを用いる。図11ではデジタル入力データDinの上位ビットが3ビットで8段階の例を示してある。抵抗ストリング型D/Aコンバータ91aは、抵抗ストリング101、基準電圧スイッチ102・103、上限基準電圧VHHバッファアンプ104、および下限基準電圧VLLバッファアンプ105を備えている。
【0011】
抵抗ストリング101は抵抗r0〜r7が直列に接続された分圧回路であり、抵抗r0側の一端に基準電圧VHが、抵抗r7側の一端に基準電圧VLがそれぞれ入力される。基準電圧スイッチ102はスイッチSH0〜SH7を備えており、各スイッチは順に抵抗r0〜r7の基準電圧VH入力側一端の電圧を上限基準電圧VHHバッファアンプ104に入力するためのスイッチである。基準電圧スイッチ103はスイッチSL0〜SL7を備えており、各スイッチは順に抵抗r0〜r7の基準電圧VL入力側一端の電圧を下限基準電圧VLLバッファアンプ105に入力するためのスイッチである。各スイッチは、図11には図示しないが図10に図示した初段D/Aコンバータ91の内部のデコーダによる上位3ビットのデコード結果に応じた制御信号で開閉される。
【0012】
上限基準電圧VHHバッファアンプ104は基準電圧スイッチ102のいずれかのスイッチを介して入力される電圧を上限基準電圧VHHとして出力する。下限基準電圧VLLバッファアンプ105は基準電圧スイッチ103のいずれかのスイッチを介して入力される電圧を下限基準電圧VLLとして出力する。
【0013】
上記の構成の抵抗ストリング型D/Aコンバータ91aでは、例えば、デジタル入力データDinの上位3ビットが「111」であるときには抵抗r0の両端の各電圧をスイッチSH0およびSL0をオンにして上限基準電圧VHHと下限基準電圧VLLとして出力する。また、上位3ビットが「110」であるときには抵抗r1の両端の各電圧をスイッチSH1およびSL1をオンにして上限基準電圧VHHと下限基準電圧VLLとして出力する。以下、上位3ビットの「000」までをデジタル入力に応じてスイッチを操作することにより基準電圧VH ・VL としての上限基準電圧VHHと下限基準電圧VLLとが出力される。
【0014】
但し、ここで用いられる上限基準電圧VHHバッファアンプ104および下限基準電圧VLLバッファアンプ105の出力電圧には、通常、バッファアンプの入力トランジスタのバラツキに起因するオフセットが存在するため、図12に示すように初段D/Aコンバータ91aでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点が発生する可能性がある。従って、単調性および連続性を必須とする用途では、図13のようにスイッチの接続を工夫した抵抗ストリング型D/Aコンバータ91bが用いられる。
【0015】
図13の抵抗ストリング型D/Aコンバータ91bは、抵抗ストリング111、基準電圧スイッチ112、基準電圧VH バッファアンプ113、および基準電圧VL バッファアンプ114を備えている。抵抗ストリング111は図11の抵抗ストリング101と同じ構成である。基準電圧スイッチ112はスイッチSH0〜SH7およびスイッチSL0〜SL7を備えており、スイッチSLkとスイッチSH(k+1)(k=0,1,2,…6)とを同じスイッチが兼ねている。スイッチSH0・SH2(SL1)・SH4(SL3)・SH6(SL5)の各スイッチは順に抵抗r0・r2・r4・r6の基準電圧VH入力側一端の電圧を基準電圧VH バッファアンプ113に入力するためのスイッチであり、スイッチSL7は抵抗r7の基準電圧VL入力側一端の電圧を基準電圧VH バッファアンプ113に入力するためのスイッチである。スイッチSH1(SL0)・SH3(SL4)・SH5(SL4)・SH7(SL6)の各スイッチは順に抵抗r1・r3・r5・r7の基準電圧VH入力側一端の電圧を基準電圧VL バッファアンプ114に入力するためのスイッチである。各スイッチは、図13には図示しないが図14に図示した抵抗ストリング型D/Aコンバータ91bの内部のデコーダによる上位3ビットのデコード結果に応じた制御信号で開閉される。
【0016】
基準電圧VH バッファアンプ113は基準電圧スイッチ112から入力される電圧を基準電圧VH として出力し、基準電圧VL バッファアンプ114は基準電圧スイッチ112から入力される電圧を基準電圧VL として出力する。
【0017】
上記の構成の抵抗ストリング型D/Aコンバータ91bでは、例えば、デジタル入力データDinの上位3ビットが「111」であるときには抵抗r0の両端の各電圧をスイッチSH0およびSL0(SH1)をオンにして基準電圧VH と基準電圧VL として出力する。また、上位3ビットが「110」であるときには抵抗r1の両端の各電圧をスイッチSH1(SL0)およびSL1(SH2)をオンにして基準電圧VL と基準電圧VH として出力する。以下、上位3ビットの「000」までデジタル入力に応じてスイッチを操作することで基準電圧VH ・VL が出力される。この結果、抵抗ストリング型D/Aコンバータ91bでの上位ビットの切り替え時に、アナログ出力電圧範囲の境界に不連続点は発生しない。
【0018】
ここで、図11の抵抗ストリング型D/Aコンバータ91aと異なるのは、抵抗ストリング型D/Aコンバータ91aでは基準電圧VH は常に基準電圧VL よりも高い電圧レベルで出力されるのに対し、抵抗ストリング型D/Aコンバータ91bではデジタル入力に応じて基準電圧VH と基準電圧VL との電圧レベルが交互に入れ替わることである。結果として、図13の抵抗ストリング型D/Aコンバータ91bを用いる2段階D/Aコンバータには、図14に示す2段階D/Aコンバータ回路121のように交換器122が追加される。
【0019】
この交換器122は、基準電圧VH が基準電圧がVL よりも電圧レベルの高いときには、基準電圧VH を上限基準電圧VHHとして、基準電圧VL を下限基準電圧VLLとして出力する。また先の理由によって基準電圧VH が基準電圧VL よりも電圧レベルの低いときには、基準電圧VL を上限基準電圧VHHとして、基準電圧VH を下限基準電圧VLLとして出力し、次段R−2Rラダー型D/Aコンバータ92の基準電圧として用いる。これらの電圧レベルの判定と実際に基準電圧レベルとの交換を行うかどうかは、抵抗ストリング型D/Aコンバータ91bによる上位3ビットのデコード結果から発生させた、基準電圧VH と基準電圧VL との大小関係を示す制御信号CEにて制御する。
【0020】
上記交換器122は図15(a)に示すスイッチSW11・SW12・SW13・SW14のようなスイッチで構成されるのが通常である。図15(a)では、スイッチSW11・SW14に制御信号CEが、スイッチSW12・SW13に制御信号CEの反転信号CEbが入力され、スイッチSW11・SW14がオン(閉)状態のときにはスイッチSW12・SW13がオフ(開)状態、スイッチSW11・SW14がオフ状態のときにはスイッチSW12・SW13がオン状態となるように制御される。また、反転信号CEbは図15(b)に示すように制御信号CEをインバータ131に通して生成する。
【0021】
このように基準電圧VH と基準電圧VL との電圧レベルを交互に入れ替え、次段D/Aコンバータの基準電圧として出力する2段階D/Aコンバータ回路は、『INTEGRATED ANALOG−TO−DIGITAL AND DIGITAL−TO−ANALOG CONVERTERS』,pp233−234,Kluwer Academic Publishers,1994,に紹介されている。
【0022】
【発明が解決しようとする課題】
しかしながら、R−2Rラダー抵抗型D/Aコンバータを次段に用いる2段階D/Aコンバータ回路においては、このように交換器が複数のスイッチを含んでおり、スイッチの製造ばらつきによりスイッチ個々のオン抵抗にはばらつきが生じる可能性がある。従って、図10の基準電圧VH が同じ電圧レベルであっても、例えば図15(a)のSW11を介して上限基準電圧VHHとして出力するのか、SW12を介して下限基準電圧VLLとして出力するのかといったようにオン状態とするスイッチが異なることによって交換器の出力電圧レベルが変動することがある。
【0023】
また、交換器のスイッチのオン抵抗(α)により、等価的に次段R−2Rラダー抵抗型D/Aコンバータにおける2R側の抵抗値が2R+αとなり、Rと2Rとの抵抗比が変動して、αの値によってはD/Aコンバータとして精度よく動作しない可能性がある。
【0024】
このように、従来の2段階D/Aコンバータ回路には、次段のnビットR−2Rラダー抵抗型D/AコンバータのD/A変換精度が劣化する、すなわち2段階D/Aコンバータ回路全体としてのD/A変換精度が劣化することがあるので、出力アナログ電圧値の単調性および連続性の確保が困難であるという問題がある。
【0025】
本発明は、上記従来の間題点を解決するためになされたもので、その目的は、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路、およびそれを備えた携帯端末装置ならびにオーディオ装置を提供することにある。
【0026】
【課題を解決するための手段】
本発明のD/Aコンバータ回路は、上記課題を解決するために、(m+n)ビットのデジタル入力データの上位mビットに応じた互いに電圧レベルの異なる第1の基準電圧と第2の基準電圧とを生成する第1のD/Aコンバータが設けられ、上記デジタル入力データの下位nビットの情報と上記第1の基準電圧および上記第2の基準電圧とを用いて上記デジタル入力データを上記第1の基準電圧および上記第2の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するR−2Rラダー抵抗型の第2のD/Aコンバータを備えるD/Aコンバータ回路において、以下の手段を講じたことを特徴としている。
【0027】
すなわち、上記第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第1の値であるときに上記第1の基準電圧が入力されるとともに、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第2の値であるときに上記第2の基準電圧が入力されている。さらに、上記D/Aコンバータ回路は、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧の電圧レベルよりも高いことを示す場合に上記下位nビットのデジタルデータをそのまま上記第2のD/Aコンバータに入力する一方、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧レベルよりも低いことを示す場合に上記下位nビットのデジタルデータの上記第1の値と上記第2の値とを入れ替えて上記第2のD/Aコンバータに入力する反転手段とを備えている。
【0028】
上記の発明によれば、設けられた第1のD/Aコンバータが(m+n)ビットのデジタル入力データの上位mビットに応じた互いに電圧レベルの異なる第1および第2の基準電圧を生成し、R−2Rラダー抵抗型の第2のD/Aコンバータに入力する。比較手段は、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成し、反転手段は比較信号が第1の基準電圧の電圧レベルが第2の基準電圧の電圧レベルよりも高いことを示す場合に下位nビットのデジタルデータをそのまま第2のD/Aコンバータに入力する一方、比較信号が第1の基準電圧の電圧レベルが第2の基準電圧レベルよりも低いことを示す場合に下位nビットのデジタルデータの2値のうちの第1の値と第2の値とを入れ替えて第2のD/Aコンバータに入力する。
【0029】
反転手段の上記動作により、第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子に反転手段からデジタルデータが入力されると、第1および第2の基準電圧の電圧レベルの高低に関わらず、下位ビットのデジタルデータが第1の値であるときには常に電圧レベルの高い方の基準電圧が対応する入力端子に入力され、下位ビットのデジタルデータが第2の値であるときには常に電圧レベルの低い方の基準電圧が対応する入力端子に入力される。そして、第2のD/Aコンバータは、下位nビットの情報すなわち反転手段から入力されるデジタルデータと、第1の基準電圧および第2の基準電圧とを用いてデジタル入力データを第1の基準電圧および第2の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換する。
【0030】
従って第1のD/Aコンバータが、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに第2のD/AコンバータでD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。
【0031】
さらに、上記比較手段は、第1のD/Aコンバータが出力する第1および第2の基準電圧に基づいて、比較信号を生成するので、比較信号が生成された時点では、必ず、第1および第2の基準電圧が出力されている。したがって、デジタル入力データの上位mビットに基づいて、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係を推測して、反転手段の反転/非反転動作を制御する構成と異なり、タイミングを制御するための回路、具体的には、第1のD/Aコンバータが第1および第2の基準電圧を生成するまで、反転手段による反転/非反転動作を遅延させるための回路を、特に設けなくても、グリッチが発生するという不具合、すなわち、第1のD/Aコンバータから第1および第2の基準電圧が出力される前に第2のD/Aコンバータの処理が始まってしまい、デジタル入力データの切り替わり時に、不所望なアナログ電圧値が出力されるという不具合を防止できる。
【0032】
この結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができる。
【0033】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記第2のD/Aコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴としている。
【0034】
上記の発明によれば、第2のD/Aコンバータは切り替え手段によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【0035】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【0036】
上記の発明によれば、切り替え手段は比較手段が生成する制御信号に基づいてオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えるので、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができる。
【0037】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段が切り替える電圧として上記第1の基準電圧および上記第2の基準電圧を含んでいることを特徴としている。
【0038】
上記の発明によれば、切り替え手段はオフセットレベル制御抵抗の入力端子に入力される電圧を第1の基準電圧および第2の基準電圧に切り替えることができるので、上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【0039】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うCMOSトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴としている。
【0040】
上記の発明によれば、CMOSトランジスタ構造のスイッチによる接続および遮断によって、電圧の異なる複数の接続端子のいずれかをオフセットレベル制御抵抗の入力端子と接続し、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える。従って、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができる。
【0041】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記スイッチをP型とN型との相補型で動作させることを特徴としている。
【0042】
上記の発明によれば、各スイッチはP型とN型との相補型で動作するので、各接続端子の電源電圧からGNDレベルまでの全範囲を通すことができ、D/Aコンバータ回路のダイナミックレンジを拡大することができる。
【0043】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なP型MOSトランジスタおよびN型MOSトランジスタからなり各極性のMOSトランジスタに入力されるゲート信号が同極性の上記スイッチのMOSトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴としている。
【0044】
上記の発明によれば、上記ダミースイッチを備えるので、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができる。
【0045】
さらに本発明のD/Aコンバータ回路は、上記課題を解決するために、1つの集積回路内に形成され、上記第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴としている。
【0046】
上記の発明によれば、第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を、同一集積回路内の原基準電圧生成手段によって生成するので、該集積回路の外部から原基準電圧を与える必要がない。
【0047】
また、本発明の携帯端末装置は、上記課題を解決するために、前記いずれかのD/Aコンバータ回路を備えることを特徴としている。
【0048】
上記の発明によれば、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0049】
また、本発明のオーディオ装置は、上記課題を解決するために、前記いずれかのD/Aコンバータ回路を備えていることを特徴としている。
【0050】
上記の発明によれば、オーディオ装置のボリューム制御回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0051】
【発明の実施の形態】
本発明の実施の形態について、図1ないし図7に基づいて説明すれば以下の通りである。
【0052】
図1に、本実施の形態に係るD/Aコンバータ10の構成を示す。D/Aコンバータ10は2段階(m+n)ビットD/Aコンバータであり、初段D/Aコンバータ1、次段R−2Rラダー抵抗型D/Aコンバータ2、ラッチ回路3、比較器4、反転器5、および基準電圧発生回路6を備えている。但し、図14などで示したような、電圧レベルが高い方の基準電圧を上限基準電圧に、電圧レベルが低い方の基準電圧を下限基準電圧に交換する交換器は使用しない。
【0053】
なお、(m+n)ビットのデジタル入力データDinの上位ビット数mと下位ビット数nとは特に問わないが、ここではともに3ビットとして説明を進める。
【0054】
初段D/Aコンバータ(第1のD/Aコンバータ)1は、デジタル入力データDinの上位mビットに応じた互いに電圧レベルの異なる第1の基準電圧と第2の基準電圧とを生成する。ここでは、D/Aコンバータ10を例えば10ビット以上といった高分解能で単調性および連続性を確保することができるものとするために、初段D/Aコンバータ1として、上位mビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない図14の抵抗ストリング型D/Aコンバータ91bを用いることとし、基準電圧VH を第1の基準電圧、基準電圧VL を第2の基準電圧とする。
【0055】
次段R−2Rラダー抵抗型D/Aコンバータ2については後述する。
【0056】
ラッチ回路3は、入力されるクロック信号CKに従ってデジタル入力データDinのラッチを行い、上位mビットのデジタルデータを出力して初段D/Aコンバータ1に入力するとともに、下位nビットのデジタルデータを出力して反転器5に入力する。
【0057】
比較器(比較手段)4は、初段D/Aコンバータ1から入力される基準電圧VH の電圧レベルと基準電圧VL の電圧レベルとの高低関係を判定し、判定した高低関係に応じた比較信号CSを生成して出力する。基準電圧VH の電圧レベルが基準電圧VL の電圧レベルよりも高い(VH >VL )場合には比較信号CS=HIGHとなり、基準電圧VH の電圧レベルが基準電圧VL の電圧レベルよりも低い(VH <VL )場合には比較信号CS=LOWとなる。出力された比較信号CSは反転器5および次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。
【0058】
反転器(反転手段)5は、比較信号CSがHIGHの場合に下位nビットのデジタルデータをそのまま次段R−2Rラダー抵抗型D/Aコンバータ2に入力する一方、比較信号CSがLOWの場合に下位nビットのデジタルデータの2値のうちの第1の値と第2の値とを入れ替えて次段R−2Rラダー抵抗型D/Aコンバータ2に入力する。ここでは、第1の値は1であり、第2の値は0である。
【0059】
基準電圧発生回路(原基準電圧生成手段)6は、初段D/Aコンバータ1が基準電圧VH および基準電圧VL を生成するための原基準電圧である基準電圧VH・VLを例えばバンドギヤップリファレンス回路などを用いて生成して出力し、初段D/Aコンバータ1に入力する。
【0060】
次段R−2Rラダー抵抗型D/Aコンバータ(第2のD/Aコンバータ)2は、デジタル入力データDinの下位nビットの情報と基準電圧VH および基準電圧VL とを用いて、デジタル入力データDinを基準電圧VH および基準電圧VL の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換して出力する。下位nビットの情報は反転器5から入力されるデジタルデータであって、比較信号CSがHIGHの場合には下位nビットのデジタルデータそのものであり、比較信号CSがLOWの場合には下位nビットの1と0とが入れ替わったデジタルデータである。
【0061】
図2に示すように、次段R−2Rラダー抵抗型D/Aコンバータ2は、抵抗網21、オフセットレベル制御抵抗22、スイッチ群23、および接続切り替え部24を備えている。抵抗網21とオフセットレベル制御抵抗22とでラダー抵抗網が構成される。
【0062】
抵抗網21は、抵抗値Rの8つの抵抗、下位ビット数nに対応して抵抗同士が梯子接続される節点N3・N4・N5、下位nビットの最上位ビット(デジタル入力データDinの4ビット目)入力側の入力端子P3、デジタル入力データDinの5ビット目入力側の入力端子P4、および、下位nビットの最下位ビット(デジタル入力データDinの6ビット目)入力側の入力端子P5を備えている。節点N3と節点N4、また、節点N4と節点N5とはそれぞれ抵抗値Rの抵抗で接続されている。節点N3と入力端子P3、節点N4と入力端子P4、また、節点N5と入力端子P5は、それぞれ抵抗値2Rの抵抗(抵抗値Rの2つの抵抗の直列抵抗)で接続されている。また、節点N3から、デジタル入力データDinに対応するアナログ出力電圧Aoutが出力される。
【0063】
オフセットレベル制御抵抗22は、抵抗値Rの2つの抵抗、および、オフセットレベル制御電圧が入力される入力端子PCを備えている。前記節点N5と入力端子PCとは抵抗値2Rの抵抗(上記抵抗値Rの2つの抵抗の直列抵抗)で接続されている。
【0064】
スイッチ群23はスイッチSW3・SW4・SW5を備えている。スイッチSW3は、節点P3を、基準電圧VH が印加されている接続端子Q3および基準電圧VL が印加されている接続端子R3と接続および遮断するスイッチである。スイッチSW4は、節点P4を、基準電圧VH が印加されている接続端子Q4および基準電圧VL が印加されている接続端子R4と接続および遮断するスイッチである。スイッチSW5は、節点P5を、基準電圧VH が印加されている接続端子Q5および基準電圧VL が印加されている接続端子R5と接続および遮断するスイッチである。スイッチSW3・SW4・SW5には上記接続および遮断を切り替える制御信号として、それぞれ反転器5から出力される下位nビットの各ビットのデジタルデータD3・D4・D5が入力されるようになっており、該デジタルデータが1のときにそれぞれ節点P3・P4・P5を接続端子Q3・Q4・Q5に接続し、該デジタルデータが0のときにそれぞれ節点P3・P4・P5を接続端子R3・R4・R5に接続する。
【0065】
接続切り替え部(切り替え手段)24はスイッチSWCを備えている。スイッチSWCは、入力端子PCを複数の接続端子、ここでは接続端子V1および接続端子V2と接続および遮断するスイッチである。本実施の形態では、接続端子V1には基準電圧VH が印加されており、接続端子V2には基準電圧VL が印加されている。この他、基準電圧VH と基準電圧VL との中間の電圧が印加される接続端子に接続するようになっていてもよい。スイッチSWCは、比較信号CSによって上記接続および遮断を切り替えることができるようになっており、これによりオフセットレベル制御電圧を切り替えることができる。
【0066】
次に、上記の構成のD/Aコンバータ10の動作について説明する。
【0067】
ここでもう一度、初段D/Aコンバータ1の動作について図13を用いて説明する。図13の抵抗ストリング型D/Aコンバータ91bは、抵抗ストリング111、基準電圧スイッチ112、基準電圧VH バッファアンブ113、および基準電圧VL バッファアンプ114を備えており、例えば、上位mビットのデジタル入力が「111」時には抵抗r0の両端の各電圧をスイッチSH0とSL0(SH1と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。また、上位mビットが「110」時には抵抗r1の両端の各電圧をスイッチSH1(S10と同じ)とSL1(SH2と同じ)をオンにして基準電圧VL と基準電圧VH として出力する。以下、上位mビットの「000」までデジタル入力に応じてスイッチを操作することで基準電圧VH ・VL が出力される。
【0068】
ここで、図11の抵抗ストリング型D/Aコンバータ91aと違うのは、抵抗ストリング型D/Aコンバータ91aでは基準電圧VH は常に基準電圧VL より高い電圧レベルで出力されるのに対し、抵抗ストリング型D/Aコンバータ91bでは上記mビットのデジタル入力に応じて基準電圧VH および基準電圧VL の電圧レベルが交互に入れ替わることである。つまり、偶数スイッチSHx、SLx(xは偶数)がオンになる上位mビットのデジタル入力の場合には、基準電圧VH の電圧レベルが基準電圧VL のレベルよりも高くなる。したがって、比較器4が出力する比較信号CSはHIGHとなる。一方、奇数スイッチSHy、SLy(yは奇数)がオンになる上位mビットのデジタル入力の場合には、基準電圧VL の電圧レベルが基準電圧VH のレベルよりも高くなるので、比較信号CS=LOWとなる。この動作により、図3に示すように、抵抗ストリング型D/Aコンバータ91bでは、上位mビットの切り替え時にアナログ出力電圧範囲の境界に不連続点が発生しない。
【0069】
ある上位mビットに対する次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧範囲は、接続端子V1に基準電圧VH が入力され接続端子V2に基準電圧VL が入力されているときに、比較信号CSによって入力端子PCに基準電圧VL が入力された場合には図4(a)に示すようにVL 〜(VH −1LSB)の範囲となり、また比較信号CSによって入力端子PCに基準電圧VH が入力された場合には図4(b)に示すように、(VL +1LSB)〜VH の範囲となる。
【0070】
また、スイッチSWCによって入力端子PCを接続V2端子(基準電圧VL )に固定して接続したときの、各上位mビットに対する次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧範囲を図5(a)に示す。
【0071】
上位mビットのデジタル入力が「111」であるときには図13の抵抗r0の両端の各電圧をスイッチSH0およびSL0(SH1と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。この場合、基準電圧VH が基準電圧VL よりも高くなるので、比較器4が出力する比較信号CSはHIGHになり、下位nビットのデジタルデータは反転器5により反転されずに次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「111」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態0(SH0/SL0)で選択される基準電圧範囲」に示されている。
【0072】
次に、入力される上位mビットのデジタルデータが「110」であるときには図13の抵抗r1の両端の各電圧をスイッチSH1(SL0と同じ)およびSL1(SH2と同じ)をオンにして基準電圧VL と基準電圧VH として出力する。この場合、基準電圧VH が基準電圧VL よりも低くなるので、比較器4が出力する比較信号CSはLOWになり、下位nビットのデジタルデータは反転器5により反転されて次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「110」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態1(SH1/SL1)で選択される基準電圧範囲」に示されている。
【0073】
また次に、入力される上位mビットのデジタルデータが「101」であるときには図13の抵抗r2の両端の各電圧をスイッチSH2(SL1と同じ)およびSL2(SH3と同じ)をオンにして基準電圧VH と基準電圧VL として出力する。この場合、基準電圧VH が基準電圧VL よりも高くなるので、比較器4が出力する比較信号CSはHIGHになり、下位nビットのデジタルデータは反転器5により反転されずに次段R−2Rラダー抵抗型D/Aコンバータ2に入力される。入力される上位mビットが「101」であるときの下位nビットのデジタルデータの範囲「111」〜「000」におけるアナログ出力電圧が、図5(a)の「スイッチ状態2(SH2/SL2)で選択される基準電圧範囲」に示されている。
【0074】
ここで図5(a)のアナログ出力電圧範囲を見ると、上位mビットが「111」で下位nビットが「000」であるときと、上位mビットが「110」で下位nビットが「111」であるときとで同じアナログ出力電圧値をとり(差分が0LSB)、また上位mビットが「110」で下位nビットが「000」であるときと、上位mビットが「101」で下位nビットが「111」であるときとでアナログ出力電圧値が2LSBの差になっていることがわかる。この図から、上位mビットに対してスイッチ状態が奇数にあるとき(例えば上位mビットが「110」)の次段R−2Rラダー抵抗型D/Aコンバータ2のアナログ出力電圧値を1LSBだけ下方に動かすことによって、図5(b)に示すようにどのビット時も1LSBずつの均等な変化(すなわち微分非線型性:DNL=0)になることがわかる。
【0075】
つまり、上位mビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号CS=HIGHのときには、接続切り替え部24のスイッチSWCによりオフセットレベル制御抵抗22の入力端子PCを接続端子V2(基準電圧VL )に接続し、上位mビットに対してスイッチ状態が偶数にあるとき、すなわち比較信号CS=LOWのときには、接続切り替え部24のスイッチSWCによりオフセットレベル制御抵抗22の入力端子PCを接続端子V1(基準電圧VH )に接続するように、スイッチSWCの接続および遮断を切り替える。従って、上位mビットが「111」、「101」、「011」、「001」であり、基準電圧VH が基準電圧VL よりも高いとき、すなわち、比較信号CS=HIGHであるときには、オフセットレベル制御抵抗24の入力端子PCに基準電圧VH を入力し、上位mビットが「110」、「100」、「010」、「000」であり、基準電圧VH が基準電圧VL よりも低いとき、すなわち、比較信号CS=LOWであるときには、オフセットレベル制御抵抗24の入力端子PCに基準電圧VL を入力するように切り替える。このように上位mビットのデジタルデータの値に応じて接続切り替え部24のスイッチSWCを切り替えることによって、どのビットの切替え時も図5(b)に示すような1LSBの変化(微分非線型性:DNL=0)が得られ、不連続性が補償される。
【0076】
なお、基準電圧VH ・VL は交換器などを経ずに、従って変動を受けすにスイッチ群23および接続切り替え部24に入力されるので、これらに入力されるまでの単調性は確保されている。また、スイッチ群23のスイッチSW3〜SW5は後述するように抵抗値の調整を行うことができるので、スイッチ群23を経てもなお単調性は確保することができる。一方、接続切り替え部24のスイッチSWCによる変動を受けるのはオフセットレベル制御抵抗22への入力電圧だけであり、オフセットレベル制御抵抗22はD/A変換そのものではなくオフセット制御に用いられるため、オフセットレベル制御抵抗22への入力電圧が基準電圧VH ・VL の間のどの値をとってもアナログ出力電圧Aoutには1LSB以下の影響しか与えない。従って、スイッチSWCのオン抵抗によりD/A変換精度の劣化が問題となることない。
【0077】
このように、本実施の形態に係るD/Aコンバータ回路10によれば、初段D/Aコンバータ1が、基準電圧VH の電圧レベルと基準電圧VL の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに次段R−2Rラダー抵抗型D/Aコンバータ2でD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。
【0078】
さらに、上記比較器4は、初段D/Aコンバータ1が出力する両基準電圧VH ・VL を比較して、比較信号CSを生成するので、比較信号CSが生成された時点では、必ず、両基準電圧VH ・VL が出力されている。
【0079】
ここで、例えば、デジタル入力データDinの上位mビットに基づいて、両基準電圧VH ・VL の高低関係を推定し、推定結果に基づいて、反転器5の反転/非反転動作を制御した場合、推定する回路の動作速度の方が、初段D/Aコンバータ1の動作速度よりも速いと、デジタル入力データDinの切り替わり時に、正しい両基準電圧VH ・VL が出力される前に、推定結果を示す制御信号が出力される虞れがある。この場合、タイミングを制御するための回路(例えば、制御信号を遅延させるラッチ回路など)を設けて、反転器5の反転/非反転動作を遅延させないと、初段D/Aコンバータ1から両基準電圧VH ・VL が出力される前に、次段R−2Rラダー抵抗型D/Aコンバータ2のD/A変換処理が始まってしまい、デジタル入力データDinの切り替わり時に、不所望なアナログ出力電圧Aout(D/Aコンバータでは「グリッチ」と呼ばれる)が出力される虞れがある。
【0080】
これに対して、本実施形態に係るD/Aコンバータ回路10では、上記比較器4は、初段D/Aコンバータ1が出力する両基準電圧VH ・VL を比較して、比較信号CSを生成するので、比較信号CSが生成された時点では、必ず、両基準電圧VH ・VL が出力されている。この結果、特に、タイミングを制御する回路を設けなくても、デジタル入力データDinの切り替わり時において、グリッジの発生を防止できる。
【0081】
これらの結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができる。
【0082】
また、D/Aコンバータ回路10によれば、次段R−2Rラダー抵抗型D/Aコンバータ2は接続切り替え部24によってオフセットレベル制御抵抗22の入力端子PCに入力される電圧を切り替えるので、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより基準電圧VH ・VL の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができる。
【0083】
また、D/Aコンバータ回路10によれば、接続切り替え部24は比較器4が生成する比較信号CSに基づいてオフセットレベル制御抵抗22の入力端子PCに入力される電圧を切り替えるので、入力端子PCに入力される電圧を自動的に切り替えることができる。
【0084】
また、D/Aコンバータ回路10によれば、接続切り替え部24が切り替える電圧として基準電圧VH および基準電圧VL を含んでおり、入力端子PCに入力される電圧を基準電圧VH および基準電圧VL に切り替えることができるので、上位mビットが切り替わることにより基準電圧VH および基準電圧VL の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができる。
【0085】
また、D/Aコンバータ回路10は、初段D/Aコンバータ1として抵抗ストリング型D/Aコンバータ回路91bが設けられるものとして説明したが、次段R−2Rラダー抵抗型D/Aコンバータ2に対する初段D/Aコンバータ1としては、基準電圧VH ・VL を出力するD/Aコンバータであれば設けられることが可能である。基準電圧VH ・VL の高低関係が一定であっても構わない。
【0086】
なお、図2には、前述したように初段D/Aコンバータ1の次段のD/Aコンバータとして最も基本的なR−2R抵抗ラダー型D/Aコンバータにオフセットレベル制御電圧の切り替え部24を追加した構成を示した。この次段のD/Aコンバータに用いるR−2R抵抗ラダー型D/Aコンバータは、抵抗値Rと抵抗値2Rとの比を確実に1:2にするためにR側に常時オンのスイッチを挿入した構成や、抵抗値2Rとしての抵抗をスイッチ群23のスイッチのオン抵抗分を元々差し引いて作りこむことにより1:2の比を補償したR−2R抵抗ラダー型D/Aコンバータに接続切り替え部24を追加した構成などの、スイッチのオン抵抗も含んで1:2の比を実現する構成を用いることも可能である。
【0087】
また、次段R−2R抵抗ラダー型D/Aコンバータ2のスイッチ群23を構成するスイッチSW3〜SW5や接続切り替え部24のスイッチSWCは、図6(b)に示すようにCMOSトランジスタ構造で構成するのが好ましい。これによれば、オフセットレベル制御抵抗22の入力端子PCに入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができる。これらのスイッチの動作を制御する信号として信号Dが与えられる場合に、図6(a)に示すようにインバータ31によって信号Dから反転信号DBを生成しておき、図6(b)に示すようにN型MOSトランジスタ32およびP型MOSトランジスタ35のゲートに信号Dを入力し、P型MOSトランジスタ33およびN型MOSトランジスタ34のゲートに反転信号DBを入力する。スイッチSW3〜SW5の場合には信号Dは反転器5から入力されるデジタルデータD3〜D5に相当し、スイッチSWCの場合には信号Dは比較信号CSを反転させた信号に相当する。また、端子OUTは、スイッチSW3〜SW5の場合には入力端子P3〜P5であり、スイッチSWCの場合には入力端子PCである。
【0088】
また、図6の場合は、N型MOSトランジスタ32およびP型MOSトランジスタ33、N型MOSトランジスタ34およびP型MOSトランジスタ35はそれぞれ対になって動作するアナログスイッチであり、各スイッチはP型MOSトランジスタとN型MOSトランジスタとの相補型で動作する。基準電圧VH 、VL が電源電圧に近いレベルの場合は、N型MOSトランジスタ32・34がオンし、基準電圧VH 、VL がグランドに近いレベルの場合は、P型MOSトランジスタ33・35がオンになるため、接続端子Q3〜Q5やQC、接続端子R3〜R5やRCの、電源電圧からグランドレベルまでの全範囲を通すことでき、D/Aコンバータ回路10のダイナミックレンジを拡大することができる。
【0089】
また、図7(b)に示すように、N型MOSトランジスタ41およびP型MOSトランジスタ42と、N型MOSトランジスタ43およびP型MOSトランジスタ44とがそれぞれダミースイッチとして設けられてもよい。図7(a)は、図6(a)と同様に、インバータ31によって信号Dから反転信号DBを生成する状態を示している。N型MOSトランジスタ41とP型MOSトランジスタ42とは互いに並列で、これらはN型MOSトランジスタ32およびP型MOSトランジスタ33と端子OUTとの間に、N型MOSトランジスタ32およびP型MOSトランジスタ33が設けられる信号線と並列になるように備えられている。N型MOSトランジスタ41は同極性のN型MOSトランジスタ32と、P型MOSトランジスタ42は同極性のP型MOSトランジスタ33と、それぞれゲート信号が逆位相となって入力される。N型MOSトランジスタ41およびP型MOSトランジスタ42の、N型MOSトランジスタ34およびP型MOSトランジスタ35に対する関係も、N型MOSトランジスタ41およびP型MOSトランジスタ42の、N型MOSトランジスタ32およびP型MOSトランジスタ33に対する関係と同様である。
【0090】
このようにして、N型MOSトランジスタ41およびP型MOSトランジスタ42からなるダミースイッチは、N型MOSトランジスタ32およびP型MOSトランジスタ33からなるアナログスイッチと直列に接続され、N型MOSトランジスタ43およびP型MOSトランジスタ44からなるダミースイッチは、N型MOSトランジスタ34およびP型MOSトランジスタ35からなるアナログスイッチと直列に接続される。従って、アナログスイッチのオン時にソースーバルクおよびドレインーバルク間に蓄積された電荷が、アナログスイッチのオン状態からオフ状態への移行時に分配されるクロックフィードスルーにより発生するノイズ(クロックノイズ)をキャンセルすることができる。
【0091】
また、上述したD/Aコンバータ回路10は、1つの集積回路内に形成することができる。このとき、初段D/Aコンバータ1に基準電圧VH、VLを与える基準電圧発生回路6を備えていることにより、基準電圧VH、VLを同一集積回路内で発生することができ、該集積回路の外部から基準電圧を与える必要がなくなる。
【0092】
また、上述のD/Aコンバータ回路10は、例えばW−CDMA(Wideband−Code Division Multiple Access)仕様の携帯端末装置におけるアナログフロントエンド(AFE:Analog Front End)での制御電圧発生回路として用いることができる。これにより、制御電圧発生回路のD/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0093】
さらに、上述のD/Aコンバータ回路10は、オーディオ装置のボリューム制御回路などにも用いることができる。これにより、ボリューム制御回路のD/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができる。
【0094】
【発明の効果】
本発明のD/Aコンバータ回路は、以上のように、上記第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第1の値であるときに上記第1の基準電圧が入力されるとともに、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第2の値であるときに上記第2の基準電圧が入力され、上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧の電圧レベルよりも高いことを示す場合に上記下位nビットのデジタルデータをそのまま上記第2のD/Aコンバータに入力する一方、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧レベルよりも低いことを示す場合に上記下位nビットのデジタルデータの上記第1の値と上記第2の値とを入れ替えて上記第2のD/Aコンバータに入力する反転手段とを備えている構成である。
【0095】
それゆえ、第1のD/Aコンバータが、第1の基準電圧の電圧レベルと第2の基準電圧の電圧レベルとの高低関係が上位mビットに応じて変化するものであっても、交換器などを用いずに第2のD/AコンバータでD/A変換を行うことができる。複数のスイッチを備える交換器が不要となる分、高いD/A変換精度が得られる。さらに、上記比較手段が第1のD/Aコンバータが出力する第1および第2の基準電圧に基づいて比較信号を生成するので、タイミングを制御するための回路を特に設けなくても、比較信号が生成された時点では、必ず、第1および第2の基準電圧が出力されている。
【0096】
この結果、次段のnビットR−2Rラダー抵抗型D/Aコンバータで使用する2種類の基準電圧をmビットD/Aコンバータで生成して(m+n)ビットD/A変換を行う上で、タイミングを制御するための回路を特に設けることなくグリッチの発生を防止可能で、しかも、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることのできるD/Aコンバータ回路を提供することができるという効果を奏する。
【0097】
さらに本発明のD/Aコンバータ回路は、以上のように、上記第2のD/Aコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えている構成である。
【0098】
それゆえ、(m+n)ビットのデジタルデータの上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにおける出力アナログ電圧値の単調性を確保することができるという効果を奏する。
【0099】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【0100】
それゆえ、オフセットレベル制御抵抗の入力端子に入力される電圧を自動的に切り替えることができるという効果を奏する。
【0101】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段が切り替える電圧として上記第1の基準電圧および上記第2の基準電圧を含んでいる構成である。
【0102】
それゆえ、上位mビットが切り替わることにより第1および第2の基準電圧の電圧レベルが切り替わるときにも、下位nビットのみが切り替わるときと同じように微分非線型性を抑制することができるという効果を奏する。
【0103】
さらに本発明のD/Aコンバータ回路は、以上のように、上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うCMOSトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替える構成である。
【0104】
それゆえ、オフセットレベル制御抵抗の入力端子に入力する電圧を切り替える構成をCMOSプロセスで簡単に作成することができるという効果を奏する。
【0105】
さらに本発明のD/Aコンバータ回路は、以上のように、上記スイッチをP型とN型との相補型で動作させる構成である。
【0106】
それゆえ、各接続端子の電源電圧からGNDレベルまでの全範囲を通すことができ、D/Aコンバータ回路のダイナミックレンジを拡大することができるという効果を奏する。
【0107】
さらに本発明のD/Aコンバータ回路は、以上のように、上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なP型MOSトランジスタおよびN型MOSトランジスタからなり各極性のMOSトランジスタに入力されるゲート信号が同極性の上記スイッチのMOSトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備える構成である。
【0108】
それゆえ、各スイッチのオン状態からオフ状態への移行時に生ずるクロックノイズをキャンセルすることができるという効果を奏する。
【0109】
さらに本発明のD/Aコンバータ回路は、以上のように、1つの集積回路内に形成され、上記第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えている構成である。
【0110】
それゆえ、原基準電圧を集積回路の外部から原基準電圧を与える必要がないという効果を奏する。
【0111】
また、本発明の携帯端末装置は、以上のように、前記いずれかのD/Aコンバータ回路を備える構成である。
【0112】
それゆえ、携帯端末装置のアナログフロントエンドの制御電圧発生回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができるという効果を奏する。
【0113】
また、本発明のオーディオ装置は、以上のように、前記いずれかのD/Aコンバータ回路を備えている構成である。
【0114】
それゆえ、オーディオ装置のボリューム制御回路など、D/A変換を行う部分において、出力アナログ電圧値の単調性および連続性の確保が容易となるように高いD/A変換精度を得ることができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るD/Aコンバータの構成を示すブロック図である。
【図2】図1のD/Aコンバータが備える次段R−2Rラダー抵抗型D/Aコンバータの構成を示す回路図である。
【図3】図1のD/Aコンバータが備える初段D/Aコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図4】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの特定の上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲の一例を示す入力−出力対応図である。
【図5】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各上位ビットにおける下位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図6】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各スイッチをCMOSスイッチで構成する場合に用いられる回路を示す回路図である。
【図7】(a)および(b)は、図2の次段R−2Rラダー抵抗型D/Aコンバータの各スイッチをCMOSスイッチで構成するとともにさらにダミースイッチを設ける場合に用いられる回路を示す回路図である。
【図8】従来のR−2Rラダー抵抗型D/Aコンバータの構成を示す回路図である。
【図9】(a)ないし(c)は、図8のR−2Rラダー抵抗型D/Aコンバータのデジタル入力データに対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図10】従来の2段階D/Aコンバータの構成を示すブロック図である。
【図11】図10の2段階D/Aコンバータが備える初段D/Aコンバータの構成を示す回路図である。
【図12】図11の初段D/Aコンバータの上位ビットデジタル入力に対するアナログ出力電圧の範囲を示す入力−出力対応図である。
【図13】従来の2段階D/Aコンバータが備える他の初段D/Aコンバータの構成を示す回路図である。
【図14】図13の初段D/Aコンバータを備える従来の2段階D/Aコンバータの構成を示すブロック図である。
【図15】(a)および(b)は、図14の2段階D/Aコンバータが備える交換器を構成する場合に用いられる回路を示す回路図である。
【符号の説明】
1 初段D/Aコンバータ(第1のD/Aコンバータ)
2 次段R−2Rラダー抵抗型D/Aコンバータ(第2のD/Aコ
ンバータ)
4 比較器(比較手段)
5 反転器(反転手段)
6 基準電圧発生回路(原基準電圧生成手段)
10 D/Aコンバータ回路
22 オフセットレベル制御抵抗
24 接続切り替え部(切り替え手段)
32、34 N型MOSトランジスタ
33、35 P型MOSトランジスタ
41、43 N型MOSトランジスタ
42、44 P型MOSトランジスタ
91b 抵抗ストリング型D/Aコンバータ(第1のD/Aコンバータ)
CS 比較信号
D3〜D5 デジタルデータ
P3〜P5 入力端子
PC 入力端子
QC、RC 接続端子
SWC スイッチ
VH、VL 原基準電圧
VH 基準電圧(第1の基準電圧)
VL 基準電圧(第2の基準電圧)
Claims (10)
- (m+n)ビットのデジタル入力データの上位mビットに応じた互いに電圧レベルの異なる第1の基準電圧と第2の基準電圧とを生成する第1のD/Aコンバータが設けられ、
上記デジタル入力データの下位nビットの情報と上記第1の基準電圧および上記第2の基準電圧とを用いて上記デジタル入力データを上記第1の基準電圧および上記第2の基準電圧の電圧レベルの高い方が上限で低い方が下限となる範囲内のアナログ電圧値に変換するR−2Rラダー抵抗型の第2のD/Aコンバータを備えるD/Aコンバータ回路において、
上記第2のD/Aコンバータのラダー抵抗網のデジタルデータ入力側の各入力端子には、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第1の値であるときに上記第1の基準電圧が入力されるとともに、上記第2のD/Aコンバータに入力されるデジタルデータが2値のうちの第2の値であるときに上記第2の基準電圧が入力され、
上記第1のD/Aコンバータがそれぞれ出力する第1および第2の基準電圧の電圧レベルを比較して、両者の高低関係に応じた比較信号を生成する比較手段と、
上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧の電圧レベルよりも高いことを示す場合に上記下位nビットのデジタルデータをそのまま上記第2のD/Aコンバータに入力する一方、上記比較信号が上記第1の基準電圧の電圧レベルが上記第2の基準電圧レベルよりも低いことを示す場合に上記下位nビットのデジタルデータの上記第1の値と上記第2の値とを入れ替えて上記第2のD/Aコンバータに入力する反転手段とを備えていることを特徴とするD/Aコンバータ回路。 - 上記第2のD/Aコンバータは、オフセットレベル制御抵抗の入力端子に入力される電圧を切り替える切り替え手段を備えていることを特徴とする請求項1に記載のD/Aコンバータ回路。
- 上記切り替え手段は、上記比較信号に基づいて上記オフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴とする請求項2に記載のD/Aコンバータ回路。
- 上記切り替え手段が切り替える電圧として上記第1の基準電圧および上記第2の基準電圧を含んでいることを特徴とする請求項2または3に記載のD/Aコンバータ回路。
- 上記切り替え手段は、上記オフセットレベル制御抵抗の入力端子と、電圧の異なる複数の接続端子との接続および遮断を行うCMOSトランジスタ構造のスイッチを各接続端子に対応して備え、上記接続および上記遮断によってオフセットレベル制御抵抗の入力端子に入力される電圧を切り替えることを特徴とする請求項2ないし4のいずれかに記載のD/Aコンバータ回路。
- 上記スイッチをP型とN型との相補型で動作させることを特徴とする請求項5に記載のD/Aコンバータ回路。
- 上記スイッチが設けられる信号線の上記スイッチと上記オフセットレベル制御抵抗の入力端子との間に上記信号線と並列になるように、互いに並列なP型MOSトランジスタおよびN型MOSトランジスタからなり各極性のMOSトランジスタに入力されるゲート信号が同極性の上記スイッチのMOSトランジスタに入力されるゲート信号と逆位相となるダミースイッチを備えることを特徴とする請求項6に記載のD/Aコンバータ回路。
- 1つの集積回路内に形成され、
上記第1のD/Aコンバータが上記第1の基準電圧および上記第2の基準電圧を生成するための原基準電圧を生成する原基準電圧生成手段を備えていることを特徴とする請求項1ないし7のいずれかに記載のD/Aコンバータ回路。 - 請求項1ないし8のいずれかに記載のD/Aコンバータ回路を備えることを特徴とする携帯端末装置。
- 請求項1ないし8のいずれかに記載のD/Aコンバータ回路を備えていることを特徴とするオーディオ装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2002
- 2002-07-19 JP JP2002211006A patent/JP2004056463A/ja not_active Withdrawn
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