JP2009175753A - Ｄ／ａ変換器 - Google Patents

Abstract

【課題】選択回路を構成するゲート数を削減しチップ面積を低減することができるＤ／Ａ変換器を提供する。
【解決手段】階調選択回路２７は、複数のスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５を備える。各スイッチ回路３１は、入力信号Ｄ７〜Ｄ２に基づいて制御され、各ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に基づいて制御される。複数のスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５は、導通または非導通する論理スイッチとして機能する。スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２の導通時には、それらのオン抵抗により画素電圧を生成するための分圧回路が形成される。また、ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に応じたスイッチング動作を実現するために、複数のスイッチング素子から構成されている。
【選択図】図３

Description

本発明は、Ｄ／Ａ変換器に関するものである。
ノート型パーソナルコンピュータ等の電子機器には、多階調表示が可能な液晶表示装置が搭載されている。その表示装置を駆動するためのドライバＩＣは、画像信号に応じた階調電圧を選択するための階調選択回路を備える。階調電選択回路は、複数のゲートを用いて構成されており、ドライバＩＣに占める面積の割合が大きい。そのため、階調選択回路のゲート数を削減し、ドライバＩＣの小型化を図る技術が要求されている。

従来の液晶表示装置では、液晶パネル（ＬＣＤパネル）の各画素セルに印加する画素電圧を制御することにより、多階調表示を実現している。
図１２は、液晶パネルを駆動するドライバＩＣ１の構成図である。

ドライバＩＣ１において、中央に制御を司るロジック部２が形成され、その左右には、データラッチ回路３、階調選択回路４、オペアンプ５が複数形成されている。このドライバＩＣ１において、階調選択回路４は、複数のゲートから構成されており、チップ全体の３割を占める部分である。例えば、２５６階調で８ビットのデータ線を駆動するドライバＩＣにおいて４８０個の出力を持つものでは、チップ全体で９８３０４０個のゲートが必要になる。

図１３は、従来の階調選択回路４を示す構成図である。
階調選択回路４には、ラダー抵抗Ｒの直列回路２ａが接続されており、該ラダー抵抗Ｒによる分圧電圧が入力される。なお、直列回路２ａにおけるラダー抵抗Ｒは、基準電圧を２５６分割する。すなわち、ラダー抵抗Ｒによる各分圧電圧は、２５６階調に対応した電圧になっている。また、図１２に示すように、ラダー抵抗Ｒの直列回路２ａは前記ロジック部２に設けられ、直列回路２ａと階調選択回路４とは、複数の階調線６を介して接続される。

図１３に示すように、階調選択回路４は、複数のスイッチ回路７を備える。スイッチ回路７は、その一端がラダー抵抗Ｒの接続部（分圧点）に接続され、他端は、オペアンプ８の入力端子に接続される。階調選択回路４では、８ビットの入力信号Ｄ０〜ｄ７に基づいて、スイッチ回路７のうちのいずれか１つが導通する。これにより、入力信号Ｄ０〜ｄ７に応じた所望の分圧電圧がオペアンプ８から出力される。

図１４に示すように、スイッチ回路７は、入力信号Ｄ７〜Ｄ０のビット数（８ビット）に応じた複数個（８個）のスイッチ９が直列に接続されてなる。なお、スイッチ９としては、図１５に示すように、ＮチャネルＭＯＳトランジスタもしくはＰチャネルＭＯＳトランジスタとからなるたて積みされたトランジスタによるスイッチが用いられ、相補信号Ｄ，Ｄバー（Ｄ０〜Ｄ７，Ｄ０バー〜Ｄ７バー）によってオン・オフされる。

上述したように、階調選択回路４を構成するのには、複数のスイッチ（ゲート）９が必要となり、チップ面積の増大を招いてしまう。そのため、階調選択回路４に使われるゲート数を減らし、チップ面積を低減させる技術が提案されている（特許文献１、特許文献２参照）。具体的に、その技術では、分圧電圧を生成するための分圧回路を２段階に分けて使用することで、階調電圧選択用のスイッチの数が減り、チップ面積が低減される。

特開平９−１３８６７０号公報 特開平９−２５８６９５号公報

ところで、上記特許文献１及び特許文献２に開示されている従来技術では、第１段目の分圧回路と第２段目の分圧回路との間には、インピーダンス変換を行うためのバッファが挿入されている。ここで使用されるバッファは、オペアンプであるが、そのオペアンプを用いる場合、回路面積が大きくなり、製造コストが増大するといったデメリットがある。さらに、オペアンプはオフセット値を持ち、それにより、出力誤差が生じてしまう。特に、より多くの階調表示をする場合、各階調電圧の電位差は小さくなり高い精度が望まれるため、上記従来技術を実用化することは困難となっている。

本発明は上記問題点を解決するためになされたものであって、その目的は、選択回路を構成するゲート数を削減しチップ面積を低減することができるＤ／Ａ変換器を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、選択回路におけるスイッチ手段が入力信号に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ手段は、スイッチ手段における導通時のオン抵抗により分圧回路を形成する手段とデコード回路としての機能とデジタルアナログ変換機能が兼ね備えられる。また、選択回路におけるスイッチ手段のうちの少なくとも一つのスイッチ手段は、入力信号をデコードするように接続された複数のスイッチング素子を含む。このようにすると、分圧手段の分圧電圧をスイッチ手段からなる分圧回路で更に分圧することができる。これにより、選択回路におけるゲート数の削減が可能となり、Ｄ／Ａ変換器の小型化を図ることができる。

開示のＤ／Ａ変換器によれば、選択回路を構成するゲート数を削減でき、駆動回路の小型化を図ることができるという効果を奏する。

液晶表示装置のブロック回路図である。 第１実施形態のドライバＩＣを示す構成図である。 第１実施形態の階調選択回路を示す回路図である。 スイッチ回路を示す回路図である。 ショートスイッチを示す回路図である。 ショートスイッチのデコード表を示す説明図である。 階調線の抵抗を示す説明図である。 階調選択回路を示すブロック回路図である。 第２実施形態の階調選択回路を示す回路図である。 第３実施形態のドライバＩＣを示す構成図である。 ドライバＩＣの一部ブロック回路図である。 従来のドライバＩＣを示す構成図である。 ドライバＩＣの一部ブロック回路図である。 スイッチ回路を示す回路図である。 スイッチの説明図である。

（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
図１は、液晶表示装置１１のブロック回路図である。

液晶表示装置１１は、液晶パネル（ＬＣＤパネル）１２、垂直駆動回路（ゲートドライバ）１３、水平駆動回路（ソースドライバ）１４を含む。
液晶パネル１２には、それぞれ直交する走査線（ゲート配線）Ｇ１〜Ｇｎと、データ線（ソース配線）Ｓ１〜Ｓｍとが備えられている。尚、ｎおよびｍは整数である。

各走査線Ｇ１〜Ｇｎと各データ線Ｓ１〜Ｓｍとの交点には、画素セルＧＣが設けられている。各画素セルＧＣは、信号蓄積素子としての補助（蓄積）容量ＣＳと液晶セルＬＣとを含む。画素セルＧＣは、ＴＦＴ（Thin Film Transistor:薄膜トランジスタ）１５を介して走査線Ｇ１〜Ｇｎとデータ線Ｓ１〜Ｓｍとに接続されている。

即ち、各走査線Ｇ１〜Ｇｎには各ＴＦＴ１５のゲートが接続され、各データ線Ｓ１〜Ｓｍには各ＴＦＴ１５のソースが接続されている。各ＴＦＴ１５のドレインには、液晶セルＬＣの第１電極（表示電極）が接続され、液晶セルＬＣの第２電極（共通電極）にはコモン電圧Ｖｃｏｍが印加されている。液晶セルＬＣには、補助容量ＣＳが並列に接続されている。

各走査線Ｇ１〜Ｇｎは、ゲートドライバ１３に接続されている。ゲートドライバ１３には、制御信号が入力される。ゲートドライバ１３は、制御信号に基づいて、走査信号（ゲート信号）を走査線Ｇ１〜Ｇｎに順次印加する。

データ線Ｓ１〜Ｓｍは、ソースドライバ１４に接続されている。ソースドライバ１４には、制御信号と画像信号とが入力される。ソースドライバ１４は、制御信号，画像信号に基づいて、各データ線Ｓ１〜Ｓ３にセグメント電圧（画素電圧）を供給する。

これにより、ゲートドライバ１３，ソースドライバ１４は、それぞれ制御信号に基づいて水平走査，垂直走査を行う。このようにして、表示装置１１は、制御信号，画像信号に基づく画像を液晶パネル１２に表示する。

図２は、ドライバＩＣ２１を示す構成図である。前記ソースドライバ１４は、１つ又は複数のドライバＩＣ２１により構成される。なお、本実施形態におけるドライバＩＣ２１は、２５６階調表示を実現するための半導体集積回路装置である。

詳述すると、ドライバＩＣ２１において、中央に制御を司るロジック部２２が形成され、その左右には、デジタル部２３とアナログ部２４とが形成されている。デジタル部２３は、複数のデータラッチ回路２５及びレベルシフタ２６を含む。アナログ部２４は、複数の階調選択回路２７及びオペアンプ２８を含む。

ドライバＩＣ２１は、ラダー抵抗型のＤ／Ａ変換器を備える。Ｄ／Ａ変換器は、アナログ部２４における階調選択回路２７とオペアンプ２８とで構成されている。そのＤ／Ａ変換器を用いて画像信号に応じたセグメント電圧が画素セルＧＣに供給される。具体的には、ドライバＩＣ２１のロジック部２２には、ラダー抵抗の直列回路２２ａが設けられている。そのラダー抵抗の直列回路２２ａと階調選択回路２７とは複数本の階調線２９により接続され、ラダー抵抗にて分圧された分圧電圧が階調線２９を介して階調選択回路２７に供給される。そして、その階調選択回路２７からオペアンプ２８を介して所望の画素電圧が出力される。

次に、本実施形態の階調選択回路２７の構成を説明する。
図３に示すように、階調選択回路２７は、複数のスイッチ回路３１と、第１〜第５ショートスイッチＳＷ１〜ＳＷ５とを含む。各スイッチ回路３１は、入力信号Ｄ７〜Ｄ２に基づいてオン・オフし、ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に基づいてオン・オフする。各入力信号Ｄ７〜Ｄ０は、デジタル部２３のデータラッチ回路２５の動作により入力される８ビットの画像信号である。この入力信号Ｄ７〜Ｄ０により、階調選択回路２７における選択動作が制御される。

本実施形態において、ラダー抵抗Ｒ０〜Ｒ７の各分圧電圧は、６４階調に対応した電圧であり、２５６階調に対して４階調毎に間引いた電圧になっている。そして、その６４階調の分圧電圧は、階調選択回路２７において、スイッチ回路３１と、ショートスイッチＳＷ１，ＳＷ２とにより４分割されて２５６階調の電圧が生成される。その電圧がショートスイッチＳＷ３〜ＳＷ５のいずれかを介してオペアンプ２８に入力される。

各ラダー抵抗Ｒ０〜Ｒ７の接続部（分圧点）Ｐ１〜Ｐ７について、奇数番目の分圧点Ｐ１，Ｐ３，Ｐ５，Ｐ７は、スイッチ回路３１を介して第１配線Ｌ１に接続され、偶数番目の分圧点Ｐ２，Ｐ４，Ｐ６は、スイッチ回路３１を介して第２配線Ｌ２に接続されている。

第１配線Ｌ１は第１ショートスイッチＳＷ１に接続され、第２配線Ｌ２は第２ショートスイッチＳＷ２に接続されている。各ショートスイッチＳＷ１，ＳＷ２は互いに接続され、その接続部は第４ショートスイッチＳＷ４を介してオペアンプ２８の入力端子に接続されている。また、第１配線Ｌ１は第５ショートスイッチＳＷ５を介してオペアンプ２８の入力端子に接続され、第２配線Ｌ２は第３ショートスイッチＳＷ３を介してオペアンプ２８の入力端子に接続されている。

図４に示すように、スイッチ回路３１（３１ａ〜３１ｄ）は、６個のＰチャネルＭＯＳトランジスタが直列接続されてなる。なお、このトランジスタは、ＮチャネルＭＯＳトランジスタとしてもよいし、図１５のトランスファーゲートとしてもよい。

スイッチ回路３１ａにおいて、各トランジスタのゲートには、図の左から順に、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２が入力され、同様に、スイッチ回路３１ｂにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３と、Ｌレベルの信号が入力されている。また、スイッチ回路３１ｃにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３、Ｄ２バーが入力され、スイッチ回路３１ｄにおける各トランジスタのゲートには、信号Ｄ７，Ｄ６，Ｄ５，Ｄ４，Ｄ３バー、Ｄ２が入力されている。

従って、一点鎖線で囲まれる領域にあるトランジスタは、信号Ｄ７〜Ｄ３に基づいてオンする。ここで、分圧点Ｐ２に接続されているスイッチ回路３１ｂがＬレベルの信号Ｄ７〜Ｄ３によりオンされている場合、信号Ｄ２がＬレベルであれば、スイッチ回路３１ａが導通する。この場合、分圧点Ｐ１の電圧がスイッチ回路３１ａを介して第１配線Ｌ１に伝達され、分圧点Ｐ２の電圧がスイッチ回路３１ｂを介して第２配線Ｌ２に伝達される。また、その状態から信号Ｄ２がＨレベルとなると、スイッチ回路３１ａの代わりに、スイッチ回路３１ｃがオンする。この場合、分圧点Ｐ３の電圧がスイッチ回路３１ｂを介して第１配線Ｌ１に伝達されるようになる。

このように、図３に示す階調選択回路２７では、信号Ｄ７〜Ｄ２に基づいて、抵抗Ｒ０〜Ｒ７のいずれか１つの抵抗が選択され、それに接続する２つのスイッチ回路３１がオンする。そして、第１及び第２ショートスイッチＳＷ１，ＳＷ２がオンすると、選択された抵抗に対して、スイッチ回路３１と第１ショートスイッチＳＷ１と第２ショートスイッチＳＷ２とスイッチ回路３１とからなる直列回路が並列に接続されることとなる。この場合、これらスイッチ回路３１及びスイッチＳＷ１，ＳＷ２のオン抵抗によって、選択された抵抗の両端における分圧点の電圧が分圧される。つまり、スイッチ回路３１及び各ショートスイッチＳＷ１，ＳＷ２からなる直列回路が分圧回路として機能する。

そのため、第１配線Ｌ１の電圧、第２配線Ｌ２の電圧、各スイッチＳＷ１，ＳＷ２の接続部の電圧は、ラダー抵抗による分圧電圧に対して中間の電圧となる。そして、ショートスイッチＳＷ３〜ＳＷ５のいずれかをオンすることで、その電圧（２５６階調に対応する電圧）がオペアンプ２８に入力される。つまり、各ショートスイッチＳＷ１〜ＳＷ５のオン・オフを制御することで、２５６階調の電圧がオペアンプ２８を介して出力される。

図５には、各ショートスイッチＳＷ１〜ＳＷ５の具体的な構成を示している。各ショートスイッチＳＷ１〜ＳＷ５は、入力信号Ｄ２〜Ｄ０に応じたスイッチング動作（図６参照）を実現するために、複数のスイッチング素子（例えば、ＰチャネルＭＯＳトランジスタ）から構成されている。また、ショートスイッチＳＷ１，ＳＷ２においては、前記スイッチ回路３１のオン抵抗と等しくするため、その導通時に６つのＭＯＳトランジスタが直列に接続されるようになっている。

図７に示すように、本実施形態において、階調選択回路２７に接続する階調線２９は横方向に延び、その配線抵抗ｒｏは、前記分圧回路のオフセット成分として影響してしまう。この配線抵抗ｒｏの影響は、チップ中央（ラダー抵抗の直列回路２２ａ）から離れた位置にある階調選択回路２７ほど大きくなる。具体的に、例えば、分圧回路のオン抵抗ｒａ〜ｒｄにおいて、オン抵抗ｒｄとオン抵抗ｒｃの間の分圧電圧を選択する場合、オン抵抗ｒｄと配線抵抗ｒｏとによる分圧電圧が階調選択回路２７から出力される。すなわち、階調選択回路２７の分圧回路では、抵抗ｒａ＋ｒｏと抵抗ｒｂと抵抗ｒｃと抵抗ｒｄ＋ｒｏとによってラダー抵抗Ｒ１の分圧電圧が４分割されている。

そのため、本実施形態では、配線抵抗ｒｏの増加分を見込んでオン抵抗ｒｂ，ｒｃを調整している。つまり、中央部近辺の階調選択回路２７（オン抵抗ｒｂ，ｒｃ）を、設計値のオン抵抗になるよう形成し、中央部から離れた位置にある階調選択回路２７（オン抵抗ｒｂ，ｒｃ）を、その距離に応じてオン抵抗が大きくなるよう形成している。これにより、階調線２９の抵抗分の影響が抑制されている。

次に、本実施形態における階調選択回路の動作について図８を用いて説明する。なお、図８には、１６階調の階調選択回路２７ａを示している。この階調選択回路２７ａにおいて、スイッチ回路３１ａ〜３１ｇは、入力信号Ｄ３，Ｄ２に基づいてオン・オフし、各スイッチＳＷ１〜ＳＷ５は、図６に示すように、入力信号Ｄ２〜Ｄ０に基づいてオン・オフする。

先ず、階調選択回路２７ａが分圧点Ｐ１の電圧Ｖｐ１を選択する場合について説明する。
この場合、各信号Ｄ３，Ｄ２によってスイッチ回路３１ａ，３１ｂがオンされることで、分圧点Ｐ１の電圧Ｖｐ１が第１配線Ｌ１に伝達され、スイッチ回路３１ｂがオンして分圧点Ｐ２の電圧Ｖｐ２が第２配線Ｌ２に伝達される。

ここで、各信号（Ｄ２＝０、Ｄ１＝０、Ｄ０＝０）により、スイッチＳＷ１がオフ、スイッチＳＷ２がオン、スイッチＳＷ３がオフ、スイッチＳＷ４がオフ、スイッチＳＷ５がオンされる（図６参照）。これにより、分圧点Ｐ１の電圧Ｖｐ１がスイッチ回路３１ａ、第１配線Ｌ１、スイッチＳＷ５を介してオペアンプ２８に入力される。よって、分圧点Ｐ１の電圧Ｖｐ１がオペアンプ２８から出力される。

次に、分圧点Ｐ１の電圧Ｖｐ１と分圧点Ｐ２の電圧Ｖｐ２との間の中間電圧を選択する場合について説明する。
この場合、各信号（Ｄ２＝０、Ｄ１＝０、Ｄ０＝１）により、スイッチＳＷ１がオン、スイッチＳＷ２がオン、スイッチＳＷ３がオフ、スイッチＳＷ４がオフ、スイッチＳＷ５がオンされる（図６参照）。ここで、スイッチＳＷ１，ＳＷ２がオンすることで、スイッチ回路３１ａとスイッチＳＷ１とスイッチＳＷ２とスイッチ回路３１ｂとの直列回路が抵抗Ｒ１に並列に接続される。その直列回路が、各分圧点Ｐ１，Ｐ２の電圧Ｖｐ１，Ｖｐ２の中間電圧を生成するための分圧回路になる。そして、スイッチ回路３１ａとスイッチＳＷ１との接続部における電圧がスイッチＳＷ５を介してオペアンプ２８に入力される。

本実施形態では、スイッチ回路３１ａ，３１ｂ、スイッチＳＷ１，ＳＷ２はオン抵抗が等しくなるよう形成されている。従って、オペアンプ２８への入力電圧（階調選択回路２７により選択された階調電圧）は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を３／４分割することで得られる分圧電圧である。

また、各信号（Ｄ２＝０、Ｄ１＝１、Ｄ０＝０）により、スイッチＳＷ１,ＳＷ２がオン、スイッチＳＷ３，ＳＷ５オフ、スイッチＳＷ４がオンされると（図６参照）、スイッチＳＷ２とスイッチＳＷ１との接続部における電圧がスイッチＳＷ４を介してオペアンプ２８に入力される。この場合、オペアンプ２８への入力電圧は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を１／２分割することで得られる分圧電圧である。

さらに、各信号（Ｄ２＝０、Ｄ１＝１、Ｄ０＝１）により、スイッチＳＷ１,ＳＷ２がオン、スイッチＳＷ３がオン、スイッチＳＷ４，ＳＷ５がオフされると（図６参照）、スイッチＳＷ２とスイッチ回路３１ｂとの接続部における電圧がスイッチＳＷ３を介してオペアンプ２８に入力される。この場合、オペアンプ２８への入力電圧は、電圧Ｖｐ１と電圧Ｖｐ２との電位差を１／４分割することで得られる分圧電圧である。

また、階調選択回路２７が分圧点Ｐ２の電圧Ｖｐ２を選択する場合には、各信号Ｄ３，Ｄ２によってスイッチ回路３１ｃ，３１ｄがオンされる。そして、各信号（Ｄ２＝１、Ｄ１＝０、Ｄ０＝０）により、スイッチＳＷ１がオフ、スイッチＳＷ２がオン、スイッチＳＷ３がオン、スイッチＳＷ４がオフ、スイッチＳＷ５がオフされる（図６参照）。この場合、分圧点Ｐ２の電圧Ｖｐ２がスイッチ回路３１ｃ、第２配線Ｌ２、スイッチＳＷ３を介してオペアンプ２８に入力される。これにより、分圧点Ｐ２の電圧Ｖｐ２がオペアンプ２８から出力される。

そして、分圧点Ｐ２の電圧Ｖｐ２と分圧点Ｐ３の電圧Ｖｐ３との中間電圧を選択する場合、各信号Ｄ２〜Ｄ０により、スイッチＳＷ１，ＳＷ２がオンされることで、スイッチ回路３１ｃ、スイッチＳＷ２、スイッチＳＷ１、スイッチ回路３１ｄからなる分圧回路が形成される。そして、スイッチＳＷ３〜ＳＷ５のいずれかがオンされることで、電圧Ｖｐ２と電圧Ｖｐ３とにおける中間電圧が選択され、該中間電圧が階調選択回路２７ａからオペアンプ２８に入力される。

階調選択回路２７ａにおいて、他の電圧Ｖｐ３，Ｖｐ４，Ｖｐ５やそれらの中間電圧を選択する場合も、上記と同様に、入力信号Ｄ３〜Ｄ０に基づいて、各スイッチ回路３１ａ〜３１ｆ及びスイッチＳＷ１〜ＳＷ５のオン・オフ（導通・非導通）が制御されることで、オペアンプ２８への入力電圧の選択動作が実施される。

また、ドライバＩＣ２１の試験時には、階調選択回路２７における選択動作が確認される。具体的には、スイッチ回路３１のオン・オフによる６４階調分の選択動作とショートスイッチＳＷ１〜ＳＷ５のオン・オフによる１６階調分の選択動作が確認される。即ち、８０階調分の選択動作を確認することで、ドライバＩＣ２１の階調出力に関する試験が完了される。

以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）階調選択回路２７におけるスイッチ回路３１及びショートスイッチＳＷ１〜ＳＷ５が入力信号Ｄ７〜Ｄ０に基づいて制御され、導通または非導通する論理スイッチとして機能することで複数の分圧電圧のいずれかが選択される。また、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２における導通時のオン抵抗によって、階調表示に必要な画素電圧を生成するための分圧回路が形成される。この場合、ラダー抵抗Ｒ０〜Ｒ７による分圧電圧をスイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２からなる分圧回路で更に分圧することができるため、階調選択回路２７を構成するゲート数の削減が可能となる。また、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２は論理スイッチの機能と分圧抵抗の機能とを兼ねるため、それらを別々に設ける場合と比較して回路面積が低減される。よって、ドライバＩＣ２１のチップサイズの小型化を図ることができる。

（２）分圧回路を形成するスイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２は、そのオン抵抗がそれぞれ等しくなるよう形成されているので、表示装置１１の階調表示に必要な画素電圧を的確に生成することができる。

（３）ラダー抵抗Ｒ０〜Ｒ７から距離が離れた位置にある階調選択回路２７では、階調線２９の抵抗が分圧回路のオフセット抵抗として影響するが、スイッチ回路３１及びショートスイッチＳＷ１，ＳＷ２のインピーダンスを調整することにより、そのオフセット抵抗の影響を抑制することができる。

（４）２５６階調を実現するための従来のドライバＩＣ１では、その動作試験には２５６階調分の選択動作の確認を必要とするのに対し、本実施形態のドライバＩＣ２１では、８０階調分の選択動作を確認すればよい。そのため、試験時間の短縮を図ることができ、試験コストを抑えることができる。

（５）階調選択回路２７では、上位６ビット分の入力信号Ｄ７〜Ｄ２に基づいて、スイッチ回路３１のオン・オフが制御され、下位３ビット分の入力信号Ｄ２〜Ｄ０に基づいてショートスイッチＳＷ１〜ＳＷ５のオン・オフが制御される。このようにすると、入力信号Ｄ７〜Ｄ０のデータ値に対応した階調電圧を選択する上で実用上好ましいものとなる。

（第２実施形態）
以下、本発明を具体化した第２実施形態を説明する。
図９に示すように、本実施形態の階調選択回路４０は、従来の階調選択回路４と上記第１実施形態の階調選択回路２７との回路構成を併用したものである。

詳述すると、階調選択回路４０は、第１選択部４１と第２選択部４２と第３選択部４３とを備える。階調選択回路４０において、第１選択部４１と第３選択部４３との間に第２選択部４２が形成されている。

第１及び第３選択部４１，４３は、従来の階調選択回路４と同様の回路構成であり、第２選択部４２は第１実施形態の階調選択回路２７と同様の回路構成である。すなわち、第１及び第３選択部４１，４３は、８個のスイッチが直列接続されてなるスイッチ回路７を備え、ラダー抵抗による分圧電圧を分圧せずにそのままオペアンプ２８に出力する。第２選択部４２は、６個のスイッチが直列接続されてなるスイッチ回路３１とショートスイッチＳＷ１〜ＳＷ５とを備え、ラダー抵抗による分圧電圧を更に分圧してオペアンプ２８に出力する。

なお、第１及び第３選択部４１，４３の各スイッチ回路７が接続されるラダー抵抗の分圧電圧は、２５６階調に対応した電圧であり、第２選択部４２のスイッチ回路３１が接続されるラダー抵抗の分圧電圧は、６４階調に対応した電圧である。

第２選択部４２において、スイッチ回路３１とショートスイッチＳＷ１，ＳＷ２とによる分圧回路で４階調分の中間電圧が生成される。スイッチ回路３１とショートスイッチＳＷ１，ＳＷ２は、そのインピーダンスが等しくなるよう形成されている。ここで、例えばラダー抵抗１個に対し階調選択回路が２４０個並列に接続される構成で４階調分の中間電圧を的確に生成するには、スイッチ回路３１及びスイッチＳＷ１，ＳＷ２のインピーダンスの和とラダー抵抗のインピーダンスとの比を、２４００：１（＝（２４０×１０）：１）程度に抑える必要がある。

そこで、本実施形態においては、そのインピーダンスの比が大きくなり、分圧回路によって２５６階調に対応する中間電圧を生成できない範囲で、従来技術の回路構成である第１及び第３選択部４１，４３を用いている。

以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）階調選択回路４０は、第１実施形態の階調選択回路２７と同一の回路構成の第２選択部４２を備えるので、従来技術の階調選択回路４と比較してゲート数を低減できる。この階調選択回路４０を用いることによりドライバＩＣ２１のチップサイズの小型化が可能となる。

（２）階調選択回路４０において、第１実施形態の回路構成である第２選択部４２と、従来技術の回路構成である第１及び第３選択部４１，４３とを備えているので、２５６階調の階調電圧を的確に生成することができる。

（第３実施形態）
以下、本発明を具体化した第３実施形態を説明する。
液晶パネル１２では、液晶自身の劣化を防ぐために、ソースドライバ１４から画素セルＧＣに供給する駆動電圧（画素電圧）の極性を反転するよう構成している。

本実施形態のドライバＩＣでは、＋極性の電圧を供給するための回路と、−極性の電圧を供給するための回路をそれぞれ別々に形成している。
詳しくは、図１０に示すように、ドライバＩＣ５１のロジック部５２には、ラダー抵抗からなる第１回路５２ａ及び第２回路５２ｂが形成されている。第１回路５２ａは、コモン電圧Ｖｃｏｍに対して＋極性の分圧電圧を生成し、第２回路５２ｂは、コモン電圧Ｖｃｏｍに対して−極性の分圧電圧を生成する。第１回路５２ａの各ラダー抵抗は＋側階調線５３ａを介して第１の選択回路５５に接続され、第２回路５２ｂの各ラダー抵抗は−側階調線５３ｂを介して第２の選択回路５６に接続されている。

図１１は、ドライバＩＣ５１の一部ブロック回路図である。
ドライバＩＣ５１は、複数の第１，第２Ｄ／Ａ変換器５７，５８を含む。第１Ｄ／Ａ変換器５７は、第１の選択回路（セレクタ）５５とオペアンプ５９とを含み、第２Ｄ／Ａ変換器５８は、第２の選択回路（セレクタ）５６とオペアンプ５９とを含む。なお、セレクタ５５，５６の回路構成は、上記第１実施形態の階調選択回路２７と同様である。

第１Ｄ／Ａ変換器５７のセレクタ５５には、第１画像信号Ｖｄ１，Ｖｄ３と第１階調電圧Ｖａ１〜Ｖａ６４が入力される。第２Ｄ／Ａ変換器５８のセレクタ５６には、第２画像信号Ｖｄ２，Ｖｄ４と第２階調電圧Ｖｂ１〜Ｖｂ６４が入力される。なお、各画像信号Ｖｄ１〜Ｖｄ４は、８ビットの信号Ｄ０〜Ｄ７を含み、図示しないデータラッチ回路の動作により供給される。第１階調電圧Ｖａ１〜Ｖａ６４、第１回路５２ａのラダー抵抗により生成された＋極性の分圧電圧であり、第１回路５２ａから＋側階調線５３ａを介して供給される。第２階調電圧Ｖｂ１〜Ｖｂ６４は、第２回路５２ｂのラダー抵抗により生成された−極性の分圧電圧であり、第２回路５２ｂから−側階調線５３ｂを介して供給される。

第１Ｄ／Ａ変換器５７のセレクタ５５は、第１階調電圧Ｖａ１〜Ｖａ６４に基づいて、第１画像信号Ｖｄ１，Ｖｄ３に応じた階調の分圧電圧を選択してオペアンプ５９に出力する。オペアンプ５９は、セレクタ５５にて選択された電圧を各画素セルＧＣに供給するための画素電圧として出力する。このようにして、第１Ｄ／Ａ変換器５７は、第１画像信号Ｖｄ１，Ｖｄ３に基づきコモン電圧Ｖｃｏｍよりも高い画素電圧（＋極性電圧）を出力する。

また、第２Ｄ／Ａ変換器５８のセレクタ５６は、第２階調電圧Ｖｂ１〜Ｖｂ６４に基づいて、第２画像信号Ｖｄ２，Ｖｄ４に応じた階調の分圧電圧を選択してオペアンプ５９に出力する。オペアンプ５９は、セレクタ５６にて選択された電圧を各画素セルＧＣに供給するための画素電圧として出力する。このようにして、第２Ｄ／Ａ変換器５８は、第２画像信号Ｖｄ２，Ｖｄ４に基づきコモン電圧Ｖｃｏｍよりも低い画素電圧（−極性電圧）を出力する。なお、各Ｄ／Ａ変換器５７，５８から出力される画素電圧は、上記第１実施形態と同様に、２５６階調に対応した電圧となる。

第１，第２Ｄ／Ａ変換器５７，５８と出力端子Ｏ１，Ｏ２，Ｏ３，Ｏ４との間には、極性切替スイッチ６１，６２がそれぞれ接続されている。極性切替スイッチ６１，６２は、それぞれ第１，第２スイッチ６３，６４を含む。

第１スイッチ６３は、第１Ｄ／Ａ変換器５７の出力端子と奇数出力端子Ｏ１，Ｏ３との間、第２Ｄ／Ａ変換器５８の出力端子と偶数出力端子Ｏ２，Ｏ４との間に接続されている。第２スイッチ６４は、第１Ｄ／Ａ変換器５７の出力端子と偶数出力端子Ｏ２，Ｏ４との間、第２Ｄ／Ａ変換器５８の出力端子と奇数出力端子Ｏ１，Ｏ３との間に接続されている。

第１，第２スイッチ６３，６４は、極性切替信号により１水平走査期間毎に相補的にオン・オフする。これにより、極性切替スイッチ６１，６２は、各出力端子Ｏ１〜Ｏ４に＋極性の画素電圧と−極性の画素電圧を１水平走査期間毎に交互に供給する。

本実施形態において、＋極性の画素電圧を出力する第１Ｄ／Ａ変換器５７のセレクタ５５は、ＰチャネルＭＯＳトランジスタのみで構成される。一方、−極性の画素電圧を出力する第２Ｄ／Ａ変換器５８のセレクタ５６は、ＮチャネルＭＯＳトランジスタのみで構成される。

上記実施形態によれば、下記の効果を奏する。
各セレクタ（選択回路）５５，５６は、その分圧回路にスイッチ論理回路機能と分圧抵抗とを兼ね備えたダイナミック回路を用いたことにより実現したものであり、一般的なＣＭＯＳ論理回路と分圧回路との組み合わせによりこの機能を構成した選択回路と比較して、回路の小型化を図ることができる。

上記各実施形態は、次に示すように変更することもできる。
・上記各実施形態では、液晶表示装置１１に具体化するものであったが、これ以外に、プラズマ表示装置（ＰＤＰ）等の階調表示を実現できる表示装置に具体化してもよい。

・階調選択回路２７，２７ａ，４０では、ラダー抵抗による分圧電圧を更に４分割する構成であったが、これに限定されるものではなく、例えば、２分割や８分割する構成としてもよい。また、階調選択回路において、分割数が異なる選択部を構成してもよい。

・上記各実施形態では、分圧手段としてラダー抵抗を用いるものであったが、これに限定されるものではなく、容量を用いてもよい。この場合、ドライバＩＣにおいて容量分割型のＤ／Ａ変換器が構成される。

１１ 表示装置
２１，５１ 駆動回路としてのドライバＩＣ
２７，２７ａ，４０ 選択回路としての階調選択回路
２８，５９ オペアンプ
２９ 階調線
３１，３１ａ〜３１ｇ スイッチ手段としてのスイッチ回路
４１ 第１選択部
４２ 第２選択部
５５ 第１の選択回路
５６ 第２の選択回路
５７，５８ Ｄ／Ａ変換器
Ｒ０〜Ｒ７ 分圧手段としてのラダー抵抗
ｒｏ 配線抵抗
ＳＷ１〜ＳＷ５ スイッチ手段としてのショートスイッチ

Claims (1)

1. 分圧手段による複数の分圧電圧を入力し、該分圧電圧を用いてデジタルアナログ変換を行うＤ／Ａ変換器であって、
   複数のスイッチ手段を含み、入力信号に基づいて前記各スイッチ手段が制御されることで前記複数の分圧電圧のいずれかを選択する選択回路を備え、
   前記選択回路におけるスイッチ手段は、導通または非導通する論理スイッチとして機能するとともに、導通時のオン抵抗により分圧回路を形成する手段としての機能とデコード回路としての機能とデジタルアナログ変換機能とを兼ね備え、
   前記選択回路におけるスイッチ手段のうちの少なくとも一つのスイッチ手段は、前記入力信号をデコードするように接続された複数のスイッチング素子を含む
   ことを特徴とするＤ／Ａ変換器。

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