JPS60114029A - 差動論理回路 - Google Patents
差動論理回路Info
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- JPS60114029A JPS60114029A JP59171021A JP17102184A JPS60114029A JP S60114029 A JPS60114029 A JP S60114029A JP 59171021 A JP59171021 A JP 59171021A JP 17102184 A JP17102184 A JP 17102184A JP S60114029 A JPS60114029 A JP S60114029A
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- Japan
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- logic circuit
- output terminal
- terminal
- logic
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理回路に関し、特にカスケード電圧スイッ
チタイプの差動論理回路に関するものである。
チタイプの差動論理回路に関するものである。
r従来技術〕
一方向端子のカスケード電圧スイッチタイプの論理回路
は、この出願に対応する米国出願と同日付のW、R,G
riffinとり、G、1le11.erによる米国出
願の明細書に記載されている。それらの論理回路は、N
チャネルトランジスタあるいはNMO8からなるマトリ
クスと、PチャネルトランジスタあるいはPuO2から
なる相補的マトリクスとを有する相補的金属酸化半導体
(CuO2)技術を用いて製造されるのが一般的である
。
は、この出願に対応する米国出願と同日付のW、R,G
riffinとり、G、1le11.erによる米国出
願の明細書に記載されている。それらの論理回路は、N
チャネルトランジスタあるいはNMO8からなるマトリ
クスと、PチャネルトランジスタあるいはPuO2から
なる相補的マトリクスとを有する相補的金属酸化半導体
(CuO2)技術を用いて製造されるのが一般的である
。
上記のものとは異なるが、やはりカスケード電圧スイッ
チタイプの論Im@路としては、1983年6月27日
付のJ、V、rlavis及びN、G、TI+omaに
よる米国出願第508454号に記載されたものがある
。この論理回路ではNMO5論:IIn +rit路の
相補的出力端子にPチャネル負荷デバイスが交叉状に接
続されている。
チタイプの論Im@路としては、1983年6月27日
付のJ、V、rlavis及びN、G、TI+omaに
よる米国出願第508454号に記載されたものがある
。この論理回路ではNMO5論:IIn +rit路の
相補的出力端子にPチャネル負荷デバイスが交叉状に接
続されている。
1981年2月20日に発行された[98]I E E
E Tnternatjonal 5oljd −5
tateCircuits Conference J
の230,231及び276ページに記載のrA Cu
O532b Sjngle ChjpMjcropro
cessor Jと題するB、T、Murphyの論文
1及び1982年6月に発行されたrIEEEJour
nal of 5olid −5tat、e C1rc
ujts JのVol。
E Tnternatjonal 5oljd −5
tateCircuits Conference J
の230,231及び276ページに記載のrA Cu
O532b Sjngle ChjpMjcropro
cessor Jと題するB、T、Murphyの論文
1及び1982年6月に発行されたrIEEEJour
nal of 5olid −5tat、e C1rc
ujts JのVol。
5C−17、Nn3に記載のrlljgh −5pee
d CompactCircuits tiith C
HO5Jと題するR、11.Krambeckの論文に
は、負荷としてNMO8論理回路に接続されたPチャネ
ルデバイスと、出力端子とそのPチャネル負荷デバイス
との間に接続されたインバータとを備えた、クロックパ
ルスをスカされる一方向端子のダイナミックCMO8論
理回路が開示されている。
d CompactCircuits tiith C
HO5Jと題するR、11.Krambeckの論文に
は、負荷としてNMO8論理回路に接続されたPチャネ
ルデバイスと、出力端子とそのPチャネル負荷デバイス
との間に接続されたインバータとを備えた、クロックパ
ルスをスカされる一方向端子のダイナミックCMO8論
理回路が開示されている。
しかし、上述したMurphyやKrambeckの論
理回路では完備な論理回路のファミリーを構成すること
ができない、という点に注意する必要がある。
理回路では完備な論理回路のファミリーを構成すること
ができない、という点に注意する必要がある。
というのは、一方向出力端子であるため出力電圧のスキ
ューが生じるおそれがあるからである。
ューが生じるおそれがあるからである。
この発明の目的は、差動出力端子により完備な論理回路
のファミリーを構成できるとともに、出力電圧の波形の
ゆがみやスキューのない論理回路を提供することを目的
とする。
のファミリーを構成できるとともに、出力電圧の波形の
ゆがみやスキューのない論理回路を提供することを目的
とする。
この発明の教示するところによれば、第1の出力端子に
第1の出力信号を発生する第1のスイッチング回路と、
第2の出力端子に第1の出力信号とは相補的な第2の出
力信号を発生する第2のスイッチング回路とを備えた差
動論理回路が提示される。さらに、クロックパルスを印
加される第1と第2のデバイスが、上記第1と第2の出
力端子と電源の間にそれぞれ接続され、また第1と第2
のインバータが上記第1と第2の出力端子にそれぞれ接
続されている。尚、上記第1と第2の出力端子と、電源
の間には再生回路を接続してもよい。
第1の出力信号を発生する第1のスイッチング回路と、
第2の出力端子に第1の出力信号とは相補的な第2の出
力信号を発生する第2のスイッチング回路とを備えた差
動論理回路が提示される。さらに、クロックパルスを印
加される第1と第2のデバイスが、上記第1と第2の出
力端子と電源の間にそれぞれ接続され、また第1と第2
のインバータが上記第1と第2の出力端子にそれぞれ接
続されている。尚、上記第1と第2の出力端子と、電源
の間には再生回路を接続してもよい。
さて図面を参照すると、第1図には本願発明の差動カス
ケード電圧スイッチ論理回路の一実施例が示されている
。同図において、第1の論理回路10と第2の論理回路
12のおのおのは、一方がオフのとき他方がオンである
ようなスイッチ作用を行う。入力端子に入力された任意
の信号と、相補的入力端子に入力された、その任意の信
号に相補的な信号はそれぞれ第1の論理回路1oと第2
の論理回路に印加され、これによりそれらの論理回路l
0112のスイッチ動作が制御される。第1の論理回路
1oは、出力端子14とエネーブル用Nチャネルトラン
ジスタ16の1つの電極との間に接続されている。同様
に、第2の論理回路12は、出力端子18とエネーブル
用Nチャネルトランジスタ2oの1つの電極との間に接
続されている。それらのトランジスタ16.18の他方
の端子はそれぞれ接地され、またそれぞれの制御ゲート
にはクロックパルスφCが加えられる。
ケード電圧スイッチ論理回路の一実施例が示されている
。同図において、第1の論理回路10と第2の論理回路
12のおのおのは、一方がオフのとき他方がオンである
ようなスイッチ作用を行う。入力端子に入力された任意
の信号と、相補的入力端子に入力された、その任意の信
号に相補的な信号はそれぞれ第1の論理回路1oと第2
の論理回路に印加され、これによりそれらの論理回路l
0112のスイッチ動作が制御される。第1の論理回路
1oは、出力端子14とエネーブル用Nチャネルトラン
ジスタ16の1つの電極との間に接続されている。同様
に、第2の論理回路12は、出力端子18とエネーブル
用Nチャネルトランジスタ2oの1つの電極との間に接
続されている。それらのトランジスタ16.18の他方
の端子はそれぞれ接地され、またそれぞれの制御ゲート
にはクロックパルスφCが加えられる。
負荷@Wr22は、第1のPチャネルトランジスタ24
と、第2のPチャネルトランジスタ26とを有する。こ
れらのトランジスタ24.26は。
と、第2のPチャネルトランジスタ26とを有する。こ
れらのトランジスタ24.26は。
+5Vの電源端子vHと、端子14との間にそれぞれ接
続されている。負荷回路22はさらに第3のPチャネル
トランジスタ28と第4のPチャネルトランジスタ30
とを有する。これらのトランジスタ28.30は電源端
子VHと端子18との間にそれぞれ接続されている。ク
ロックパルスφCはトランジスタ24.28の制御ゲー
トにも加えられる。トランジスタ26の制御ゲートには
出力端子Qが接続されており、その出力端子Qと端子1
4との間にはインバータ32が接続されている。また、
トランジスタ30の制御ゲートには出力端子Qが接続さ
れており、その出力端子Qと端子18との間にはインバ
ータ34が接続されている。
続されている。負荷回路22はさらに第3のPチャネル
トランジスタ28と第4のPチャネルトランジスタ30
とを有する。これらのトランジスタ28.30は電源端
子VHと端子18との間にそれぞれ接続されている。ク
ロックパルスφCはトランジスタ24.28の制御ゲー
トにも加えられる。トランジスタ26の制御ゲートには
出力端子Qが接続されており、その出力端子Qと端子1
4との間にはインバータ32が接続されている。また、
トランジスタ30の制御ゲートには出力端子Qが接続さ
れており、その出力端子Qと端子18との間にはインバ
ータ34が接続されている。
次に、第1図の回路の作用について説明しよう。
先ずトランジスタ24.28をオンさせるためにそれら
の制御ゲートに低電圧(Lレベルとする)のクロックパ
ルスφCを加える。すると、端子14.18は+5vの
電位に設定される。尚、インバータ32.34の作用に
よって上記電圧設定期間中はQ、Q出力端子はどちらも
Lレベルである。
の制御ゲートに低電圧(Lレベルとする)のクロックパ
ルスφCを加える。すると、端子14.18は+5vの
電位に設定される。尚、インバータ32.34の作用に
よって上記電圧設定期間中はQ、Q出力端子はどちらも
Lレベルである。
論理回路10の入力端子と論理回路12の相補的入力端
子とに与えられた情報から出力をめるために、高電圧(
Hレベルとする)のクロックパルスφCを加えるとトラ
ンジスタ16.20はオンになり、一方トランジスタ2
4.28はオフになる。第1の論理回路10と第2の論
理回路12の双対性から、一方が閉スィッチとして働き
、例えば端子14をアースに落とし、また他方が開ス。
子とに与えられた情報から出力をめるために、高電圧(
Hレベルとする)のクロックパルスφCを加えるとトラ
ンジスタ16.20はオンになり、一方トランジスタ2
4.28はオフになる。第1の論理回路10と第2の論
理回路12の双対性から、一方が閉スィッチとして働き
、例えば端子14をアースに落とし、また他方が開ス。
イッチとして働き、例えば端子18からアースへの電荷
の流出を防止する。
の流出を防止する。
すると、上記したように端子18は+5■でト■レベル
にあるから、インバータ34の介在により出力端子Qは
Lレベルである。そして、出力端子QがLレベルだと、
Pチャネルトランジスタ30はオンの状態にあり、従っ
て端子】8は+5vに保たれる。同様に見てゆくと、端
子14が■、レベルだから、出力端子Qの電圧はHレベ
ルで、従ってPチャネルトランジスタ26はオフに保た
れ−る。
にあるから、インバータ34の介在により出力端子Qは
Lレベルである。そして、出力端子QがLレベルだと、
Pチャネルトランジスタ30はオンの状態にあり、従っ
て端子】8は+5vに保たれる。同様に見てゆくと、端
子14が■、レベルだから、出力端子Qの電圧はHレベ
ルで、従ってPチャネルトランジスタ26はオフに保た
れ−る。
尚、2つのトランジスタ16.20は単一のNチャネル
トランジスタでおきかえてもよい。
トランジスタでおきかえてもよい。
また、容易に分かるように、第1の論理回路10に所定
の入力を加えて第2の論理回路12にそれと相補的な入
力を加えるとともに、各出力端子Q、Qにインバータを
それぞれ接続してあれば、第1図の論理回路にどのよう
な論理関数を構成してもよい。すなわち第1図の回路は
、クロックパルスで駆動される完備な論理回路のファミ
リーを与えることができる。
の入力を加えて第2の論理回路12にそれと相補的な入
力を加えるとともに、各出力端子Q、Qにインバータを
それぞれ接続してあれば、第1図の論理回路にどのよう
な論理関数を構成してもよい。すなわち第1図の回路は
、クロックパルスで駆動される完備な論理回路のファミ
リーを与えることができる。
(他の実施例〕
第2図の回路は、負荷回路22′としてPチャネルトラ
ンジスタ24.26.28.30の代わりにNチャネル
トランジスタを使用した点で異なるけれども、第1図の
回路と類似の構成をあられすものである。
ンジスタ24.26.28.30の代わりにNチャネル
トランジスタを使用した点で異なるけれども、第1図の
回路と類似の構成をあられすものである。
負荷回路22′はNチャネルトランジスタ24′、28
′を備えてなり、それらのトランジスタの制御ゲートに
はクロックパルスφCが加えられる。
′を備えてなり、それらのトランジスタの制御ゲートに
はクロックパルスφCが加えられる。
負荷回路22のフィードバックトランジスタはNチャネ
ルトランジスタ30’ 、26’で構成され、トランジ
スタ30′の制御ゲートには出力端子Qが、トランジス
タ26′の制御ゲートには出力端 ・子Qがそれぞれ接
続されている。第2図の回路中の論理回路は単一の論理
回路10’、12’であられすことができ、これが第1
図の論理回路1O112と同一の働きを行う。すなわち
、論理回路10’、12’に差動入力を与えるとともに
クロックパルスφCによってエネーブル用Nチャネルト
ランジスタ16’、20’ をターンオンさせることに
より端子14.18の一方のみが所定の時間アースに落
とされる。
ルトランジスタ30’ 、26’で構成され、トランジ
スタ30′の制御ゲートには出力端子Qが、トランジス
タ26′の制御ゲートには出力端 ・子Qがそれぞれ接
続されている。第2図の回路中の論理回路は単一の論理
回路10’、12’であられすことができ、これが第1
図の論理回路1O112と同一の働きを行う。すなわち
、論理回路10’、12’に差動入力を与えるとともに
クロックパルスφCによってエネーブル用Nチャネルト
ランジスタ16’、20’ をターンオンさせることに
より端子14.18の一方のみが所定の時間アースに落
とされる。
先ず、HレベルのクロックパルスφCをトランジスタ2
4’ 、28’の制御ゲートに加えてトランジスタ24
’ 、28’ をオンにすることにより端子24’ 、
28’ を約5vの電位に設定する。
4’ 、28’の制御ゲートに加えてトランジスタ24
’ 、28’ をオンにすることにより端子24’ 、
28’ を約5vの電位に設定する。
ここで論理回路10’、12’の差動入力端子に加えら
れた情報から出力を得るために、クロックパルスφCを
HレベルからLレベルに切り換えると、すなわちクロッ
クパルスφCをLレベルからHレベルに切り換えると、
トランジスタ24′、28′はオフになり、またエネー
ブル用トランジスタ16’、20’はオンになる。論理
回路10′、12′のスイッチングの双対性から、論理
回路10’、12’の一方のスイッチング経路が開くと
他方のスイッチング経路は閉じる。すなわち、例えば端
子14がアースに落とされているときは、他方のスイッ
チング経路は開かれているので、端子18はアースとは
隔離される。すると、端子18の電圧はHレベルとなる
ので、インバータ34の存在により出力端子Qの電圧は
Lレベルとなる。
れた情報から出力を得るために、クロックパルスφCを
HレベルからLレベルに切り換えると、すなわちクロッ
クパルスφCをLレベルからHレベルに切り換えると、
トランジスタ24′、28′はオフになり、またエネー
ブル用トランジスタ16’、20’はオンになる。論理
回路10′、12′のスイッチングの双対性から、論理
回路10’、12’の一方のスイッチング経路が開くと
他方のスイッチング経路は閉じる。すなわち、例えば端
子14がアースに落とされているときは、他方のスイッ
チング経路は開かれているので、端子18はアースとは
隔離される。すると、端子18の電圧はHレベルとなる
ので、インバータ34の存在により出力端子Qの電圧は
Lレベルとなる。
そして出力端子Qの電圧がLレベルであるとフィードバ
ックトランジスタ30′がオフとなるので電荷の端子1
4への流入が防止される。
ックトランジスタ30′がオフとなるので電荷の端子1
4への流入が防止される。
同様に、端子14の電圧がLレベルであるので、インバ
ータ32の存在により出力端子QはHレベルとなり、従
ってトランジスタ26′がオンに保たれ、これにより端
子18の電位は約+5vとなる。尚、第2図のNMO8
論理回路ではφC1φCという2つのクロックパルス入
力が必要だが、第1図のCMO8論理回路ではφCとい
う1つのクロックパルス入力があればよい、ということ
には注意すべきである。
ータ32の存在により出力端子QはHレベルとなり、従
ってトランジスタ26′がオンに保たれ、これにより端
子18の電位は約+5vとなる。尚、第2図のNMO8
論理回路ではφC1φCという2つのクロックパルス入
力が必要だが、第1図のCMO8論理回路ではφCとい
う1つのクロックパルス入力があればよい、ということ
には注意すべきである。
第3図は、第1図に示したCMOSタイプの論理回路に
おいて、特に論理回路10’、12’ を排他的OR回
路として構成したものである。すなわち、第3図の回路
では論理回路10’、12’をNチャネルトランジスタ
で構成し、負荷回路22はPuO2で構成し、第1のイ
ンバータ32′はPチャネルトランジスタ32AとNチ
ャネルトランジスタ32Bで楕成し、第2のインバータ
34′はPチャネルトランジスタ34AとNチャネルト
ランジスタ34Bで構成されている。
おいて、特に論理回路10’、12’ を排他的OR回
路として構成したものである。すなわち、第3図の回路
では論理回路10’、12’をNチャネルトランジスタ
で構成し、負荷回路22はPuO2で構成し、第1のイ
ンバータ32′はPチャネルトランジスタ32AとNチ
ャネルトランジスタ32Bで楕成し、第2のインバータ
34′はPチャネルトランジスタ34AとNチャネルト
ランジスタ34Bで構成されている。
さて、排他的OR回路は、A、B、C,Dを4つの入力
とすると次のようなプール関数Qであられすことができ
る: Q=ABCD+ABCD+ABCr)+ABCDこのプ
ール関数の、例えば最初の積の項ABCDに注目してみ
よう。これらの各文字A、B、C。
とすると次のようなプール関数Qであられすことができ
る: Q=ABCD+ABCD+ABCr)+ABCDこのプ
ール関数の、例えば最初の積の項ABCDに注目してみ
よう。これらの各文字A、B、C。
Dがそれぞれ電圧Hレベルに対応する2進「1」の値を
もつならば、排他的OR回路10’、12’のトランジ
スタ36.38.40.42がオンになって端子14か
らエネーブル用Nチャネルトランジスタ16’、20’
を介してアースへの導通経路が形成される。このよう
にして、出力端子QはHレベルまたは2進「1」という
情報を持つことになる。尚、今の条件のもとでは端子1
8からアースへの導通経路は生じず、従って端子18は
Hレベルにとどまって反転用トランジスタ34Bはオン
となり、一方反転用トランジスタ34Aは′− オフとなり、すなわち出力端子QはLレベルである。
もつならば、排他的OR回路10’、12’のトランジ
スタ36.38.40.42がオンになって端子14か
らエネーブル用Nチャネルトランジスタ16’、20’
を介してアースへの導通経路が形成される。このよう
にして、出力端子QはHレベルまたは2進「1」という
情報を持つことになる。尚、今の条件のもとでは端子1
8からアースへの導通経路は生じず、従って端子18は
Hレベルにとどまって反転用トランジスタ34Bはオン
となり、一方反転用トランジスタ34Aは′− オフとなり、すなわち出力端子QはLレベルである。
以上と同様に、プール関数Qの他の積の項も、その積に
含まれる文字の値がすべて2進「1」となるならば、出
力端子QがHレベルすなわち2進「1」となり、−力出
力端子QがLレベルすなわち2進「0」となることは分
かりやすい。
含まれる文字の値がすべて2進「1」となるならば、出
力端子QがHレベルすなわち2進「1」となり、−力出
力端子QがLレベルすなわち2進「0」となることは分
かりやすい。
尚、第3図の論理回路10’、12’は4喘子の排他的
OR回路をあられすものであるが、完備な論理回路のフ
ァミリーをなすNANDやNOR等の論理回路を、第3
図の論理回路10’、+2’として使用してもよいこと
はもちろんである。
OR回路をあられすものであるが、完備な論理回路のフ
ァミリーをなすNANDやNOR等の論理回路を、第3
図の論理回路10’、+2’として使用してもよいこと
はもちろんである。
また、上記実施例ではCMO5による構成と、NMO8
のみによる構成とを示したが、PuO2のみでも構成す
ることができる。ただし、CMO8ではクロックパルス
供給源が1つでよいのに対し、NMO8とPuO2では
クロックパルス端子が2つ必要なのでCMO8で構成す
るのがより好〜 ましいと言える。
のみによる構成とを示したが、PuO2のみでも構成す
ることができる。ただし、CMO8ではクロックパルス
供給源が1つでよいのに対し、NMO8とPuO2では
クロックパルス端子が2つ必要なのでCMO8で構成す
るのがより好〜 ましいと言える。
〔発明の効果〕
以上のように、この発明によれば端子14.18は予め
電位を設定するときだけプルアップされて、出力電圧を
める間はプルアップされないから、出力電圧のスキュー
を防止することができる。
電位を設定するときだけプルアップされて、出力電圧を
める間はプルアップされないから、出力電圧のスキュー
を防止することができる。
また、エネーブル用トランジスタと負荷トランジスタと
を同期的にクロックパルスでスイッチングするので出力
波形のゆがみも防止でき、すなわちクロックパルスで駆
動される完備な論理回路のファミリーを得ることができ
る。
を同期的にクロックパルスでスイッチングするので出力
波形のゆがみも防止でき、すなわちクロックパルスで駆
動される完備な論理回路のファミリーを得ることができ
る。
第1図は、CMO8技術を使用して構成した、本発明の
一実施例の論理回路の回路図、第2図はNMO3技術を
使用して構成した、本発明の他の実施例の論理回路の回
路図、第3図は、CMC)S技術を使用して構成した実
施例において、排他的OR回路を組み込んだ図である。 10.10’・・・・第1の論理回路、12.12’・
・・・第2の論理回路、24.24′・・・・第1の切
換手段、28.28′・・・・第2の切換手段、32.
32′・・・・第1のインバータ、34.34’ ・・
・・第2のインバータ、vH−・−電源、16.16I
;20.20′・・・・エネーブル用Nチャネルデバ
イス。
一実施例の論理回路の回路図、第2図はNMO3技術を
使用して構成した、本発明の他の実施例の論理回路の回
路図、第3図は、CMC)S技術を使用して構成した実
施例において、排他的OR回路を組み込んだ図である。 10.10’・・・・第1の論理回路、12.12’・
・・・第2の論理回路、24.24′・・・・第1の切
換手段、28.28′・・・・第2の切換手段、32.
32′・・・・第1のインバータ、34.34’ ・・
・・第2のインバータ、vH−・−電源、16.16I
;20.20′・・・・エネーブル用Nチャネルデバ
イス。
Claims (4)
- (1)入力端子と、論理信号を出力するための第1の出
力端子とをもつ第1の論理回路と、入力端子と前記第1
の出力端子の信号と相補的な論理信号を出力するための
第2の出力端子とをもつ第2の論理回路と、 電源と前記第1の出力端子との間に接続し、クロック信
号の入力により前記電源と前記第1の出力端子の間をオ
ンからオフ、またはオフからオンへ切り換えるための第
1の切換手段と、前記電源と前記第2の出力端子との間
に接続し、クロック信号の入力により前記電源と前記第
2の出力端子の間をオンからオフ、またはオフからオン
へ切り換えるための第2の切換手段と。 前記第1の出力端子に接続した第1のインバータと、 前記第2の出力端子に接続した第2のインバータと、 前記第1の論理回路の入力端子と前記第2の論理回路の
入力端子のそれぞれに同時に論理信号を入力するための
手段、とを備えた差動論理回路。 - (2)前記第1及び第2の切換手段がPチャネルデバイ
スであり、これらのPチャネルデバイスの制御ゲートに
グロックパルスの供給手段が設けられてなる特許請求の
範囲第(1)項に記載の差動論理回路。 - (3)前記第1及び第2の切換手段がNチャネルデバイ
スであり、これらのNチャネルデバイスの制御ゲートに
クロックパルスの供給手段が設けられてなる特許請求の
範囲第(1)項に記載の差動論理回路。 - (4)前記第1及び第2の論理回路とアース端子の間に
はNチャネルデバイスが接続され、このNチャネルデバ
イスの制御ゲートには前記第1及び第2の切換手段に加
えられるクロックパルスに同期するクロックパルスの供
給手段が設けられてなる特許請求の範囲第(1)項に記
載の差動論理回路。
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