JPS60114029A - 差動論理回路 - Google Patents

差動論理回路

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JPS60114029A
JPS60114029A JP59171021A JP17102184A JPS60114029A JP S60114029 A JPS60114029 A JP S60114029A JP 59171021 A JP59171021 A JP 59171021A JP 17102184 A JP17102184 A JP 17102184A JP S60114029 A JPS60114029 A JP S60114029A
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JP
Japan
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logic circuit
output terminal
terminal
logic
circuit
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JP59171021A
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English (en)
Inventor
ウイリアム・ロバート・グリフイス
ローレンス・グリフイス・ヘラー
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Original Assignee
International Business Machines Corp
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Publication date
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    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1738—Controllable logic circuits using cascode switch logic [CSL] or cascode emitter coupled logic [CECL]

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  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
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  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は論理回路に関し、特にカスケード電圧スイッ
チタイプの差動論理回路に関するものである。
ｒ従来技術〕 一方向端子のカスケード電圧スイッチタイプの論理回路
は、この出願に対応する米国出願と同日付のＷ、Ｒ，Ｇ
ｒｉｆｆｉｎとり、Ｇ、１ｌｅ１１．ｅｒによる米国出
願の明細書に記載されている。それらの論理回路は、Ｎ
チャネルトランジスタあるいはＮＭＯ８からなるマトリ
クスと、ＰチャネルトランジスタあるいはＰｕＯ２から
なる相補的マトリクスとを有する相補的金属酸化半導体
（ＣｕＯ２）技術を用いて製造されるのが一般的である
。
上記のものとは異なるが、やはりカスケード電圧スイッ
チタイプの論Ｉｍ＠路としては、１９８３年６月２７日
付のＪ、Ｖ、ｒｌａｖｉｓ及びＮ、Ｇ、ＴＩ＋ｏｍａに
よる米国出願第５０８４５４号に記載されたものがある
。この論理回路ではＮＭＯ５論：ＩＩｎ　＋ｒｉｔ路の
相補的出力端子にＰチャネル負荷デバイスが交叉状に接
続されている。
１９８１年２月２０日に発行された［９８］Ｉ　Ｅ　Ｅ
　Ｅ　Ｔｎｔｅｒｎａｔｊｏｎａｌ　５ｏｌｊｄ　−５
ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　Ｊ
の２３０，２３１及び２７６ページに記載のｒＡ　Ｃｕ
Ｏ５３２ｂ　Ｓｊｎｇｌｅ　ＣｈｊｐＭｊｃｒｏｐｒｏ
ｃｅｓｓｏｒ　Ｊと題するＢ、Ｔ、Ｍｕｒｐｈｙの論文
１及び１９８２年６月に発行されたｒＩＥＥＥＪｏｕｒ
ｎａｌ　ｏｆ　５ｏｌｉｄ　−５ｔａｔ、ｅ　Ｃ１ｒｃ
ｕｊｔｓ　ＪのＶｏｌ。
５Ｃ−１７、Ｎｎ３に記載のｒｌｌｊｇｈ　−５ｐｅｅ
ｄ　ＣｏｍｐａｃｔＣｉｒｃｕｉｔｓ　ｔｉｉｔｈ　Ｃ
ＨＯ５Ｊと題するＲ、１１．Ｋｒａｍｂｅｃｋの論文に
は、負荷としてＮＭＯ８論理回路に接続されたＰチャネ
ルデバイスと、出力端子とそのＰチャネル負荷デバイス
との間に接続されたインバータとを備えた、クロックパ
ルスをスカされる一方向端子のダイナミックＣＭＯ８論
理回路が開示されている。
しかし、上述したＭｕｒｐｈｙやＫｒａｍｂｅｃｋの論
理回路では完備な論理回路のファミリーを構成すること
ができない、という点に注意する必要がある。
というのは、一方向出力端子であるため出力電圧のスキ
ューが生じるおそれがあるからである。
〔発明が解決しようとする問題点〕
この発明の目的は、差動出力端子により完備な論理回路
のファミリーを構成できるとともに、出力電圧の波形の
ゆがみやスキューのない論理回路を提供することを目的
とする。
〔問題点を解決するための手段〕
この発明の教示するところによれば、第１の出力端子に
第１の出力信号を発生する第１のスイッチング回路と、
第２の出力端子に第１の出力信号とは相補的な第２の出
力信号を発生する第２のスイッチング回路とを備えた差
動論理回路が提示される。さらに、クロックパルスを印
加される第１と第２のデバイスが、上記第１と第２の出
力端子と電源の間にそれぞれ接続され、また第１と第２
のインバータが上記第１と第２の出力端子にそれぞれ接
続されている。尚、上記第１と第２の出力端子と、電源
の間には再生回路を接続してもよい。
〔実施例〕
さて図面を参照すると、第１図には本願発明の差動カス
ケード電圧スイッチ論理回路の一実施例が示されている
。同図において、第１の論理回路１０と第２の論理回路
１２のおのおのは、一方がオフのとき他方がオンである
ようなスイッチ作用を行う。入力端子に入力された任意
の信号と、相補的入力端子に入力された、その任意の信
号に相補的な信号はそれぞれ第１の論理回路１ｏと第２
の論理回路に印加され、これによりそれらの論理回路ｌ
０１１２のスイッチ動作が制御される。第１の論理回路
１ｏは、出力端子１４とエネーブル用Ｎチャネルトラン
ジスタ１６の１つの電極との間に接続されている。同様
に、第２の論理回路１２は、出力端子１８とエネーブル
用Ｎチャネルトランジスタ２ｏの１つの電極との間に接
続されている。それらのトランジスタ１６．１８の他方
の端子はそれぞれ接地され、またそれぞれの制御ゲート
にはクロックパルスφＣが加えられる。
負荷＠Ｗｒ２２は、第１のＰチャネルトランジスタ２４
と、第２のＰチャネルトランジスタ２６とを有する。こ
れらのトランジスタ２４．２６は。
＋５Ｖの電源端子ｖＨと、端子１４との間にそれぞれ接
続されている。負荷回路２２はさらに第３のＰチャネル
トランジスタ２８と第４のＰチャネルトランジスタ３０
とを有する。これらのトランジスタ２８．３０は電源端
子ＶＨと端子１８との間にそれぞれ接続されている。ク
ロックパルスφＣはトランジスタ２４．２８の制御ゲー
トにも加えられる。トランジスタ２６の制御ゲートには
出力端子Ｑが接続されており、その出力端子Ｑと端子１
４との間にはインバータ３２が接続されている。また、
トランジスタ３０の制御ゲートには出力端子Ｑが接続さ
れており、その出力端子Ｑと端子１８との間にはインバ
ータ３４が接続されている。
〔作用〕
次に、第１図の回路の作用について説明しよう。
先ずトランジスタ２４．２８をオンさせるためにそれら
の制御ゲートに低電圧（Ｌレベルとする）のクロックパ
ルスφＣを加える。すると、端子１４．１８は＋５ｖの
電位に設定される。尚、インバータ３２．３４の作用に
よって上記電圧設定期間中はＱ、Ｑ出力端子はどちらも
Ｌレベルである。
論理回路１０の入力端子と論理回路１２の相補的入力端
子とに与えられた情報から出力をめるために、高電圧（
Ｈレベルとする）のクロックパルスφＣを加えるとトラ
ンジスタ１６．２０はオンになり、一方トランジスタ２
４．２８はオフになる。第１の論理回路１０と第２の論
理回路１２の双対性から、一方が閉スィッチとして働き
、例えば端子１４をアースに落とし、また他方が開ス。
イッチとして働き、例えば端子１８からアースへの電荷
の流出を防止する。
すると、上記したように端子１８は＋５■でト■レベル
にあるから、インバータ３４の介在により出力端子Ｑは
Ｌレベルである。そして、出力端子ＱがＬレベルだと、
Ｐチャネルトランジスタ３０はオンの状態にあり、従っ
て端子】８は＋５ｖに保たれる。同様に見てゆくと、端
子１４が■、レベルだから、出力端子Ｑの電圧はＨレベ
ルで、従ってＰチャネルトランジスタ２６はオフに保た
れ−る。
尚、２つのトランジスタ１６．２０は単一のＮチャネル
トランジスタでおきかえてもよい。
また、容易に分かるように、第１の論理回路１０に所定
の入力を加えて第２の論理回路１２にそれと相補的な入
力を加えるとともに、各出力端子Ｑ、Ｑにインバータを
それぞれ接続してあれば、第１図の論理回路にどのよう
な論理関数を構成してもよい。すなわち第１図の回路は
、クロックパルスで駆動される完備な論理回路のファミ
リーを与えることができる。
（他の実施例〕 第２図の回路は、負荷回路２２′としてＰチャネルトラ
ンジスタ２４．２６．２８．３０の代わりにＮチャネル
トランジスタを使用した点で異なるけれども、第１図の
回路と類似の構成をあられすものである。
負荷回路２２′はＮチャネルトランジスタ２４′、２８
′を備えてなり、それらのトランジスタの制御ゲートに
はクロックパルスφＣが加えられる。
負荷回路２２のフィードバックトランジスタはＮチャネ
ルトランジスタ３０’　、２６’で構成され、トランジ
スタ３０′の制御ゲートには出力端子Ｑが、トランジス
タ２６′の制御ゲートには出力端　・子Ｑがそれぞれ接
続されている。第２図の回路中の論理回路は単一の論理
回路１０’、１２’であられすことができ、これが第１
図の論理回路１Ｏ１１２と同一の働きを行う。すなわち
、論理回路１０’、１２’に差動入力を与えるとともに
クロックパルスφＣによってエネーブル用Ｎチャネルト
ランジスタ１６’、２０’　をターンオンさせることに
より端子１４．１８の一方のみが所定の時間アースに落
とされる。
先ず、ＨレベルのクロックパルスφＣをトランジスタ２
４’　、２８’の制御ゲートに加えてトランジスタ２４
’　、２８’　をオンにすることにより端子２４’　、
２８’　を約５ｖの電位に設定する。
ここで論理回路１０’、１２’の差動入力端子に加えら
れた情報から出力を得るために、クロックパルスφＣを
ＨレベルからＬレベルに切り換えると、すなわちクロッ
クパルスφＣをＬレベルからＨレベルに切り換えると、
トランジスタ２４′、２８′はオフになり、またエネー
ブル用トランジスタ１６’、２０’はオンになる。論理
回路１０′、１２′のスイッチングの双対性から、論理
回路１０’、１２’の一方のスイッチング経路が開くと
他方のスイッチング経路は閉じる。すなわち、例えば端
子１４がアースに落とされているときは、他方のスイッ
チング経路は開かれているので、端子１８はアースとは
隔離される。すると、端子１８の電圧はＨレベルとなる
ので、インバータ３４の存在により出力端子Ｑの電圧は
Ｌレベルとなる。
そして出力端子Ｑの電圧がＬレベルであるとフィードバ
ックトランジスタ３０′がオフとなるので電荷の端子１
４への流入が防止される。
同様に、端子１４の電圧がＬレベルであるので、インバ
ータ３２の存在により出力端子ＱはＨレベルとなり、従
ってトランジスタ２６′がオンに保たれ、これにより端
子１８の電位は約＋５ｖとなる。尚、第２図のＮＭＯ８
論理回路ではφＣ１φＣという２つのクロックパルス入
力が必要だが、第１図のＣＭＯ８論理回路ではφＣとい
う１つのクロックパルス入力があればよい、ということ
には注意すべきである。
〔実施例のさらに具体的な構成〕
第３図は、第１図に示したＣＭＯＳタイプの論理回路に
おいて、特に論理回路１０’、１２’　を排他的ＯＲ回
路として構成したものである。すなわち、第３図の回路
では論理回路１０’、１２’をＮチャネルトランジスタ
で構成し、負荷回路２２はＰｕＯ２で構成し、第１のイ
ンバータ３２′はＰチャネルトランジスタ３２ＡとＮチ
ャネルトランジスタ３２Ｂで楕成し、第２のインバータ
３４′はＰチャネルトランジスタ３４ＡとＮチャネルト
ランジスタ３４Ｂで構成されている。
さて、排他的ＯＲ回路は、Ａ、Ｂ、Ｃ，Ｄを４つの入力
とすると次のようなプール関数Ｑであられすことができ
る： Ｑ＝ＡＢＣＤ＋ＡＢＣＤ＋ＡＢＣｒ）＋ＡＢＣＤこのプ
ール関数の、例えば最初の積の項ＡＢＣＤに注目してみ
よう。これらの各文字Ａ、Ｂ、Ｃ。
Ｄがそれぞれ電圧Ｈレベルに対応する２進「１」の値を
もつならば、排他的ＯＲ回路１０’、１２’のトランジ
スタ３６．３８．４０．４２がオンになって端子１４か
らエネーブル用Ｎチャネルトランジスタ１６’、２０’
　を介してアースへの導通経路が形成される。このよう
にして、出力端子ＱはＨレベルまたは２進「１」という
情報を持つことになる。尚、今の条件のもとでは端子１
８からアースへの導通経路は生じず、従って端子１８は
Ｈレベルにとどまって反転用トランジスタ３４Ｂはオン
となり、一方反転用トランジスタ３４Ａは′− オフとなり、すなわち出力端子ＱはＬレベルである。
以上と同様に、プール関数Ｑの他の積の項も、その積に
含まれる文字の値がすべて２進「１」となるならば、出
力端子ＱがＨレベルすなわち２進「１」となり、−力出
力端子ＱがＬレベルすなわち２進「０」となることは分
かりやすい。
尚、第３図の論理回路１０’、１２’は４喘子の排他的
ＯＲ回路をあられすものであるが、完備な論理回路のフ
ァミリーをなすＮＡＮＤやＮＯＲ等の論理回路を、第３
図の論理回路１０’、＋２’として使用してもよいこと
はもちろんである。
また、上記実施例ではＣＭＯ５による構成と、ＮＭＯ８
のみによる構成とを示したが、ＰｕＯ２のみでも構成す
ることができる。ただし、ＣＭＯ８ではクロックパルス
供給源が１つでよいのに対し、ＮＭＯ８とＰｕＯ２では
クロックパルス端子が２つ必要なのでＣＭＯ８で構成す
るのがより好〜 ましいと言える。
〔発明の効果〕 以上のように、この発明によれば端子１４．１８は予め
電位を設定するときだけプルアップされて、出力電圧を
める間はプルアップされないから、出力電圧のスキュー
を防止することができる。
また、エネーブル用トランジスタと負荷トランジスタと
を同期的にクロックパルスでスイッチングするので出力
波形のゆがみも防止でき、すなわちクロックパルスで駆
動される完備な論理回路のファミリーを得ることができ
る。
【図面の簡単な説明】
第１図は、ＣＭＯ８技術を使用して構成した、本発明の
一実施例の論理回路の回路図、第２図はＮＭＯ３技術を
使用して構成した、本発明の他の実施例の論理回路の回
路図、第３図は、ＣＭＣ）Ｓ技術を使用して構成した実
施例において、排他的ＯＲ回路を組み込んだ図である。 １０．１０’・・・・第１の論理回路、１２．１２’・
・・・第２の論理回路、２４．２４′・・・・第１の切
換手段、２８．２８′・・・・第２の切換手段、３２．
３２′・・・・第１のインバータ、３４．３４’　・・
・・第２のインバータ、ｖＨ−・−電源、１６．１６Ｉ
　；２０．２０′・・・・エネーブル用Ｎチャネルデバ
イス。

Claims (4)

    【特許請求の範囲】
  1. （１）入力端子と、論理信号を出力するための第１の出
    力端子とをもつ第１の論理回路と、入力端子と前記第１
    の出力端子の信号と相補的な論理信号を出力するための
    第２の出力端子とをもつ第２の論理回路と、 電源と前記第１の出力端子との間に接続し、クロック信
    号の入力により前記電源と前記第１の出力端子の間をオ
    ンからオフ、またはオフからオンへ切り換えるための第
    １の切換手段と、前記電源と前記第２の出力端子との間
    に接続し、クロック信号の入力により前記電源と前記第
    ２の出力端子の間をオンからオフ、またはオフからオン
    へ切り換えるための第２の切換手段と。 前記第１の出力端子に接続した第１のインバータと、 前記第２の出力端子に接続した第２のインバータと、 前記第１の論理回路の入力端子と前記第２の論理回路の
    入力端子のそれぞれに同時に論理信号を入力するための
    手段、とを備えた差動論理回路。
  2. （２）前記第１及び第２の切換手段がＰチャネルデバイ
    スであり、これらのＰチャネルデバイスの制御ゲートに
    グロックパルスの供給手段が設けられてなる特許請求の
    範囲第（１）項に記載の差動論理回路。
  3. （３）前記第１及び第２の切換手段がＮチャネルデバイ
    スであり、これらのＮチャネルデバイスの制御ゲートに
    クロックパルスの供給手段が設けられてなる特許請求の
    範囲第（１）項に記載の差動論理回路。
  4. （４）前記第１及び第２の論理回路とアース端子の間に
    はＮチャネルデバイスが接続され、このＮチャネルデバ
    イスの制御ゲートには前記第１及び第２の切換手段に加
    えられるクロックパルスに同期するクロックパルスの供
    給手段が設けられてなる特許請求の範囲第（１）項に記
    載の差動論理回路。
JP59171021A 1983-11-21 1984-08-18 差動論理回路 Pending JPS60114029A (ja)

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US554146 1983-11-21

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JP (1) JPS60114029A (ja)
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