JP3335820B2 - Ｄａコンバータ - Google Patents
ＤａコンバータInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、所定ビット数のデ
ィジタル入力信号に応じて、このディジタル入力信号を
所定の分解能を有するアナログ出力信号に変換するＤＡ
コンバータに関し、さらに詳しくは、ＣＭＯＳを適用す
るＲ−２Ｒ型ＤＡコンバータに関するものである。
ィジタル入力信号に応じて、このディジタル入力信号を
所定の分解能を有するアナログ出力信号に変換するＤＡ
コンバータに関し、さらに詳しくは、ＣＭＯＳを適用す
るＲ−２Ｒ型ＤＡコンバータに関するものである。
【０００２】
【従来の技術】図７は、Ｒ−２Ｒ型ＤＡコンバータの一
例の構成回路図である。図示例のＤＡコンバータ４０は
電圧加算方式を採用するＤＡコンバータであって、抵抗
素子Ｒ 10，Ｒ11，Ｒ12と、抵抗素子Ｒ20，Ｒ21，Ｒ22，
Ｒ23，Ｒ24と、スイッチ回路Ｓ 0 ，Ｓ1 ，Ｓ2 ，Ｓ
3 と、オペアンプＯＰとから構成されている。なお、抵
抗素子Ｒ10，Ｒ11，Ｒ12はそれぞれ抵抗値Ｒを有し、抵
抗素子Ｒ20，Ｒ21，Ｒ22，Ｒ 23，Ｒ24はそれぞれ抵抗値
２Ｒを有している。
例の構成回路図である。図示例のＤＡコンバータ４０は
電圧加算方式を採用するＤＡコンバータであって、抵抗
素子Ｒ 10，Ｒ11，Ｒ12と、抵抗素子Ｒ20，Ｒ21，Ｒ22，
Ｒ23，Ｒ24と、スイッチ回路Ｓ 0 ，Ｓ1 ，Ｓ2 ，Ｓ
3 と、オペアンプＯＰとから構成されている。なお、抵
抗素子Ｒ10，Ｒ11，Ｒ12はそれぞれ抵抗値Ｒを有し、抵
抗素子Ｒ20，Ｒ21，Ｒ22，Ｒ 23，Ｒ24はそれぞれ抵抗値
２Ｒを有している。
【０００３】図示例のＤＡコンバータ４０において、ス
イッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3の選択入力端には、
それぞれディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 が
入力され、その出力端はそれぞれ抵抗素子Ｒ20，Ｒ21，
Ｒ22，Ｒ23の一方の端子に接続され、その第１の入力端
は全て基準電圧ＶR に接続され、第２の入力端は全てグ
ランドに接続されている。
イッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3の選択入力端には、
それぞれディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 が
入力され、その出力端はそれぞれ抵抗素子Ｒ20，Ｒ21，
Ｒ22，Ｒ23の一方の端子に接続され、その第１の入力端
は全て基準電圧ＶR に接続され、第２の入力端は全てグ
ランドに接続されている。
【０００４】また、抵抗素子Ｒ24の一方の端子はグラン
ドに接続されている。抵抗素子Ｒ24，Ｒ20の他方の端子
は抵抗素子Ｒ10の一方の端子に接続され、同様に、抵抗
素子Ｒ10，Ｒ21の他方の端子は抵抗素子Ｒ11の一方の端
子に、抵抗素子Ｒ11，Ｒ22の他方の端子は抵抗素子Ｒ12
の一方の端子に、抵抗素子Ｒ12，Ｒ23の他方の端子はオ
ペアンプＯＰの＋入力端に入力され、オペアンプの−入
力端にはその出力端が入力され、その出力端からはアナ
ログ出力信号が出力されている。
ドに接続されている。抵抗素子Ｒ24，Ｒ20の他方の端子
は抵抗素子Ｒ10の一方の端子に接続され、同様に、抵抗
素子Ｒ10，Ｒ21の他方の端子は抵抗素子Ｒ11の一方の端
子に、抵抗素子Ｒ11，Ｒ22の他方の端子は抵抗素子Ｒ12
の一方の端子に、抵抗素子Ｒ12，Ｒ23の他方の端子はオ
ペアンプＯＰの＋入力端に入力され、オペアンプの−入
力端にはその出力端が入力され、その出力端からはアナ
ログ出力信号が出力されている。
【０００５】次に、図８は、上述するＲ−２Ｒ型ＤＡコ
ンバータに用いられるスイッチ回路の一例の構成回路図
である。図示例のスイッチ回路４２はＣＭＯＳを適用す
るスイッチ回路の一例であって、Ｐ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）４４およびＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）４６からなるインバ
ータと、同様に、ＰＭＯＳ４８およびＮＭＯＳ５０とか
ら構成されている。
ンバータに用いられるスイッチ回路の一例の構成回路図
である。図示例のスイッチ回路４２はＣＭＯＳを適用す
るスイッチ回路の一例であって、Ｐ型ＭＯＳトランジス
タ（以下、ＰＭＯＳという）４４およびＮ型ＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）４６からなるインバ
ータと、同様に、ＰＭＯＳ４８およびＮＭＯＳ５０とか
ら構成されている。
【０００６】図示例のスイッチ回路４２において、ＰＭ
ＯＳ４４およびＮＭＯＳ４６のソースはそれぞれ電源電
圧ＶDDおよびグランドに接続され、そのゲート（スイッ
チ回路の選択入力端）にはディジタル入力信号Ｄn が入
力され、そのドレインは短絡されてＰＭＯＳ４８および
ＮＭＯＳ５０のゲートに入力されている。同様に、ＰＭ
ＯＳ４８およびＮＭＯＳ５０のソース（スイッチ回路の
第１および第２の入力端）はそれぞれ基準電圧ＶR およ
びグランドに接続され、そのドレインは短絡されて出力
端ＯＵＴとされている。
ＯＳ４４およびＮＭＯＳ４６のソースはそれぞれ電源電
圧ＶDDおよびグランドに接続され、そのゲート（スイッ
チ回路の選択入力端）にはディジタル入力信号Ｄn が入
力され、そのドレインは短絡されてＰＭＯＳ４８および
ＮＭＯＳ５０のゲートに入力されている。同様に、ＰＭ
ＯＳ４８およびＮＭＯＳ５０のソース（スイッチ回路の
第１および第２の入力端）はそれぞれ基準電圧ＶR およ
びグランドに接続され、そのドレインは短絡されて出力
端ＯＵＴとされている。
【０００７】図示例のＤＡコンバータ４０において、そ
れぞれのスイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 は、対応
するディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に応じ
て、抵抗素子Ｒ20，Ｒ21，Ｒ22，Ｒ23の一方の端子を基
準電圧ＶR またはグランドのいずれか一方に接続する。
図示例においては、ディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ
2 ，Ｄ3 がハイレベルのとき、これに対応する抵抗素子
Ｒ20，Ｒ21，Ｒ22，Ｒ 23の一方の端子は基準電圧ＶR に
接続され、逆に、ローレベルのときはグランドに接続さ
れる。
れぞれのスイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 は、対応
するディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 に応じ
て、抵抗素子Ｒ20，Ｒ21，Ｒ22，Ｒ23の一方の端子を基
準電圧ＶR またはグランドのいずれか一方に接続する。
図示例においては、ディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ
2 ，Ｄ3 がハイレベルのとき、これに対応する抵抗素子
Ｒ20，Ｒ21，Ｒ22，Ｒ 23の一方の端子は基準電圧ＶR に
接続され、逆に、ローレベルのときはグランドに接続さ
れる。
【０００８】ここで、ディジタル入力信号Ｄ0 だけがハ
イレベルのとき、Ｄ点から左側、下側および右側の合成
抵抗は、それぞれ２Ｒ，２Ｒおよび４３Ｒ／２１とな
り、Ｄ点の電圧ＶD は基準電圧ＶR ×４３／１２８とな
る。また、Ｃ点の電圧ＶC はＤ点の電圧ＶD ×２２／４
３、即ち、基準電圧ＶR ×１１／６４となり、Ｂ点の電
圧ＶB はＣ点の電圧ＶC ×６／１１、即ち、基準電圧Ｖ
R ×３／３２となり、Ａ点の電圧ＶA はＢ点の電圧ＶB
×２／３、即ち、基準電圧ＶR ／１６となる。
イレベルのとき、Ｄ点から左側、下側および右側の合成
抵抗は、それぞれ２Ｒ，２Ｒおよび４３Ｒ／２１とな
り、Ｄ点の電圧ＶD は基準電圧ＶR ×４３／１２８とな
る。また、Ｃ点の電圧ＶC はＤ点の電圧ＶD ×２２／４
３、即ち、基準電圧ＶR ×１１／６４となり、Ｂ点の電
圧ＶB はＣ点の電圧ＶC ×６／１１、即ち、基準電圧Ｖ
R ×３／３２となり、Ａ点の電圧ＶA はＢ点の電圧ＶB
×２／３、即ち、基準電圧ＶR ／１６となる。
【０００９】以下同様に、Ａ点の電圧ＶA は、ディジタ
ル入力信号Ｄ1 だけがハイレベルのときに基準電圧ＶR
／８となり、ディジタル入力信号Ｄ2 だけがハイレベル
のときに基準電圧ＶR ／４となり、ディジタル入力信号
Ｄ3 だけがハイレベルのときに基準電圧ＶR ／２とな
る。また、ディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3
の２つ以上が同時にハイレベルのときには、Ａ点の電圧
ＶA はこれらの出力電圧が加算されたものとなる。
ル入力信号Ｄ1 だけがハイレベルのときに基準電圧ＶR
／８となり、ディジタル入力信号Ｄ2 だけがハイレベル
のときに基準電圧ＶR ／４となり、ディジタル入力信号
Ｄ3 だけがハイレベルのときに基準電圧ＶR ／２とな
る。また、ディジタル入力信号Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3
の２つ以上が同時にハイレベルのときには、Ａ点の電圧
ＶA はこれらの出力電圧が加算されたものとなる。
【００１０】このようにして、Ａ点の電圧ＶA はオペア
ンプＯＰの＋入力端に入力され、オペアンプＯＰの出力
端からは、ディジタル入力信号Ｄ3 ，Ｄ2 ，Ｄ1 ，Ｄ0
に応じて所定の電圧レベルに変換されたアナログ出力信
号が出力される。
ンプＯＰの＋入力端に入力され、オペアンプＯＰの出力
端からは、ディジタル入力信号Ｄ3 ，Ｄ2 ，Ｄ1 ，Ｄ0
に応じて所定の電圧レベルに変換されたアナログ出力信
号が出力される。
【００１１】ところで、上述するＣＭＯＳを適用するＲ
−２Ｒ型ＤＡコンバータ４０において、スイッチ回路４
２を構成するＰＭＯＳ４８およびＮＭＯＳ５０はオン抵
抗を有している。このＰＭＯＳ４８およびＮＭＯＳ５０
のオン抵抗は、抵抗素子Ｒ2nに直列接続されているた
め、その抵抗値や抵抗値の変動などは、ＤＡコンバータ
４０の変換精度に悪影響を与える１つの大きな要因とな
っている。
−２Ｒ型ＤＡコンバータ４０において、スイッチ回路４
２を構成するＰＭＯＳ４８およびＮＭＯＳ５０はオン抵
抗を有している。このＰＭＯＳ４８およびＮＭＯＳ５０
のオン抵抗は、抵抗素子Ｒ2nに直列接続されているた
め、その抵抗値や抵抗値の変動などは、ＤＡコンバータ
４０の変換精度に悪影響を与える１つの大きな要因とな
っている。
【００１２】従って、スイッチ回路のオン抵抗の抵抗値
は、抵抗素子Ｒ1n，Ｒ2nの抵抗値に対して殆ど０と見な
すことができる程度に充分小さくする必要があるととも
に、個々のスイッチ回路のオン抵抗の抵抗値の変動を極
力小さくする必要がある。このため、従来より、スイッ
チ回路４２を構成するＰＭＯＳ４８およびＮＭＯＳ５０
のトランジスタ幅Ｗを大きくすることによって、オン抵
抗の抵抗値や抵抗値の変動を小さく抑えるように構成し
ている。
は、抵抗素子Ｒ1n，Ｒ2nの抵抗値に対して殆ど０と見な
すことができる程度に充分小さくする必要があるととも
に、個々のスイッチ回路のオン抵抗の抵抗値の変動を極
力小さくする必要がある。このため、従来より、スイッ
チ回路４２を構成するＰＭＯＳ４８およびＮＭＯＳ５０
のトランジスタ幅Ｗを大きくすることによって、オン抵
抗の抵抗値や抵抗値の変動を小さく抑えるように構成し
ている。
【００１３】ところが、ＣＭＯＳにおいては、論理しき
い値近辺でＰＭＯＳ４８およびＮＭＯＳ５０の両方がオ
ン状態となり、過渡的に基準電圧ＶR からグランドに向
かって貫通電流が流れてしまう。また、ＣＭＯＳを適用
するＲ−２Ｒ型ＤＡコンバータ４０においては、スイッ
チ回路４２を構成するＰＭＯＳ４８およびＮＭＯＳ５０
のトランジスタ幅Ｗが大きいため、貫通電流が大きくな
って消費電流（消費電力）が増大するばかりでなく、ノ
イズが発生して基準電圧ＶR とグランドの間の電位が変
動し、ＤＡコンバータ４０の変換精度に悪影響を及ぼす
場合があるという問題点があった。
い値近辺でＰＭＯＳ４８およびＮＭＯＳ５０の両方がオ
ン状態となり、過渡的に基準電圧ＶR からグランドに向
かって貫通電流が流れてしまう。また、ＣＭＯＳを適用
するＲ−２Ｒ型ＤＡコンバータ４０においては、スイッ
チ回路４２を構成するＰＭＯＳ４８およびＮＭＯＳ５０
のトランジスタ幅Ｗが大きいため、貫通電流が大きくな
って消費電流（消費電力）が増大するばかりでなく、ノ
イズが発生して基準電圧ＶR とグランドの間の電位が変
動し、ＤＡコンバータ４０の変換精度に悪影響を及ぼす
場合があるという問題点があった。
【００１４】次に、図９に、従来のＲ−２Ｒ型ＤＡコン
バータの一例のレイアウトを示す。図示例のレイアウト
は、図７および図８に示されるＤＡコンバータ４０の構
成回路において、オペアンプＯＰおよびスイッチ回路４
２のＰＭＯＳ４４，ＮＭＯＳ４６を除く部分に対応する
ものであって、スイッチ回路４２を構成するＰＭＯＳ４
８およびＮＭＯＳ５０に相当するＰＭＯＳ５２およびＮ
ＭＯＳ５４と、抵抗素子Ｒ1n，Ｒ2nに相当する抵抗素子
５６，５８とから構成されている。
バータの一例のレイアウトを示す。図示例のレイアウト
は、図７および図８に示されるＤＡコンバータ４０の構
成回路において、オペアンプＯＰおよびスイッチ回路４
２のＰＭＯＳ４４，ＮＭＯＳ４６を除く部分に対応する
ものであって、スイッチ回路４２を構成するＰＭＯＳ４
８およびＮＭＯＳ５０に相当するＰＭＯＳ５２およびＮ
ＭＯＳ５４と、抵抗素子Ｒ1n，Ｒ2nに相当する抵抗素子
５６，５８とから構成されている。
【００１５】図示例のレイアウトにおいて、ＰＭＯＳ５
２は５つに分割されたＰＭＯＳを並列接続して構成さ
れ、同様に、ＮＭＯＳ５４は５つに分割されたＮＭＯＳ
を並列接続して構成されている。また、抵抗素子５６は
抵抗値Ｒのポリシリコン抵抗により構成され、同様に、
抵抗素子５８は抵抗値Ｒのポリシリコン抵抗を２つ直列
接続して構成されている。
２は５つに分割されたＰＭＯＳを並列接続して構成さ
れ、同様に、ＮＭＯＳ５４は５つに分割されたＮＭＯＳ
を並列接続して構成されている。また、抵抗素子５６は
抵抗値Ｒのポリシリコン抵抗により構成され、同様に、
抵抗素子５８は抵抗値Ｒのポリシリコン抵抗を２つ直列
接続して構成されている。
【００１６】ここで、図６（ａ）に、上述するレイアウ
トのＤＡコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図を示す。図示例のト
ランジスタ特性は、例えばスイッチ回路Ｓ0 のオン抵抗
＞スイッチ回路Ｓ1 のオン抵抗＞スイッチ回路Ｓ2 のオ
ン抵抗＞スイッチ回路Ｓ3 のオン抵抗というように、ス
イッチ回路４２のオン抵抗の抵抗値が傾斜状の傾きを有
する場合の一例を概念的に表したものである。
トのＤＡコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図を示す。図示例のト
ランジスタ特性は、例えばスイッチ回路Ｓ0 のオン抵抗
＞スイッチ回路Ｓ1 のオン抵抗＞スイッチ回路Ｓ2 のオ
ン抵抗＞スイッチ回路Ｓ3 のオン抵抗というように、ス
イッチ回路４２のオン抵抗の抵抗値が傾斜状の傾きを有
する場合の一例を概念的に表したものである。
【００１７】図示例のレイアウトにおいては、スイッチ
回路を構成するＰＭＯＳ５２およびＮＭＯＳ５４のトラ
ンジスタ幅Ｗが大きいために、ＤＡコンバータ４０の大
部分はこのスイッチ回路によって占められている。この
ため、製造上のばらつき等によって、例えばスイッチ回
路Ｓ0 とスイッチ回路Ｓ3 とでは、そのトランジスタ特
性、例えばＰＭＯＳ４８およびＮＭＯＳ５０のオン抵抗
の抵抗値が大きく異なり、上述するように、ＤＡコンバ
ータ４０の変換精度に悪影響を与える場合があり、製品
の歩留りが低下するという問題点があった。
回路を構成するＰＭＯＳ５２およびＮＭＯＳ５４のトラ
ンジスタ幅Ｗが大きいために、ＤＡコンバータ４０の大
部分はこのスイッチ回路によって占められている。この
ため、製造上のばらつき等によって、例えばスイッチ回
路Ｓ0 とスイッチ回路Ｓ3 とでは、そのトランジスタ特
性、例えばＰＭＯＳ４８およびＮＭＯＳ５０のオン抵抗
の抵抗値が大きく異なり、上述するように、ＤＡコンバ
ータ４０の変換精度に悪影響を与える場合があり、製品
の歩留りが低下するという問題点があった。
【００１８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、スイッチ回路の
状態が変化するときのしきい値近辺における貫通電流を
低減もしくは完全に防止することができ、消費電流を低
減することができ、製品の歩留りを向上させることがで
きるＤＡコンバータを提供することにある。
従来技術に基づく問題点をかえりみて、スイッチ回路の
状態が変化するときのしきい値近辺における貫通電流を
低減もしくは完全に防止することができ、消費電流を低
減することができ、製品の歩留りを向上させることがで
きるＤＡコンバータを提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、抵抗素子と、入力されるディジタル入力
信号に応じて、前記抵抗素子の一端を基準電圧またはグ
ランドのいずれか一方に接続するスイッチ回路とを有
し、前記ディジタル入力信号に対応する電圧レベルを有
するアナログ出力信号を出力するＲ−２Ｒ型ＤＡコンバ
ータであって、前記スイッチ回路は、第１のＰ型ＭＯＳ
トランジスタと、第１のＮ型ＭＯＳトランジスタと、第
２のＰ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトラ
ンジスタと、前記第１のＮ型ＭＯＳトランジスタのオフ
状態となるタイミングよりも、前記第１のＰ型ＭＯＳト
ランジスタのオン状態となるタイミングを遅延させる第
１の遅延素子と、前記第１のＰ型ＭＯＳトランジスタの
オフ状態となるタイミングよりも、前記第１のＮ型ＭＯ
Ｓトランジスタのオン状態となるタイミングを遅延させ
る第２の遅延素子とを有し、前記第１のＰ型ＭＯＳトラ
ンジスタおよび前記第１のＮ型ＭＯＳトランジスタのソ
ースはそれぞれ前記基準電圧および前記グランドに接続
され、これらの各ドレインは短絡されて前記抵抗素子の
一端に接続され、前記第２のＰ型ＭＯＳトランジスタお
よび前記第２のＮ型ＭＯＳトランジスタのソースはそれ
ぞれ電源電圧およびグランドに接続され、これらの各ゲ
ートにはともに前記ディジタル入力信号が入力され、前
記第２のＰ型ＭＯＳトランジスタのドレインは、前記第
１のＰ型ＭＯＳトランジスタのゲートおよび前記第２の
遅延素子の入力端に接続され、前記第２のＮ型ＭＯＳト
ランジスタのドレインは、前記第１のＮ型ＭＯＳトラン
ジスタのゲートおよび前記第１の遅延素子の入力端に接
続され、前記第１および第２の遅延素子の出力端はそれ
ぞれ前記第１のＰ型ＭＯＳトランジスタおよび前記第１
のＮ型ＭＯＳトランジスタのゲートに入力され、さら
に、前記第１および第２のＰ型ＭＯＳトランジスタ、前
記第１および第２のＮ型ＭＯＳトランジスタならびに前
記第１および第２の遅延素子は、それぞれ所定数に分割
され、分割された前記第１のＰ型ＭＯＳトランジスタの
ソースおよびドレインはそれぞれ並列接続され、そのゲ
ートは分割された対応する前記第１の遅延素子を介し て
順次直列接続され、分割された前記第１のＮ型ＭＯＳト
ランジスタのソースおよびドレインはそれぞれ並列接続
され、そのゲートは分割された対応する前記第２の遅延
素子を介して順次直列接続され、分割された前記第２の
Ｐ型ＭＯＳトランジスタのソースおよびゲートはそれぞ
れ並列接続され、そのドレインは分割された対応する前
記第１のＰ型ＭＯＳトランジスタのゲートに接続され、
分割された前記第２のＮ型ＭＯＳトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第１のＮ型ＭＯＳトランジスタ
のゲートに接続されていることを特徴とするＤＡコンバ
ータを提供するものである。
に、本発明は、抵抗素子と、入力されるディジタル入力
信号に応じて、前記抵抗素子の一端を基準電圧またはグ
ランドのいずれか一方に接続するスイッチ回路とを有
し、前記ディジタル入力信号に対応する電圧レベルを有
するアナログ出力信号を出力するＲ−２Ｒ型ＤＡコンバ
ータであって、前記スイッチ回路は、第１のＰ型ＭＯＳ
トランジスタと、第１のＮ型ＭＯＳトランジスタと、第
２のＰ型ＭＯＳトランジスタと、第２のＮ型ＭＯＳトラ
ンジスタと、前記第１のＮ型ＭＯＳトランジスタのオフ
状態となるタイミングよりも、前記第１のＰ型ＭＯＳト
ランジスタのオン状態となるタイミングを遅延させる第
１の遅延素子と、前記第１のＰ型ＭＯＳトランジスタの
オフ状態となるタイミングよりも、前記第１のＮ型ＭＯ
Ｓトランジスタのオン状態となるタイミングを遅延させ
る第２の遅延素子とを有し、前記第１のＰ型ＭＯＳトラ
ンジスタおよび前記第１のＮ型ＭＯＳトランジスタのソ
ースはそれぞれ前記基準電圧および前記グランドに接続
され、これらの各ドレインは短絡されて前記抵抗素子の
一端に接続され、前記第２のＰ型ＭＯＳトランジスタお
よび前記第２のＮ型ＭＯＳトランジスタのソースはそれ
ぞれ電源電圧およびグランドに接続され、これらの各ゲ
ートにはともに前記ディジタル入力信号が入力され、前
記第２のＰ型ＭＯＳトランジスタのドレインは、前記第
１のＰ型ＭＯＳトランジスタのゲートおよび前記第２の
遅延素子の入力端に接続され、前記第２のＮ型ＭＯＳト
ランジスタのドレインは、前記第１のＮ型ＭＯＳトラン
ジスタのゲートおよび前記第１の遅延素子の入力端に接
続され、前記第１および第２の遅延素子の出力端はそれ
ぞれ前記第１のＰ型ＭＯＳトランジスタおよび前記第１
のＮ型ＭＯＳトランジスタのゲートに入力され、さら
に、前記第１および第２のＰ型ＭＯＳトランジスタ、前
記第１および第２のＮ型ＭＯＳトランジスタならびに前
記第１および第２の遅延素子は、それぞれ所定数に分割
され、分割された前記第１のＰ型ＭＯＳトランジスタの
ソースおよびドレインはそれぞれ並列接続され、そのゲ
ートは分割された対応する前記第１の遅延素子を介し て
順次直列接続され、分割された前記第１のＮ型ＭＯＳト
ランジスタのソースおよびドレインはそれぞれ並列接続
され、そのゲートは分割された対応する前記第２の遅延
素子を介して順次直列接続され、分割された前記第２の
Ｐ型ＭＯＳトランジスタのソースおよびゲートはそれぞ
れ並列接続され、そのドレインは分割された対応する前
記第１のＰ型ＭＯＳトランジスタのゲートに接続され、
分割された前記第２のＮ型ＭＯＳトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第１のＮ型ＭＯＳトランジスタ
のゲートに接続されていることを特徴とするＤＡコンバ
ータを提供するものである。
【００２０】ここで、上記に記載のＤＡコンバータであ
って、ｎ個の前記スイッチ回路を備え、それぞれの前記
スイッチ回路に含まれる前記第１のＰ型ＭＯＳトランジ
スタおよび前記第１のＮ型ＭＯＳトランジスタがそれぞ
れｍ個ずつに分割されており、それぞれの前記スイッチ
回路から前記第１のＰ型ＭＯＳトランジスタおよび前記
第１のＮ型ＭＯＳトランジスタが１つずつ取り出され
て、それぞれｎ個の前記第１のＰ型ＭＯＳトランジスタ
およびｎ個の前記第１のＮ型ＭＯＳトランジスタからな
るｍ個のグループに分割され、これらのグループ毎に分
割配置されたレイアウト構造を有するのが好ましい。
って、ｎ個の前記スイッチ回路を備え、それぞれの前記
スイッチ回路に含まれる前記第１のＰ型ＭＯＳトランジ
スタおよび前記第１のＮ型ＭＯＳトランジスタがそれぞ
れｍ個ずつに分割されており、それぞれの前記スイッチ
回路から前記第１のＰ型ＭＯＳトランジスタおよび前記
第１のＮ型ＭＯＳトランジスタが１つずつ取り出され
て、それぞれｎ個の前記第１のＰ型ＭＯＳトランジスタ
およびｎ個の前記第１のＮ型ＭＯＳトランジスタからな
るｍ個のグループに分割され、これらのグループ毎に分
割配置されたレイアウト構造を有するのが好ましい。
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【作用】本発明のＤＡコンバータは、基本的に、遅延手
段によって、スイッチ回路を構成するＰＭＯＳのオフ状
態となるタイミングよりも、スイッチ回路を構成するＮ
ＭＯＳのオン状態となるタイミングを遅延させ、かつ、
ＮＭＯＳのオフ状態となるタイミングよりも、ＰＭＯＳ
のオン状態となるタイミングを遅延させる、即ち、ＰＭ
ＯＳおよびＮＭＯＳが同時にオン状態となる時間を短縮
する、あるいは同時にオフ状態となる時間を生成するよ
う構成されている。また、本発明のＤＡコンバータは、
それぞれがｍ個のＰＭＯＳおよびＮＭＯＳからなるＮ個
のスイッチ回路を有するＤＡコンバータにおいて、それ
ぞれのスイッチ回路からＰＭＯＳおよびＮＭＯＳを１つ
ずつ取り出して、ｎ個のＰＭＯＳおよびＮＭＯＳからな
るｍ個のグループに分割し、これらのグループを単位と
して配置するレイアウト構造を有している。このため、
本発明のＤＡコンバータによれば、遅延手段によって、
スイッチ回路の論理しきい値近辺における貫通電流を低
減または完全に防止することができ、そのレイアウト構
造によって、スイッチ回路間のトランジスタ特性、特に
トランジスタのオン抵抗を均一化することができる。従
って、本発明のＤＡコンバータによれば、消費電流が低
減されることは勿論、貫通電流によるノイズの発生も低
減もしくは完全に防止され、ＤＡコンバータの変換精度
が向上され、製品の製造歩留りが向上される。
段によって、スイッチ回路を構成するＰＭＯＳのオフ状
態となるタイミングよりも、スイッチ回路を構成するＮ
ＭＯＳのオン状態となるタイミングを遅延させ、かつ、
ＮＭＯＳのオフ状態となるタイミングよりも、ＰＭＯＳ
のオン状態となるタイミングを遅延させる、即ち、ＰＭ
ＯＳおよびＮＭＯＳが同時にオン状態となる時間を短縮
する、あるいは同時にオフ状態となる時間を生成するよ
う構成されている。また、本発明のＤＡコンバータは、
それぞれがｍ個のＰＭＯＳおよびＮＭＯＳからなるＮ個
のスイッチ回路を有するＤＡコンバータにおいて、それ
ぞれのスイッチ回路からＰＭＯＳおよびＮＭＯＳを１つ
ずつ取り出して、ｎ個のＰＭＯＳおよびＮＭＯＳからな
るｍ個のグループに分割し、これらのグループを単位と
して配置するレイアウト構造を有している。このため、
本発明のＤＡコンバータによれば、遅延手段によって、
スイッチ回路の論理しきい値近辺における貫通電流を低
減または完全に防止することができ、そのレイアウト構
造によって、スイッチ回路間のトランジスタ特性、特に
トランジスタのオン抵抗を均一化することができる。従
って、本発明のＤＡコンバータによれば、消費電流が低
減されることは勿論、貫通電流によるノイズの発生も低
減もしくは完全に防止され、ＤＡコンバータの変換精度
が向上され、製品の製造歩留りが向上される。
【００２６】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＤＡコンバータを詳細に説明
する。本発明のＤＡコンバータは、あらゆる方式を採用
するＲ−２Ｒ型ＤＡコンバータに対して適応可能であ
る。以下、図７に示される電圧加算方式を採用するＤＡ
コンバータを例に挙げて説明を行う。
施例に基づいて、本発明のＤＡコンバータを詳細に説明
する。本発明のＤＡコンバータは、あらゆる方式を採用
するＲ−２Ｒ型ＤＡコンバータに対して適応可能であ
る。以下、図７に示される電圧加算方式を採用するＤＡ
コンバータを例に挙げて説明を行う。
【００２７】まず、図１は、本発明のＤＡコンバータに
用いられるスイッチ回路の一実施例の構成回路図であ
る。図示例のスイッチ回路１０は、ＰＭＯＳ１２ａ，１
２ｂ，１２ｃと、ＮＭＯＳ１４ａ，１４ｂ，１４ｃと、
ＰＭＯＳ１６ａ，１６ｂ，１６ｃと、ＮＭＯＳ１８ａ，
１８ｂ，１８ｃと、抵抗素子２０ａ，２０ｂ，２０ｃ
と、抵抗素子２２ａ，２２ｂ，２２ｃとを有している。
用いられるスイッチ回路の一実施例の構成回路図であ
る。図示例のスイッチ回路１０は、ＰＭＯＳ１２ａ，１
２ｂ，１２ｃと、ＮＭＯＳ１４ａ，１４ｂ，１４ｃと、
ＰＭＯＳ１６ａ，１６ｂ，１６ｃと、ＮＭＯＳ１８ａ，
１８ｂ，１８ｃと、抵抗素子２０ａ，２０ｂ，２０ｃ
と、抵抗素子２２ａ，２２ｂ，２２ｃとを有している。
【００２８】即ち、図示例のスイッチ回路１０は、図８
に示されるスイッチ回路４２と比較して、ＰＭＯＳ４４
を３個のＰＭＯＳ１２ａ，１２ｂ，１２ｃに分割して、
これらのＰＭＯＳを並列接続し、同様に、ＮＭＯＳ４６
を３個のＮＭＯＳ１４ａ，１４ｂ，１４ｃに、ＰＭＯＳ
４８を３個のＰＭＯＳ１６ａ，１６ｂ，１６ｃに、ＮＭ
ＯＳ５０を３個のＮＭＯＳ１８ａ，１８ｂ，１８ｃにそ
れぞれ分割して、これらのＰＭＯＳおよびＮＭＯＳをそ
れぞれ並列接続して構成される。
に示されるスイッチ回路４２と比較して、ＰＭＯＳ４４
を３個のＰＭＯＳ１２ａ，１２ｂ，１２ｃに分割して、
これらのＰＭＯＳを並列接続し、同様に、ＮＭＯＳ４６
を３個のＮＭＯＳ１４ａ，１４ｂ，１４ｃに、ＰＭＯＳ
４８を３個のＰＭＯＳ１６ａ，１６ｂ，１６ｃに、ＮＭ
ＯＳ５０を３個のＮＭＯＳ１８ａ，１８ｂ，１８ｃにそ
れぞれ分割して、これらのＰＭＯＳおよびＮＭＯＳをそ
れぞれ並列接続して構成される。
【００２９】このスイッチ回路１０において、ＰＭＯＳ
１２ａ，１２ｂ，１２ｃおよびＮＭＯＳ１４ａ，１４
ｂ，１４ｃのソースはそれぞれ電源電圧ＶDDおよびグラ
ンドに接続され、そのゲートにはディジタル入力信号Ｄ
n が共通に入力され、そのドレインは、それぞれＰＭＯ
Ｓ１６ａ，１６ｂ，１６ｃおよびＮＭＯＳ１８ａ，１８
ｂ，１８ｃのゲートに入力されている。
１２ａ，１２ｂ，１２ｃおよびＮＭＯＳ１４ａ，１４
ｂ，１４ｃのソースはそれぞれ電源電圧ＶDDおよびグラ
ンドに接続され、そのゲートにはディジタル入力信号Ｄ
n が共通に入力され、そのドレインは、それぞれＰＭＯ
Ｓ１６ａ，１６ｂ，１６ｃおよびＮＭＯＳ１８ａ，１８
ｂ，１８ｃのゲートに入力されている。
【００３０】また、ＰＭＯＳ１２ａのドレインは、抵抗
素子２２ａを介してＮＭＯＳ１８ａのゲートに入力さ
れ、さらに抵抗素子２２ｂを介してＮＭＯＳ１８ｂのゲ
ートに入力され、さらに抵抗素子２２ｃを介してＮＭＯ
Ｓ１８ｃのゲートに入力されている。同様に、ＮＭＯＳ
１４ａのドレインは、抵抗素子２０ａを介してＰＭＯＳ
１６ａのゲートに入力され、さらに抵抗素子２０ｂを介
してＰＭＯＳ１６ｂのゲートに入力され、さらに抵抗素
子２０ｃを介してＰＭＯＳ１６ｃのゲートに入力されて
いる。
素子２２ａを介してＮＭＯＳ１８ａのゲートに入力さ
れ、さらに抵抗素子２２ｂを介してＮＭＯＳ１８ｂのゲ
ートに入力され、さらに抵抗素子２２ｃを介してＮＭＯ
Ｓ１８ｃのゲートに入力されている。同様に、ＮＭＯＳ
１４ａのドレインは、抵抗素子２０ａを介してＰＭＯＳ
１６ａのゲートに入力され、さらに抵抗素子２０ｂを介
してＰＭＯＳ１６ｂのゲートに入力され、さらに抵抗素
子２０ｃを介してＰＭＯＳ１６ｃのゲートに入力されて
いる。
【００３１】一方、ＰＭＯＳ１６ａ，１６ｂ，１６ｃお
よびＮＭＯＳ１８ａ，１８ｂ，１８ｃのソースはそれぞ
れ基準電圧ＶR およびグランドに接続され、そのドレイ
ンは短絡されて出力端ＯＵＴとされている。なお、以下
の説明においては、ＰＭＯＳ１６ａ，１６ｂ，１６ｃの
ゲートに入力される入力信号をそれぞれＮ11，Ｎ12，Ｎ
13とし、同様に、ＮＭＯＳ１８ａ，１８ｂ，１８ｃのゲ
ートに入力される入力信号をそれぞれＮ21，Ｎ22，Ｎ23
とする。
よびＮＭＯＳ１８ａ，１８ｂ，１８ｃのソースはそれぞ
れ基準電圧ＶR およびグランドに接続され、そのドレイ
ンは短絡されて出力端ＯＵＴとされている。なお、以下
の説明においては、ＰＭＯＳ１６ａ，１６ｂ，１６ｃの
ゲートに入力される入力信号をそれぞれＮ11，Ｎ12，Ｎ
13とし、同様に、ＮＭＯＳ１８ａ，１８ｂ，１８ｃのゲ
ートに入力される入力信号をそれぞれＮ21，Ｎ22，Ｎ23
とする。
【００３２】ここで、図２に、図１に示される本発明の
ＤＡコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Ｄnがローレベルのとき、ＰＭＯＳ１２ａ，１２ｂ，１
２ｃおよびＮＭＯＳ１４ａ，１４ｂ，１４ｃはそれぞれ
オン状態およびオフ状態である。従って、入力信号
Ｎ 11，Ｎ12，Ｎ13および入力信号Ｎ21，Ｎ22，Ｎ23はと
もにハイレベルであり、ＰＭＯＳ１６ａ，１６ｂ，１６
ｃおよびＮＭＯＳ１８ａ，１８ｂ，１８ｃはそれぞれオ
フ状態およびオン状態であり、このスイッチ回路１０の
出力端ＯＵＴはローレベルである。
ＤＡコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Ｄnがローレベルのとき、ＰＭＯＳ１２ａ，１２ｂ，１
２ｃおよびＮＭＯＳ１４ａ，１４ｂ，１４ｃはそれぞれ
オン状態およびオフ状態である。従って、入力信号
Ｎ 11，Ｎ12，Ｎ13および入力信号Ｎ21，Ｎ22，Ｎ23はと
もにハイレベルであり、ＰＭＯＳ１６ａ，１６ｂ，１６
ｃおよびＮＭＯＳ１８ａ，１８ｂ，１８ｃはそれぞれオ
フ状態およびオン状態であり、このスイッチ回路１０の
出力端ＯＵＴはローレベルである。
【００３３】次いで、ディジタル入力信号Ｄn がローレ
ベルからハイレベルに変化するとき、ＰＭＯＳ１２ａ，
１２ｂ，１２ｃおよびＮＭＯＳ１４ａ，１４ｂ，１４ｃ
は、それぞれオフ状態およびオン状態に変化する。この
とき、ＮＭＯＳ１４ａ，１４ｂ，１４ｃがオン状態とな
ることによって、入力信号Ｎ21，Ｎ22，Ｎ23はほぼ同時
に瞬時にローレベルとなるため、ＮＭＯＳ１８ａ，１８
ｂ，１８ｃはほぼ同時に瞬時にオフ状態となる。
ベルからハイレベルに変化するとき、ＰＭＯＳ１２ａ，
１２ｂ，１２ｃおよびＮＭＯＳ１４ａ，１４ｂ，１４ｃ
は、それぞれオフ状態およびオン状態に変化する。この
とき、ＮＭＯＳ１４ａ，１４ｂ，１４ｃがオン状態とな
ることによって、入力信号Ｎ21，Ｎ22，Ｎ23はほぼ同時
に瞬時にローレベルとなるため、ＮＭＯＳ１８ａ，１８
ｂ，１８ｃはほぼ同時に瞬時にオフ状態となる。
【００３４】一方、入力信号Ｎ11は、入力信号Ｎ21，Ｎ
22，Ｎ23よりも抵抗素子２０ａの抵抗値ＲおよびＰＭＯ
Ｓ１６ａのゲート容量Ｃによる時定数分だけ遅延された
タイミングでローレベルに変化する。同様に、入力信号
Ｎ12は、入力信号Ｎ11よりもさらに抵抗素子２０ｂの抵
抗値ＲおよびＰＭＯＳ１６ｂのゲート容量Ｃによる時定
数分だけ、入力信号Ｎ13は、入力信号Ｎ12よりもさらに
抵抗素子２０ｃの抵抗値ＲおよびＰＭＯＳ１６ｃのゲー
ト容量Ｃによる時定数分だけ、それぞれ遅延されたタイ
ミングでローレベルに変化する。即ち、このスイッチ回
路１０の出力端ＯＵＴは、ＰＭＯＳ１６ａ，１６ｂ，１
６ｃが順次オン状態になるタイミングに応じて段階的に
ハイレベルに変化する。
22，Ｎ23よりも抵抗素子２０ａの抵抗値ＲおよびＰＭＯ
Ｓ１６ａのゲート容量Ｃによる時定数分だけ遅延された
タイミングでローレベルに変化する。同様に、入力信号
Ｎ12は、入力信号Ｎ11よりもさらに抵抗素子２０ｂの抵
抗値ＲおよびＰＭＯＳ１６ｂのゲート容量Ｃによる時定
数分だけ、入力信号Ｎ13は、入力信号Ｎ12よりもさらに
抵抗素子２０ｃの抵抗値ＲおよびＰＭＯＳ１６ｃのゲー
ト容量Ｃによる時定数分だけ、それぞれ遅延されたタイ
ミングでローレベルに変化する。即ち、このスイッチ回
路１０の出力端ＯＵＴは、ＰＭＯＳ１６ａ，１６ｂ，１
６ｃが順次オン状態になるタイミングに応じて段階的に
ハイレベルに変化する。
【００３５】なお、ディジタル入力信号Ｄn がハイレベ
ルからローレベルに変化するときは、ＰＭＯＳ１２ａ，
１２ｂ，１２ｃ，ＮＭＯＳ１４ａ，１４ｂ，１４ｃ，Ｐ
ＭＯＳ１６ａ，１６ｂ，１６ｃ，ＮＭＯＳ１８ａ，１８
ｂ，１８ｃの状態と、入力信号Ｎ11，Ｎ12，Ｎ13、入力
信号Ｎ21，Ｎ22，Ｎ23、スイッチ回路１０の出力端ＯＵ
Ｔの電圧レベルとが逆になることを除いて、ディジタル
入力信号Ｄn がローレベルからハイレベルに変化すると
きと全く同様に動作する。
ルからローレベルに変化するときは、ＰＭＯＳ１２ａ，
１２ｂ，１２ｃ，ＮＭＯＳ１４ａ，１４ｂ，１４ｃ，Ｐ
ＭＯＳ１６ａ，１６ｂ，１６ｃ，ＮＭＯＳ１８ａ，１８
ｂ，１８ｃの状態と、入力信号Ｎ11，Ｎ12，Ｎ13、入力
信号Ｎ21，Ｎ22，Ｎ23、スイッチ回路１０の出力端ＯＵ
Ｔの電圧レベルとが逆になることを除いて、ディジタル
入力信号Ｄn がローレベルからハイレベルに変化すると
きと全く同様に動作する。
【００３６】このように、図１に示されるスイッチ回路
１０を用いる本発明のＤＡコンバータにおいては、スイ
ッチ回路１０を構成するＰＭＯＳ１６ａ，１６ｂ，１６
ｃおよびＮＭＯＳ１８ａ，１８ｂ，１８ｃが、論理しき
い値近辺で同時にオン状態となる時間が短縮または同時
にオフ状態となる時間が生成されるため、貫通電流を低
減または完全に防止することができ、従って、消費電流
を低減することができるとともに、ノイズの発生を防止
してＤＡコンバータの精度を向上させることができ、製
品の歩留りを向上させることができる。
１０を用いる本発明のＤＡコンバータにおいては、スイ
ッチ回路１０を構成するＰＭＯＳ１６ａ，１６ｂ，１６
ｃおよびＮＭＯＳ１８ａ，１８ｂ，１８ｃが、論理しき
い値近辺で同時にオン状態となる時間が短縮または同時
にオフ状態となる時間が生成されるため、貫通電流を低
減または完全に防止することができ、従って、消費電流
を低減することができるとともに、ノイズの発生を防止
してＤＡコンバータの精度を向上させることができ、製
品の歩留りを向上させることができる。
【００３７】なお、本発明のＤＡコンバータに用いられ
るスイッチ回路の一実施例について説明したが、本発明
はこの実施例だけに限定されるものではない。
るスイッチ回路の一実施例について説明したが、本発明
はこの実施例だけに限定されるものではない。
【００３８】例えば、スイッチ回路を構成するＰＭＯＳ
およびＮＭＯＳは、所定数に分割されていてもよいし、
分割されていなくてもよい。分割する場合、ＤＡコンバ
ータのビット数から許容される誤差範囲等に応じて、貫
通電流を低減あるいは防止できるように、その分割数を
適宜設定すればよい。逆に、分割しない場合、例えば図
１のＰＭＯＳ１２ａ，１６ａ，ＮＭＯＳ１４ａ，１８ａ
および抵抗素子２０ａ，２２ａだけでスイッチ回路を構
成してもよい。
およびＮＭＯＳは、所定数に分割されていてもよいし、
分割されていなくてもよい。分割する場合、ＤＡコンバ
ータのビット数から許容される誤差範囲等に応じて、貫
通電流を低減あるいは防止できるように、その分割数を
適宜設定すればよい。逆に、分割しない場合、例えば図
１のＰＭＯＳ１２ａ，１６ａ，ＮＭＯＳ１４ａ，１８ａ
および抵抗素子２０ａ，２２ａだけでスイッチ回路を構
成してもよい。
【００３９】また、遅延素子としては、抵抗素子の代わ
りに、例えば容量素子を並列接続してもよいし、あるい
はインバータやバッファを所定数直列接続することによ
って遅延させる構成にしてもよい。なお、図示例のスイ
ッチ回路１０において、抵抗素子２０ａ，２０ｂ，２０
ｃおよび抵抗素子２２ａ，２２ｂ，２２ｃは、例えばポ
リシリコン抵抗やディフュージョン等によって構成され
る。
りに、例えば容量素子を並列接続してもよいし、あるい
はインバータやバッファを所定数直列接続することによ
って遅延させる構成にしてもよい。なお、図示例のスイ
ッチ回路１０において、抵抗素子２０ａ，２０ｂ，２０
ｃおよび抵抗素子２２ａ，２２ｂ，２２ｃは、例えばポ
リシリコン抵抗やディフュージョン等によって構成され
る。
【００４０】次に、図３は、本発明のＤＡコンバータに
用いられるスイッチ回路の別の実施例の構成回路図であ
る。図示例のスイッチ回路２４は、それぞれ異なる論理
しきい値を有するインバータ２６ａ，２６ｂ，２６ｃ
と、ＰＭＯＳ２８ａ，２８ｂと、ＮＭＯＳ３０ａ，３０
ｂとを有している。なお、インバータ２６ａ，２６ｂ，
２６ｃは、それぞれ１．５Ｖ，２．５Ｖ，３．５Ｖの論
理しきい値を有し、電源電圧は５Ｖであるとして以下の
説明を行う。
用いられるスイッチ回路の別の実施例の構成回路図であ
る。図示例のスイッチ回路２４は、それぞれ異なる論理
しきい値を有するインバータ２６ａ，２６ｂ，２６ｃ
と、ＰＭＯＳ２８ａ，２８ｂと、ＮＭＯＳ３０ａ，３０
ｂとを有している。なお、インバータ２６ａ，２６ｂ，
２６ｃは、それぞれ１．５Ｖ，２．５Ｖ，３．５Ｖの論
理しきい値を有し、電源電圧は５Ｖであるとして以下の
説明を行う。
【００４１】図示例のスイッチ回路２４は、図８に示さ
れるスイッチ回路４２と比較して、ＰＭＯＳ４４および
ＮＭＯＳ４６からなるインバータの代わりに、それぞれ
しきい値の異なるインバータ２６ａ，２６ｂ，２６ｃを
用い、さらにＰＭＯＳ４８を２個のＰＭＯＳ２８ａ，２
８ｂに分割して、これらのＰＭＯＳを並列接続し、同様
に、ＮＭＯＳ５０を２個のＮＭＯＳ３０ａ，３０ｂに分
割して、これらのＮＭＯＳを並列接続して構成される。
れるスイッチ回路４２と比較して、ＰＭＯＳ４４および
ＮＭＯＳ４６からなるインバータの代わりに、それぞれ
しきい値の異なるインバータ２６ａ，２６ｂ，２６ｃを
用い、さらにＰＭＯＳ４８を２個のＰＭＯＳ２８ａ，２
８ｂに分割して、これらのＰＭＯＳを並列接続し、同様
に、ＮＭＯＳ５０を２個のＮＭＯＳ３０ａ，３０ｂに分
割して、これらのＮＭＯＳを並列接続して構成される。
【００４２】図示例のスイッチ回路２４において、イン
バータ２６ａ，２６ｂ，２６ｃの入力端にはともにディ
ジタル入力信号Ｄn が入力され、インバータ２６ａの出
力端はＮＭＯＳ３０ａのゲートに入力され、インバータ
２６ｂの出力端はＰＭＯＳ２８ｂおよびＮＭＯＳ３０ｂ
のゲートに入力され、インバータ２６ｃの出力端はＰＭ
ＯＳ２８ａのゲートに入力されている。
バータ２６ａ，２６ｂ，２６ｃの入力端にはともにディ
ジタル入力信号Ｄn が入力され、インバータ２６ａの出
力端はＮＭＯＳ３０ａのゲートに入力され、インバータ
２６ｂの出力端はＰＭＯＳ２８ｂおよびＮＭＯＳ３０ｂ
のゲートに入力され、インバータ２６ｃの出力端はＰＭ
ＯＳ２８ａのゲートに入力されている。
【００４３】また、ＰＭＯＳ２８ａ，２８ｂおよびＮＭ
ＯＳ３０ａ，３０ｂのソースはそれぞれ基準電圧ＶR お
よびグランドに接続され、そのドレインは短絡されて出
力端ＯＵＴとされている。なお、以下の説明において
は、インバータ２６ａ，２６ｂ，２６ｃの出力信号、即
ち、ＮＭＯＳ３０ａ，ＰＭＯＳ２８ｂおよびＮＭＯＳ３
０ｂ，ＰＭＯＳ２８ａのゲートに入力される入力信号を
それぞれＮ1 ，Ｎ2 ，Ｎ3 とする。
ＯＳ３０ａ，３０ｂのソースはそれぞれ基準電圧ＶR お
よびグランドに接続され、そのドレインは短絡されて出
力端ＯＵＴとされている。なお、以下の説明において
は、インバータ２６ａ，２６ｂ，２６ｃの出力信号、即
ち、ＮＭＯＳ３０ａ，ＰＭＯＳ２８ｂおよびＮＭＯＳ３
０ｂ，ＰＭＯＳ２８ａのゲートに入力される入力信号を
それぞれＮ1 ，Ｎ2 ，Ｎ3 とする。
【００４４】ここで、図４に、図３に示される本発明の
ＤＡコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Ｄnがローレベルのとき、ディジタル入力信号Ｄn は、
インバータ２６ａ，２６ｂ，２６ｃによって反転され、
入力信号Ｎ1 ，Ｎ2 ，Ｎ3 はともにハイレベルである。
従って、ＰＭＯＳ２８ａ，２８ｂおよびＮＭＯＳ３０
ａ，３０ｂは、それぞれオフ状態およびオン状態であ
り、このスイッチ回路２４の出力端ＯＵＴはローレベル
である。
ＤＡコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Ｄnがローレベルのとき、ディジタル入力信号Ｄn は、
インバータ２６ａ，２６ｂ，２６ｃによって反転され、
入力信号Ｎ1 ，Ｎ2 ，Ｎ3 はともにハイレベルである。
従って、ＰＭＯＳ２８ａ，２８ｂおよびＮＭＯＳ３０
ａ，３０ｂは、それぞれオフ状態およびオン状態であ
り、このスイッチ回路２４の出力端ＯＵＴはローレベル
である。
【００４５】次いで、ディジタル入力信号Ｄn がローレ
ベルからハイレベルに変化するとき、ディジタル入力信
号Ｄn は、それぞれ異なる論理しきい値を有するインバ
ータ２６ａ，２６ｂ，２６ｃによって、入力信号Ｎ1 ，
Ｎ2 ，Ｎ3 の順で順次反転されてローレベルとなる。即
ち、ＮＭＯＳ３０ａがオフ状態となり、次いで、ＮＭＯ
Ｓ３０ｂおよびＰＭＯＳ２８ｂがそれぞれオフ状態およ
びオン状態となり、最後に、ＰＭＯＳ２８ａがオン状態
となる。このため、このスイッチ回路２４の出力端ＯＵ
Ｔは、ＰＭＯＳ２８ａ，２８ｂが順次オン状態になるタ
イミングに応じて順次段階的にハイレベルに変化する。
ベルからハイレベルに変化するとき、ディジタル入力信
号Ｄn は、それぞれ異なる論理しきい値を有するインバ
ータ２６ａ，２６ｂ，２６ｃによって、入力信号Ｎ1 ，
Ｎ2 ，Ｎ3 の順で順次反転されてローレベルとなる。即
ち、ＮＭＯＳ３０ａがオフ状態となり、次いで、ＮＭＯ
Ｓ３０ｂおよびＰＭＯＳ２８ｂがそれぞれオフ状態およ
びオン状態となり、最後に、ＰＭＯＳ２８ａがオン状態
となる。このため、このスイッチ回路２４の出力端ＯＵ
Ｔは、ＰＭＯＳ２８ａ，２８ｂが順次オン状態になるタ
イミングに応じて順次段階的にハイレベルに変化する。
【００４６】なお、ディジタル入力信号Ｄn がハイレベ
ルからローレベルに変化するときは、ＰＭＯＳ２８ａ，
２８ｂ，ＮＭＯＳ３０ａ，３０ｂの状態と、入力信号Ｎ
1 ，Ｎ2 ，Ｎ3 およびスイッチ回路２４の出力端ＯＵＴ
の電圧レベルとが逆になることを除いて、ディジタル入
力信号Ｄn がローレベルからハイレベルに変化するとき
と全く同様に動作する。
ルからローレベルに変化するときは、ＰＭＯＳ２８ａ，
２８ｂ，ＮＭＯＳ３０ａ，３０ｂの状態と、入力信号Ｎ
1 ，Ｎ2 ，Ｎ3 およびスイッチ回路２４の出力端ＯＵＴ
の電圧レベルとが逆になることを除いて、ディジタル入
力信号Ｄn がローレベルからハイレベルに変化するとき
と全く同様に動作する。
【００４７】このように、図示例のスイッチ回路２４を
用いるＤＡコンバータにおいては、図１に示されるスイ
ッチ回路１０を用いるＤＡコンバータの場合と全く同様
に、貫通電流を低減することができ、従って、消費電流
を低減することができ、ノイズの発生を防止してＤＡコ
ンバータの精度を向上させることができ、製品の製造歩
留りを向上させることができる。
用いるＤＡコンバータにおいては、図１に示されるスイ
ッチ回路１０を用いるＤＡコンバータの場合と全く同様
に、貫通電流を低減することができ、従って、消費電流
を低減することができ、ノイズの発生を防止してＤＡコ
ンバータの精度を向上させることができ、製品の製造歩
留りを向上させることができる。
【００４８】なお、本発明のＤＡコンバータにおいて
は、ＰＭＯＳをドライブするインバータの論理しきい値
を、ＮＭＯＳをドライブするインバータの論理しきい値
よりも高くすることによって、スイッチ回路を構成する
ＰＭＯＳおよびＮＭＯＳが同時にオン状態になる時間を
短縮あるいは同時にオフ状態になる時間を生成すること
ができれば、スイッチ回路を構成するＰＭＯＳおよびＮ
ＭＯＳの分割数は特に限定されない。即ち、スイッチ回
路を構成するＰＭＯＳおよびＮＭＯＳは、分割されてい
ない構成であってもよいし、逆に、所定数に分割された
構成としてもよい。また、スイッチ回路を構成するＰＭ
ＯＳおよびＮＭＯＳを所定数に分割したときに、それぞ
れのＰＭＯＳおよびＮＭＯＳを個々にしきい値の異なる
インバータでドライブするように構成してもよい。
は、ＰＭＯＳをドライブするインバータの論理しきい値
を、ＮＭＯＳをドライブするインバータの論理しきい値
よりも高くすることによって、スイッチ回路を構成する
ＰＭＯＳおよびＮＭＯＳが同時にオン状態になる時間を
短縮あるいは同時にオフ状態になる時間を生成すること
ができれば、スイッチ回路を構成するＰＭＯＳおよびＮ
ＭＯＳの分割数は特に限定されない。即ち、スイッチ回
路を構成するＰＭＯＳおよびＮＭＯＳは、分割されてい
ない構成であってもよいし、逆に、所定数に分割された
構成としてもよい。また、スイッチ回路を構成するＰＭ
ＯＳおよびＮＭＯＳを所定数に分割したときに、それぞ
れのＰＭＯＳおよびＮＭＯＳを個々にしきい値の異なる
インバータでドライブするように構成してもよい。
【００４９】次に、図５は、本発明のＤＡコンバータの
一例のレイアウトである。図示例のレイアウトは、図７
および図１に示されるＤＡコンバータの構成回路におい
て、オペアンプＯＰおよびスイッチ回路１０のＰＭＯＳ
１２ａ，１２ｂ，１２ｃ，ＮＭＯＳ１４ａ，１４ｂ，１
４ｃ、抵抗素子２０ａ，２０ｂ，２０ｃおよび抵抗素子
２２ａ，２２ｂ，２２ｃを除く部分の構成回路に対応す
るものであって、スイッチ回路１０のＰＭＯＳ１６ａ，
１６ｂ，１６ｃに相当するＰＭＯＳ３２と、スイッチ回
路１０のＮＭＯＳ１８ａ，１８ｂ，１８ｃに相当するＮ
ＭＯＳ３４と、抵抗素子Ｒ1nに相当する抵抗素子３６
と、抵抗素子Ｒ2nに相当する抵抗素子３８とを有してい
る。
一例のレイアウトである。図示例のレイアウトは、図７
および図１に示されるＤＡコンバータの構成回路におい
て、オペアンプＯＰおよびスイッチ回路１０のＰＭＯＳ
１２ａ，１２ｂ，１２ｃ，ＮＭＯＳ１４ａ，１４ｂ，１
４ｃ、抵抗素子２０ａ，２０ｂ，２０ｃおよび抵抗素子
２２ａ，２２ｂ，２２ｃを除く部分の構成回路に対応す
るものであって、スイッチ回路１０のＰＭＯＳ１６ａ，
１６ｂ，１６ｃに相当するＰＭＯＳ３２と、スイッチ回
路１０のＮＭＯＳ１８ａ，１８ｂ，１８ｃに相当するＮ
ＭＯＳ３４と、抵抗素子Ｒ1nに相当する抵抗素子３６
と、抵抗素子Ｒ2nに相当する抵抗素子３８とを有してい
る。
【００５０】ここで、ＰＭＯＳ３２およびＮＭＯＳ３４
は、スイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2，Ｓ3 毎に、それぞ
れ５つに分割されたＰＭＯＳおよび５つに分割されたＮ
ＭＯＳ、即ち、合計２０個のＰＭＯＳおよび２０個のＮ
ＭＯＳを並列接続して構成されている。これらの２０個
のＰＭＯＳおよび２０個のＮＭＯＳは、それぞれスイッ
チ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 の順番で１つずつ順次配
置され、この４個のＰＭＯＳおよび４個のＮＭＯＳを１
つのグループとして、合計５つのグループＧ0，Ｇ1 ，
Ｇ2 ，Ｇ3 ，Ｇ4 に分割配置されている。
は、スイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2，Ｓ3 毎に、それぞ
れ５つに分割されたＰＭＯＳおよび５つに分割されたＮ
ＭＯＳ、即ち、合計２０個のＰＭＯＳおよび２０個のＮ
ＭＯＳを並列接続して構成されている。これらの２０個
のＰＭＯＳおよび２０個のＮＭＯＳは、それぞれスイッ
チ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 の順番で１つずつ順次配
置され、この４個のＰＭＯＳおよび４個のＮＭＯＳを１
つのグループとして、合計５つのグループＧ0，Ｇ1 ，
Ｇ2 ，Ｇ3 ，Ｇ4 に分割配置されている。
【００５１】また、抵抗素子３６は、図示例において
は、抵抗値Ｒのポリシリコン抵抗により構成され、同様
に、抵抗素子３８は抵抗値Ｒのポリシリコン抵抗を２つ
直列接続して構成されている。
は、抵抗値Ｒのポリシリコン抵抗により構成され、同様
に、抵抗素子３８は抵抗値Ｒのポリシリコン抵抗を２つ
直列接続して構成されている。
【００５２】ここで、図６（ｂ）は、上述するレイアウ
トのＤＡコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図である。図示例のト
ランジスタ特性は、例えばグループＧ0 のオン抵抗＞グ
ループＧ1 のオン抵抗＞グループＧ2 のオン抵抗＞グル
ープＧ3 のオン抵抗＞グループＧ4 のオン抵抗というよ
うに、グループ間のオン抵抗の抵抗値が傾斜状の傾きを
有する場合の一例を概念的に表したものである。
トのＤＡコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図である。図示例のト
ランジスタ特性は、例えばグループＧ0 のオン抵抗＞グ
ループＧ1 のオン抵抗＞グループＧ2 のオン抵抗＞グル
ープＧ3 のオン抵抗＞グループＧ4 のオン抵抗というよ
うに、グループ間のオン抵抗の抵抗値が傾斜状の傾きを
有する場合の一例を概念的に表したものである。
【００５３】図示例のレイアウトにおいて、グループＧ
0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 のオン抵抗の抵抗値は、図
６（ａ）に示されるスイッチ回路のオン抵抗の抵抗値と
同様に傾斜状の傾きを有している。しかしながら、それ
ぞれのグループＧ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 を構成す
るＰＭＯＳおよびＮＭＯＳの間のオン抵抗の抵抗値はほ
ぼ等しく形成されるため、スイッチ回路Ｓ0 ，Ｓ1 ，Ｓ
2 ，Ｓ3 間の特性を均等化することができ、ＤＡコンバ
ータの変換精度を向上させることができ、製品としての
歩留りを向上させることができる。
0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 のオン抵抗の抵抗値は、図
６（ａ）に示されるスイッチ回路のオン抵抗の抵抗値と
同様に傾斜状の傾きを有している。しかしながら、それ
ぞれのグループＧ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 を構成す
るＰＭＯＳおよびＮＭＯＳの間のオン抵抗の抵抗値はほ
ぼ等しく形成されるため、スイッチ回路Ｓ0 ，Ｓ1 ，Ｓ
2 ，Ｓ3 間の特性を均等化することができ、ＤＡコンバ
ータの変換精度を向上させることができ、製品としての
歩留りを向上させることができる。
【００５４】なお、図示例のレイアウトにおいて、同一
のスイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 を構成するＰＭ
ＯＳおよびＮＭＯＳは、例えばスイッチ回路Ｓ0 を構成
するＰＭＯＳおよびＮＭＯＳは、一定間隔離隔して配置
されているため、それぞれのスイッチ回路毎に、それぞ
れのスイッチ回路を構成するＰＭＯＳおよびＮＭＯＳの
ゲートを、例えばポリシリコンおよびメタル配線で接続
することによって、図１のスイッチ回路１０に示される
抵抗素子２０ａ，２０ｂ，２０ｃおよび抵抗素子２２
ａ，２２ｂ，２２ｃを容易に構成することができる。
のスイッチ回路Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 を構成するＰＭ
ＯＳおよびＮＭＯＳは、例えばスイッチ回路Ｓ0 を構成
するＰＭＯＳおよびＮＭＯＳは、一定間隔離隔して配置
されているため、それぞれのスイッチ回路毎に、それぞ
れのスイッチ回路を構成するＰＭＯＳおよびＮＭＯＳの
ゲートを、例えばポリシリコンおよびメタル配線で接続
することによって、図１のスイッチ回路１０に示される
抵抗素子２０ａ，２０ｂ，２０ｃおよび抵抗素子２２
ａ，２２ｂ，２２ｃを容易に構成することができる。
【００５５】また、図示例においては、それぞれのグル
ープ内におけるＰＭＯＳおよびＮＭＯＳの配置順序は全
て同一であるが、本発明のＤＡコンバータにおいては、
１つのグループ内のＰＭＯＳおよびＮＭＯＳの配置順序
は、同一順序、左右対称あるいはランダムであってもよ
いなど、特に限定されるものではない。
ープ内におけるＰＭＯＳおよびＮＭＯＳの配置順序は全
て同一であるが、本発明のＤＡコンバータにおいては、
１つのグループ内のＰＭＯＳおよびＮＭＯＳの配置順序
は、同一順序、左右対称あるいはランダムであってもよ
いなど、特に限定されるものではない。
【００５６】
【発明の効果】以上詳細に説明したように、本発明のＤ
Ａコンバータは、スイッチ回路を構成するＰＭＯＳおよ
びＮＭＯＳの遅延手段を備えることによって、スイッチ
回路を構成するＰＭＯＳおよびＮＭＯＳが同時にオン状
態となる時間を短縮、あるいは同時にオフ状態となる時
間を生成し、スイッチ回路の論理しきい値近辺における
貫通電流を低減あるいは完全に防止するように論理回路
を構成するものである。また、本発明のＤＡコンバータ
は、ｎ個のスイッチ回路を有するＤＡコンバータであっ
て、それぞれのスイッチ回路を構成するＰＭＯＳおよび
ＮＭＯＳをそれぞれｍ個のＰＭＯＳおよびｍ個のＮＭＯ
Ｓから構成し、それぞれのスイッチ回路からＰＭＯＳお
よびＮＭＯＳを１つずつ取り出して、ｎ個のＰＭＯＳお
よびＮＭＯＳからなるｍ個のグループに分割し、これら
のグループ毎に配置されるレイアウト構造を有するもの
である。従って、本発明のＤＡコンバータによれば、ス
イッチ回路の貫通電流を低減もしくは完全に防止するこ
とができ、また、スイッチ回路間のオン抵抗を均一化す
ることができるため、消費電流を低減することができる
ことは勿論、ＤＡコンバータの変換精度を向上させるこ
とができ、その製造歩留りを向上させることができると
いう効果がある。
Ａコンバータは、スイッチ回路を構成するＰＭＯＳおよ
びＮＭＯＳの遅延手段を備えることによって、スイッチ
回路を構成するＰＭＯＳおよびＮＭＯＳが同時にオン状
態となる時間を短縮、あるいは同時にオフ状態となる時
間を生成し、スイッチ回路の論理しきい値近辺における
貫通電流を低減あるいは完全に防止するように論理回路
を構成するものである。また、本発明のＤＡコンバータ
は、ｎ個のスイッチ回路を有するＤＡコンバータであっ
て、それぞれのスイッチ回路を構成するＰＭＯＳおよび
ＮＭＯＳをそれぞれｍ個のＰＭＯＳおよびｍ個のＮＭＯ
Ｓから構成し、それぞれのスイッチ回路からＰＭＯＳお
よびＮＭＯＳを１つずつ取り出して、ｎ個のＰＭＯＳお
よびＮＭＯＳからなるｍ個のグループに分割し、これら
のグループ毎に配置されるレイアウト構造を有するもの
である。従って、本発明のＤＡコンバータによれば、ス
イッチ回路の貫通電流を低減もしくは完全に防止するこ
とができ、また、スイッチ回路間のオン抵抗を均一化す
ることができるため、消費電流を低減することができる
ことは勿論、ＤＡコンバータの変換精度を向上させるこ
とができ、その製造歩留りを向上させることができると
いう効果がある。
【図１】本発明のＤＡコンバータに用いられるスイッチ
回路の一実施例の構成回路図である。
回路の一実施例の構成回路図である。
【図２】図１に示されるスイッチ回路の動作を表す一実
施例のタイミングチャートである。
施例のタイミングチャートである。
【図３】本発明のＤＡコンバータに用いられるスイッチ
回路の別の実施例の構成回路図である。
回路の別の実施例の構成回路図である。
【図４】図３に示されるスイッチ回路の動作を表す一実
施例のタイミングチャートである。
施例のタイミングチャートである。
【図５】本発明のＤＡコンバータの一実施例のレイアウ
トである。
トである。
【図６】（ａ）は図９に示される従来のＤＡコンバータ
に用いられるスイッチ回路のトランジスタ特性を表す一
例の概念図、（ｂ）は図５に示される本発明のＤＡコン
バータに用いられるスイッチ回路のトランジスタ特性を
表す一実施例の概念図である。
に用いられるスイッチ回路のトランジスタ特性を表す一
例の概念図、（ｂ）は図５に示される本発明のＤＡコン
バータに用いられるスイッチ回路のトランジスタ特性を
表す一実施例の概念図である。
【図７】従来のＤＡコンバータの一例の構成回路図であ
る。
る。
【図８】従来のＤＡコンバータに用いられるスイッチ回
路の一例の構成回路図である。
路の一例の構成回路図である。
【図９】従来のＤＡコンバータの一例のレイアウトであ
る。
る。
１０，２４，４２，Ｓ0 ，Ｓ1 ，Ｓ2 ，Ｓ3 スイッチ
回路 ２６ａ，２６ｂ，２６ｃ インバータ １２ａ，１２ｂ，１２ｃ，１６ａ，１６ｂ，１６ｃ，２
８ａ，２８ｂ，３２，４４，４８，５２ Ｐ型ＭＯＳト
ランジスタ（ＰＭＯＳ） １４ａ，１４ｂ，１４ｃ，１８ａ，１８ｂ，１８ｃ，３
０ａ，３０ｂ，３４，４６，５０，５４ Ｎ型ＭＯＳト
ランジスタ（ＮＭＯＳ） ２０ａ，２０ｂ，２０ｃ，２２ａ，２２ｂ，２２ｃ，３
６，３８，５６，５８，Ｒ10，Ｒ11，Ｒ12，Ｒ20，
Ｒ21，Ｒ22，Ｒ23，Ｒ24 抵抗素子 Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄn ディジタル入力信号 Ｎ11，Ｎ12，Ｎ13，Ｎ21，Ｎ22，Ｎ23，Ｎ1 ，Ｎ2 ，Ｎ
3 入力信号 ＯＵＴ 出力端 ＶDD 電源電圧 ＶR 基準電圧 ＯＰ オペアンプ Ｇ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 グループ
回路 ２６ａ，２６ｂ，２６ｃ インバータ １２ａ，１２ｂ，１２ｃ，１６ａ，１６ｂ，１６ｃ，２
８ａ，２８ｂ，３２，４４，４８，５２ Ｐ型ＭＯＳト
ランジスタ（ＰＭＯＳ） １４ａ，１４ｂ，１４ｃ，１８ａ，１８ｂ，１８ｃ，３
０ａ，３０ｂ，３４，４６，５０，５４ Ｎ型ＭＯＳト
ランジスタ（ＮＭＯＳ） ２０ａ，２０ｂ，２０ｃ，２２ａ，２２ｂ，２２ｃ，３
６，３８，５６，５８，Ｒ10，Ｒ11，Ｒ12，Ｒ20，
Ｒ21，Ｒ22，Ｒ23，Ｒ24 抵抗素子 Ｄ0 ，Ｄ1 ，Ｄ2 ，Ｄ3 ，Ｄn ディジタル入力信号 Ｎ11，Ｎ12，Ｎ13，Ｎ21，Ｎ22，Ｎ23，Ｎ1 ，Ｎ2 ，Ｎ
3 入力信号 ＯＵＴ 出力端 ＶDD 電源電圧 ＶR 基準電圧 ＯＰ オペアンプ Ｇ0 ，Ｇ1 ，Ｇ2 ，Ｇ3 ，Ｇ4 グループ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88 H03K 17/00 - 17/70
Claims (2)
- 【請求項１】抵抗素子と、入力されるディジタル入力信
号に応じて、前記抵抗素子の一端を基準電圧またはグラ
ンドのいずれか一方に接続するスイッチ回路とを有し、
前記ディジタル入力信号に対応する電圧レベルを有する
アナログ出力信号を出力するＲ−２Ｒ型ＤＡコンバータ
であって、 前記スイッチ回路は、第１のＰ型ＭＯＳトランジスタ
と、第１のＮ型ＭＯＳトランジスタと、第２のＰ型ＭＯ
Ｓトランジスタと、第２のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのオフ状態となるタ
イミングよりも、前記第１のＰ型ＭＯＳトランジスタの
オン状態となるタイミングを遅延させる第１の遅延素子
と、前記第１のＰ型ＭＯＳトランジスタのオフ状態とな
るタイミングよりも、前記第１のＮ型ＭＯＳトランジス
タのオン状態となるタイミングを遅延させる第２の遅延
素子とを有し、 前記第１のＰ型ＭＯＳトランジスタおよび前記第１のＮ
型ＭＯＳトランジスタのソースはそれぞれ前記基準電圧
および前記グランドに接続され、これらの各ドレインは
短絡されて前記抵抗素子の一端に接続され、前記第２の
Ｐ型ＭＯＳトランジスタおよび前記第２のＮ型ＭＯＳト
ランジスタのソースはそれぞれ電源電圧およびグランド
に接続され、これらの各ゲートにはともに前記ディジタ
ル入力信号が入力され、前記第２のＰ型ＭＯＳトランジ
スタのドレインは、前記第１のＰ型ＭＯＳトランジスタ
のゲートおよび前記第２の遅延素子の入力端に接続さ
れ、前記第２のＮ型ＭＯＳトランジスタのドレインは、
前記第１のＮ型ＭＯＳトランジスタのゲートおよび前記
第１の遅延素子の入力端に接続され、 前記第１および第２の遅延素子の出力端はそれぞれ前記
第１のＰ型ＭＯＳトランジスタおよび前記第１のＮ型Ｍ
ＯＳトランジスタのゲートに入力され、 さらに、前記第１および第２のＰ型ＭＯＳトランジス
タ、前記第１および第２のＮ型ＭＯＳトランジスタなら
びに前記第１および第２の遅延素子は、それぞれ所定数
に分割され、 分割された前記第１のＰ型ＭＯＳトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートは
分割された対応する前記第１の遅延素子を介し て順次直
列接続され、 分割された前記第１のＮ型ＭＯＳトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートは
分割された対応する前記第２の遅延素子を介して順次直
列接続され、 分割された前記第２のＰ型ＭＯＳトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第１のＰ型ＭＯＳトランジスタ
のゲートに接続され、 分割された前記第２のＮ型ＭＯＳトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第１のＮ型ＭＯＳトランジスタ
のゲートに接続されている ことを特徴とするＤＡコンバ
ータ。 - 【請求項２】請求項１に記載のＤＡコンバータであっ
て、 ｎ個の前記スイッチ回路を備え、それぞれの前記スイッ
チ回路に含まれる前記第１のＰ型ＭＯＳトランジスタお
よび前記第１のＮ型ＭＯＳトランジスタがそれぞれｍ個
ずつに分割されており、 それぞれの前記スイッチ回路から前記第１のＰ型ＭＯＳ
トランジスタおよび前記第１のＮ型ＭＯＳトランジスタ
が１つずつ取り出されて、それぞれｎ個の前記第１のＰ
型ＭＯＳトランジスタおよびｎ個の前記第１のＮ型ＭＯ
Ｓトランジスタからなるｍ個のグループに分割され、こ
れらのグループ毎に分割配置されたレイアウト構造を有
する ことを特徴とするＤＡコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548395A JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Ｄａコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29548395A JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Ｄａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139674A JPH09139674A (ja) | 1997-05-27 |
| JP3335820B2 true JP3335820B2 (ja) | 2002-10-21 |
Family
ID=17821199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29548395A Expired - Fee Related JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Ｄａコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3335820B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9178524B1 (en) * | 2014-05-27 | 2015-11-03 | Qualcomm Incorporated | Hybrid R-2R structure for low glitch noise segmented DAC |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60105323A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Gakki Seizo Kk | デイジタル−アナログ変換器 |
| JPH0490619A (ja) * | 1990-08-03 | 1992-03-24 | Toyota Motor Corp | トライステート出力回路 |
| JP2845665B2 (ja) * | 1992-03-06 | 1999-01-13 | 日本電気アイシーマイコンシステム株式会社 | 出力バッファ回路 |
| JP2682940B2 (ja) * | 1992-11-25 | 1997-11-26 | 川崎製鉄株式会社 | 出力回路 |
| JPH07115365A (ja) * | 1993-10-15 | 1995-05-02 | Mitsubishi Electric Corp | 半導体回路装置 |
-
1995
- 1995-11-14 JP JP29548395A patent/JP3335820B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09139674A (ja) | 1997-05-27 |
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