JPS6218730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6218730A JPS6218730A JP60158603A JP15860385A JPS6218730A JP S6218730 A JPS6218730 A JP S6218730A JP 60158603 A JP60158603 A JP 60158603A JP 15860385 A JP15860385 A JP 15860385A JP S6218730 A JPS6218730 A JP S6218730A
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- JP
- Japan
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- film
- seeding
- laterally
- chips
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＳｏ １
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）デバ
イスの製造方法に関する。
（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）デバ
イスの製造方法に関する。
従来、この種のＳＯＩデバイスの製造方法として横方向
エピタキシャル成長（Ｅ Ｌ Ｏ： Ｅｐｉｔａｘｉａ
ｌＬａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）プロセスが
提案されている。
エピタキシャル成長（Ｅ Ｌ Ｏ： Ｅｐｉｔａｘｉａ
ｌＬａｔｅｒａｌ Ｏｖｅｒｇｒｏｗｔｈ）プロセスが
提案されている。
このプロセスの概要は次の通りである。
先ず、半導体基板上に設けた酸化シリコン膜に開口部を
開設し、この開口部を通してＣＶＤ法によるシーディン
グを行う。その後、酸化シリコン膜の高さまでシリコン
を縦方向に成長させ、更にこの縦方向の成長とともに酸
化シリコン膜上を横方向に成長させる。この横方向の成
長を、隣接する各シーディングからの成長層が互いに出
会うまで行い、シリコンエピタキシャルの連結膜、即ち
ＥＬＯ膜を形成する。
開設し、この開口部を通してＣＶＤ法によるシーディン
グを行う。その後、酸化シリコン膜の高さまでシリコン
を縦方向に成長させ、更にこの縦方向の成長とともに酸
化シリコン膜上を横方向に成長させる。この横方向の成
長を、隣接する各シーディングからの成長層が互いに出
会うまで行い、シリコンエピタキシャルの連結膜、即ち
ＥＬＯ膜を形成する。
次いで、このＥＬＯ膜にトランジスタ等の素子を通常の
不純物拡散プロセスで行った後、前記シーディング部に
相当する位置のＥＬＯ膜をエツチングし、このエツチン
グ表面を酸化して絶縁膜を形成する。そして、この絶縁
膜の中にポリシリコンを充填して分離領域を構成し、更
にこの部分の盛り上がりを補正して全体を平坦化するた
めにガラス膜等を被着し、その上で金属配線用のメタラ
イズを行ってＳＯＩデバイスを構成している。
不純物拡散プロセスで行った後、前記シーディング部に
相当する位置のＥＬＯ膜をエツチングし、このエツチン
グ表面を酸化して絶縁膜を形成する。そして、この絶縁
膜の中にポリシリコンを充填して分離領域を構成し、更
にこの部分の盛り上がりを補正して全体を平坦化するた
めにガラス膜等を被着し、その上で金属配線用のメタラ
イズを行ってＳＯＩデバイスを構成している。
上述した従来のＳＯＩデバイスでは、シーディング部を
素子単位或いは素子グループ単位の分離領域の位置に対
応して配設しているため、メタライズの前にはシーディ
ング部をエツチングしかつこれを絶縁処理する工程と、
その後の平坦化の工程とを必ず実施する必要があり、こ
のためプロセスの複雑化、長時間化及びコストアップを
招くという問題が生じている。特に、比較的高い耐圧の
素子形成には、厚いＥＬＯ膜を必要とするが、この厚い
ＥＬＯ膜の除去には多大の時間を必要としている。
素子単位或いは素子グループ単位の分離領域の位置に対
応して配設しているため、メタライズの前にはシーディ
ング部をエツチングしかつこれを絶縁処理する工程と、
その後の平坦化の工程とを必ず実施する必要があり、こ
のためプロセスの複雑化、長時間化及びコストアップを
招くという問題が生じている。特に、比較的高い耐圧の
素子形成には、厚いＥＬＯ膜を必要とするが、この厚い
ＥＬＯ膜の除去には多大の時間を必要としている。
なお、今日では比較的大面積で良質のＥＬＯ膜が得られ
るようになっており、素子単位或いは素子グループ単位
にシーディングを行うことは必ずしも要求されない。
るようになっており、素子単位或いは素子グループ単位
にシーディングを行うことは必ずしも要求されない。
本発明の半導体装置の製造方法は、シーディング部のエ
ツチング及びその後の平坦化工程を省略して製造プロセ
スの簡易化を図るために、デバイスのスクライブ線領域
に相当する位置にシーディング部を配置してＥＬＯ膜を
形成し、所定の素子を形成した後に前記スクライブ線領
域にダイシングを施してチップに分割形成する工程を有
している。
ツチング及びその後の平坦化工程を省略して製造プロセ
スの簡易化を図るために、デバイスのスクライブ線領域
に相当する位置にシーディング部を配置してＥＬＯ膜を
形成し、所定の素子を形成した後に前記スクライブ線領
域にダイシングを施してチップに分割形成する工程を有
している。
次に、本発明を図面を参照して説明する。
第１図乃至第４図は本発明の製造方法を示すもので、そ
の製造工程の断面図である。
の製造工程の断面図である。
先ず、第１図のように、シリコン等の半導体基板１の表
面に所定の膜厚の酸化シリコン膜２を形成し、そのチッ
プサイズに対応する箇所、つまりスクライブ線に相当す
る箇所に前記酸化シリコン膜２の開口部３を形成する。
面に所定の膜厚の酸化シリコン膜２を形成し、そのチッ
プサイズに対応する箇所、つまりスクライブ線に相当す
る箇所に前記酸化シリコン膜２の開口部３を形成する。
そして、この開口部３内にＣＶＤ法によってＮ−のシリ
コンを成長させ、これをシーディング部４として形成す
る。このシーディング部４は酸化シリコン膜２の厚さに
略等しく形成する。
コンを成長させ、これをシーディング部４として形成す
る。このシーディング部４は酸化シリコン膜２の厚さに
略等しく形成する。
次いで、第２図のように、前記シーディング部４を核と
してシリコンをエピタキシャル成長させる。エピタキシ
ャル成長は、シーディング部４から縦方向および横方向
に進行され、隣接するシーディング部４からの成長が互
いに出会うことにより、シリコンの連続膜であるエピタ
キシャル成長層（Ｎ−） 、つまりＥＬｏ膜５が前記酸
化シリコン膜２上に形成される。このＥＬＯ膜５は、横
方向成長であるから多結晶化することはない。
してシリコンをエピタキシャル成長させる。エピタキシ
ャル成長は、シーディング部４から縦方向および横方向
に進行され、隣接するシーディング部４からの成長が互
いに出会うことにより、シリコンの連続膜であるエピタ
キシャル成長層（Ｎ−） 、つまりＥＬｏ膜５が前記酸
化シリコン膜２上に形成される。このＥＬＯ膜５は、横
方向成長であるから多結晶化することはない。
しかる上で、前記ＥＬＯ膜５に、選択酸化法や近年提案
されている溝型絶縁分離法によって素子分離領域６およ
びフィールド絶縁膜７を形成して素子単位や素子グルー
プ単位での絶縁分離を施すとともに、通常の不純物層拡
散技術によって素子を形成し、これら素子を電気接続す
る金属配線をメタライズ技術によって形成する。第３図
では、素子にバイポーラ素子を構成しており、図におい
て８はＮ３埋込層、９はＰ′″ベース、１０はＮ４コレ
クタ、１１はＮ′″エミッタであり、１２は夫々の電極
である。
されている溝型絶縁分離法によって素子分離領域６およ
びフィールド絶縁膜７を形成して素子単位や素子グルー
プ単位での絶縁分離を施すとともに、通常の不純物層拡
散技術によって素子を形成し、これら素子を電気接続す
る金属配線をメタライズ技術によって形成する。第３図
では、素子にバイポーラ素子を構成しており、図におい
て８はＮ３埋込層、９はＰ′″ベース、１０はＮ４コレ
クタ、１１はＮ′″エミッタであり、１２は夫々の電極
である。
そして、このように構成されたデバイスは、前記シーデ
ィング部４が位置しているスクライブ線１３に沿ってダ
イシングされ、第４図のように各チップに切断分離され
る。このダイシングによって、既にその任務を終えたシ
ーディング部４が切断除去される。Ｐ／Ｗはダイシング
前後のいずれでもよいことは明らかである。
ィング部４が位置しているスクライブ線１３に沿ってダ
イシングされ、第４図のように各チップに切断分離され
る。このダイシングによって、既にその任務を終えたシ
ーディング部４が切断除去される。Ｐ／Ｗはダイシング
前後のいずれでもよいことは明らかである。
以上の製造方法により構成されたデバイスは、シーディ
ング部４がスクライブ線１３に位置しており、ダイシン
グによって除去されるので、シーディング部４に対する
従来のようなエツチング処理や、シーディング部４を含
めたデバイス全面の平坦化処理は全く不要としながらも
、平坦性が良好でかつ絶縁分離性の高いデバイスを得る
ことができる。このため、良質のＳＯＩデバイスの製造
が可能とされるとともに、これらの処理を省略したこと
により製造プロセスの簡易化を図り、かつプロセス時間
の短縮及びコストの低減を図ることができる。
ング部４がスクライブ線１３に位置しており、ダイシン
グによって除去されるので、シーディング部４に対する
従来のようなエツチング処理や、シーディング部４を含
めたデバイス全面の平坦化処理は全く不要としながらも
、平坦性が良好でかつ絶縁分離性の高いデバイスを得る
ことができる。このため、良質のＳＯＩデバイスの製造
が可能とされるとともに、これらの処理を省略したこと
により製造プロセスの簡易化を図り、かつプロセス時間
の短縮及びコストの低減を図ることができる。
ここで、前記実施例ではバイポーラ素子を構成した例を
説明したが、ＭＯ３型素子の場合にも同様に適用できる
ことは言うまでもない。
説明したが、ＭＯ３型素子の場合にも同様に適用できる
ことは言うまでもない。
以上説明したように本発明は、デバイスのスクライブ線
に相当する位置にシーディング部を配置してＥＬＯ膜を
形成し、このＥＬＯ膜に素子を形成した後にシーディン
グ部を含むスクライブ線に沿ってダイシングしてチップ
に分割形成しているので、シーディング部をエツチング
除去するための処理や、シーディング部を含むデバイス
面の平坦化処理の各工程を省略することができ、良質の
Ｓｏｌデバイスの製造を可能とし、かつプロセスの簡易
化、短時間化及びコスト低減を図ることができるという
効果がある。
に相当する位置にシーディング部を配置してＥＬＯ膜を
形成し、このＥＬＯ膜に素子を形成した後にシーディン
グ部を含むスクライブ線に沿ってダイシングしてチップ
に分割形成しているので、シーディング部をエツチング
除去するための処理や、シーディング部を含むデバイス
面の平坦化処理の各工程を省略することができ、良質の
Ｓｏｌデバイスの製造を可能とし、かつプロセスの簡易
化、短時間化及びコスト低減を図ることができるという
効果がある。
第１図乃至第４図は本発明の半導体装置の製造方法を工
程順に示す断面図である。 工・・・半導体基板、２・・・酸化シリコン膜、３・・
・開口部、４・・・シーディング部、５・・・ＥＬＯ膜
、６・・・素子分離領域、７・・・フィールド絶縁膜、
８・・・Ｎ゛埋込層、９・・・Ｐ“ベース、１０・・・
Ｎ＋コレクタ、１１・・・Ｎ“エミッタ、１２・・・電
極、１３・・・スクライブ線。
程順に示す断面図である。 工・・・半導体基板、２・・・酸化シリコン膜、３・・
・開口部、４・・・シーディング部、５・・・ＥＬＯ膜
、６・・・素子分離領域、７・・・フィールド絶縁膜、
８・・・Ｎ゛埋込層、９・・・Ｐ“ベース、１０・・・
Ｎ＋コレクタ、１１・・・Ｎ“エミッタ、１２・・・電
極、１３・・・スクライブ線。
Claims (1)
- １、半導体基板のスクライブ線に相当する位置において
前記半導体基板の表面に形成した絶縁膜を開口し、この
開口内にシーディング部を形成する工程と、このシーデ
ィン部を核とした横方向エピタキシャル成長法によって
前記絶縁膜上にエピタキシャル成長層を形成する工程と
、このエピタキシャル成長層に回路素子を構成する工程
と、前記スクライブ線に沿ってダイシングを施してチッ
プに分割する工程とを備えることを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158603A JPS6218730A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158603A JPS6218730A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218730A true JPS6218730A (ja) | 1987-01-27 |
Family
ID=15675305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158603A Pending JPS6218730A (ja) | 1985-07-17 | 1985-07-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184360A (ja) * | 1989-12-13 | 1991-08-12 | Canon Inc | 半導体装置の製造方法 |
| WO2022270309A1 (ja) * | 2021-06-21 | 2022-12-29 | 京セラ株式会社 | 半導体デバイスの製造方法および製造装置、半導体デバイスならびに電子機器 |
-
1985
- 1985-07-17 JP JP60158603A patent/JPS6218730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03184360A (ja) * | 1989-12-13 | 1991-08-12 | Canon Inc | 半導体装置の製造方法 |
| WO2022270309A1 (ja) * | 2021-06-21 | 2022-12-29 | 京セラ株式会社 | 半導体デバイスの製造方法および製造装置、半導体デバイスならびに電子機器 |
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