JPS62219916A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62219916A JPS62219916A JP6374686A JP6374686A JPS62219916A JP S62219916 A JPS62219916 A JP S62219916A JP 6374686 A JP6374686 A JP 6374686A JP 6374686 A JP6374686 A JP 6374686A JP S62219916 A JPS62219916 A JP S62219916A
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路等の半導体装置の製造方法に関し、よ
り詳しくは、集積回路中において素子を電気的に分離し
て形成するための半導体装置の製造方法に関する。
り詳しくは、集積回路中において素子を電気的に分離し
て形成するための半導体装置の製造方法に関する。
（従来、技術とその問題点）
シリコンを半導体として用いた半導体装置、特にＭＯＳ
型半導体装置においては、能動素子を他の素子から電気
的に分離（アイソレーション）するための方法として、
従来より、選択酸化（ＬＯＣＯＳ ＝ Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ Ｓ １ｌｉｃｏｎ）法が採用
されている。しかしながら、この選択酸化法では、高温
酸化工程において大幅な寸法変化があり、この寸法変化
は素子の高集積化の障害となっていた。
型半導体装置においては、能動素子を他の素子から電気
的に分離（アイソレーション）するための方法として、
従来より、選択酸化（ＬＯＣＯＳ ＝ Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆ Ｓ １ｌｉｃｏｎ）法が採用
されている。しかしながら、この選択酸化法では、高温
酸化工程において大幅な寸法変化があり、この寸法変化
は素子の高集積化の障害となっていた。
上記選択酸化法が有している欠点を補う技術の１つとし
て選択エピタキシャル成長技術が周知である。この選択
エピタキシャル成長技術は、第２図に示すように、半導
体基板ｌ上の素子分離領域２に部分的にＣＶＤ法により
形成された５ｉｆｔからなる絶縁膜３を残し、この絶縁
膜３上にはシリコン（Ｓ ｉ）を堆積しないで、絶縁膜
３が形成されていない露出した半導体基板ｌの素子形成
領域４にノリコン（Ｓ ｉ）をエピタキシャル成長させ
て半導体層５を形成し、この半導体層５に能動素子を形
成するものである。
て選択エピタキシャル成長技術が周知である。この選択
エピタキシャル成長技術は、第２図に示すように、半導
体基板ｌ上の素子分離領域２に部分的にＣＶＤ法により
形成された５ｉｆｔからなる絶縁膜３を残し、この絶縁
膜３上にはシリコン（Ｓ ｉ）を堆積しないで、絶縁膜
３が形成されていない露出した半導体基板ｌの素子形成
領域４にノリコン（Ｓ ｉ）をエピタキシャル成長させ
て半導体層５を形成し、この半導体層５に能動素子を形
成するものである。
このエピタキシャル成長技術は、高品質の結晶性を得る
ことのできる量産性に富んだ技術である。
ことのできる量産性に富んだ技術である。
しかし、従来の上記選択エピタキシャル成長技術では、
絶縁膜３の側壁部にリーク電流が発生したり、素子製造
工程における希弗酸処理により、素子分離領域２の絶縁
膜３の膜厚の減少により、半導体装置表面に凹凸が発生
ずるという欠点があった。
絶縁膜３の側壁部にリーク電流が発生したり、素子製造
工程における希弗酸処理により、素子分離領域２の絶縁
膜３の膜厚の減少により、半導体装置表面に凹凸が発生
ずるという欠点があった。
本発明は、上記従来の方法の欠点を改良したもので、簡
単な方法でリーク電流を低減し、かつ装置表面の平坦な
構造を維持できる半導体装置の製造方法を提供すること
を目的としている。
単な方法でリーク電流を低減し、かつ装置表面の平坦な
構造を維持できる半導体装置の製造方法を提供すること
を目的としている。
（問題点を解決するための手段）
このため本発明は半導体基板の素子形成領域内に半導体
薄膜を低温でエピタキシャル成長させて後、全体を熱処
理して上記半導体基板の素子分離領域に形成した複数層
の絶縁膜中に含まれている不純物成分を半導体基板中お
よび半導体薄膜中に拡散させることを特徴としている。
薄膜を低温でエピタキシャル成長させて後、全体を熱処
理して上記半導体基板の素子分離領域に形成した複数層
の絶縁膜中に含まれている不純物成分を半導体基板中お
よび半導体薄膜中に拡散させることを特徴としている。
上記絶縁体中の不純物成分は上記拡散により、エピタキ
シャル成長させた半導体薄膜を取り囲んで不純物層を形
成する。
シャル成長させた半導体薄膜を取り囲んで不純物層を形
成する。
（作用）
本発明において、半導体基板表面に形成される複数の絶
縁膜のうち、少なくとも最上層の絶縁膜は、半導体装置
の製造工程中における処理による膜厚の減少を抑える。
縁膜のうち、少なくとも最上層の絶縁膜は、半導体装置
の製造工程中における処理による膜厚の減少を抑える。
また、絶縁体中に含まれる不純物成分は熱処理により半
導体基板および半導体薄膜中に拡散して不純物層を形成
し、この不純物層が分離された素子からのリーク電流を
抑える。
導体基板および半導体薄膜中に拡散して不純物層を形成
し、この不純物層が分離された素子からのリーク電流を
抑える。
（実施例）
以下、添付図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｄ）に本発明の一実施例を示す。
第１図（ａ）に示すように比抵抗！Ω・ＣＩＩＩのｐ型
（１００）シリコン基板１！の表面１２上に、順に、減
圧ＣＶＤ法により、厚さ０．５μｍの硼硅酸ガラス（Ｂ
ＳＧ）の絶縁膜Ｉ３とシリコンの酸窒化膜（ＳｉＯＮ）
からなる絶縁膜１４をガス種を交換することにより連続
成長する。
（１００）シリコン基板１！の表面１２上に、順に、減
圧ＣＶＤ法により、厚さ０．５μｍの硼硅酸ガラス（Ｂ
ＳＧ）の絶縁膜Ｉ３とシリコンの酸窒化膜（ＳｉＯＮ）
からなる絶縁膜１４をガス種を交換することにより連続
成長する。
次いで、通常の写真蝕刻工程を行うことにより、第１図
（１＋）に示すように、所要のフォトレジスト層１５を
素子分離領域１６に形成し、これをマスクとして絶縁膜
１４と絶縁膜１３を反応性イオンエツチング（１’ｊ
Ｉ Ｅ ＝ Ｒｅａｃｔｉｖｅ Ｉ ｏｎ Ｅｔｃｈｉ
ｎｇ）を用いてエツチングし、上記素子分離領域１６で
取り囲まれた素子形成領域！７を形成する。
（１＋）に示すように、所要のフォトレジスト層１５を
素子分離領域１６に形成し、これをマスクとして絶縁膜
１４と絶縁膜１３を反応性イオンエツチング（１’ｊ
Ｉ Ｅ ＝ Ｒｅａｃｔｉｖｅ Ｉ ｏｎ Ｅｔｃｈｉ
ｎｇ）を用いてエツチングし、上記素子分離領域１６で
取り囲まれた素子形成領域！７を形成する。
次いで、５ｉｔ−１ｔｃｌ＊と水素の組成からなるガス
系に１−Ｉ ＣＩを加え、８５０℃以下の温度で選択的
に上記素子形成領域１７に、第１図（Ｃ）に示すように
、シリコンの半導体薄膜１８をエピタキシャル成長する
。
系に１−Ｉ ＣＩを加え、８５０℃以下の温度で選択的
に上記素子形成領域１７に、第１図（Ｃ）に示すように
、シリコンの半導体薄膜１８をエピタキシャル成長する
。
次いで９００℃以上の温度で熱処理を施すと、絶縁膜１
３中の硼素がシリコン基板１１および半導体薄膜」８中
に拡散し、第１図（ｄ）に示すように半導体薄膜１８を
取り囲んで、シリコン基板１１と同導電型である硼素の
不純物層１９が形成される。
３中の硼素がシリコン基板１１および半導体薄膜」８中
に拡散し、第１図（ｄ）に示すように半導体薄膜１８を
取り囲んで、シリコン基板１１と同導電型である硼素の
不純物層１９が形成される。
次いで通常の工程により素子形成領域１７に素子を形成
することにより半導体装置が完成する。
することにより半導体装置が完成する。
上記実施例では、減圧ＣＶＤ法による絶縁膜を用いたが
、スパッタ法や常圧ＣＶＤ法、プラズマＣＶＤ法あるい
はＥ ＣＩｔ（Ｅ １ｅｃＬｒｏｎ Ｃｙｃｌｏｔｒｏ
ｎ１’ｌ ｅｓｏｎａｎｃｅ）型絶縁膜形成法でもよい
。
、スパッタ法や常圧ＣＶＤ法、プラズマＣＶＤ法あるい
はＥ ＣＩｔ（Ｅ １ｅｃＬｒｏｎ Ｃｙｃｌｏｔｒｏ
ｎ１’ｌ ｅｓｏｎａｎｃｅ）型絶縁膜形成法でもよい
。
（発明の効果）
本発明によれば、素子分離領域の側壁および底部に熱処
理時に絶縁物中の不純物が拡散して不純物層が形成され
るので、この不純物層により、リーク電流の発生や反転
電圧の減少を防止できる。
理時に絶縁物中の不純物が拡散して不純物層が形成され
るので、この不純物層により、リーク電流の発生や反転
電圧の減少を防止できる。
また、素子分離領域表面を５ｉＯＮ膜とすることにより
希弗酸処理による膜厚の紘少を防止できる。このことに
より能動素子のヂャンネル幅方向で発生する寄生チャネ
ルを防ぐことができ、リーク電流の発生や絶縁耐圧の低
下を防止することができ、さらに、平坦性を後工程まで
維持できるので、微細加工の高精度化や配線の断線防止
、絶縁膜のクラック防止に寄与でき、信頼性の高い半導
体装置の製造に貢献できることになる。
希弗酸処理による膜厚の紘少を防止できる。このことに
より能動素子のヂャンネル幅方向で発生する寄生チャネ
ルを防ぐことができ、リーク電流の発生や絶縁耐圧の低
下を防止することができ、さらに、平坦性を後工程まで
維持できるので、微細加工の高精度化や配線の断線防止
、絶縁膜のクラック防止に寄与でき、信頼性の高い半導
体装置の製造に貢献できることになる。
第１図（ａ）〜（ｄ）は夫々本発明に係る半導体装置の
製造方法の一実施例を示す断面図、第２図は従来の選択
エピタキシャル成長法を説明する断面図である。 １１・・・シリコン基板、！２・・・シリコン基板の表
面、１３．１４・・・絶縁膜、１５・・・フォトレジス
ト層、１６・・・素子分離領域、１７・・・素子形成領
域、＋８・・・半導体薄膜、１９・・・不純物層。
製造方法の一実施例を示す断面図、第２図は従来の選択
エピタキシャル成長法を説明する断面図である。 １１・・・シリコン基板、！２・・・シリコン基板の表
面、１３．１４・・・絶縁膜、１５・・・フォトレジス
ト層、１６・・・素子分離領域、１７・・・素子形成領
域、＋８・・・半導体薄膜、１９・・・不純物層。
Claims (2)
- （１）半導体基板表面に順次に絶縁膜を複数層形成し、
次いでこれら絶縁膜を素子形成領域を残して上記半導体
基板表面に達するまで除去し、上記半導体基板の素子形
成領域内に半導体薄膜を低温でエピタキシャル成長させ
て後、全体を熱処理して上記絶縁膜中に含まれている不
純物成分を上記半導体基板中および半導体薄膜中に拡散
させ、上記半導体薄膜を取り囲んで不純物層を形成する
ことを特徴とする半導体装置の製造方法。 - （２）上記半導体基板の表面には減圧ＣＶＤ法により燐
硅酸ガラス膜あるいは硼硅酸ガラス膜からなる絶縁膜を
形成し、その上に減圧ＣＶＤ法によりシリコンの酸窒化
膜からなる絶縁膜を形成することを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。（３）上記
半導体薄膜のエピタキシャル成長温度は８５０℃以下で
あり、その後の熱処理温度は９００℃以上であることを
特徴とする特許請求の範囲第１項または第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6374686A JPS62219916A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6374686A JPS62219916A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62219916A true JPS62219916A (ja) | 1987-09-28 |
Family
ID=13238273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6374686A Pending JPS62219916A (ja) | 1986-03-20 | 1986-03-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62219916A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358921A (ja) * | 1986-08-29 | 1988-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6707099B2 (en) * | 2002-01-07 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
-
1986
- 1986-03-20 JP JP6374686A patent/JPS62219916A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358921A (ja) * | 1986-08-29 | 1988-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6707099B2 (en) * | 2002-01-07 | 2004-03-16 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
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