JPH03114233A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH03114233A JPH03114233A JP1250779A JP25077989A JPH03114233A JP H03114233 A JPH03114233 A JP H03114233A JP 1250779 A JP1250779 A JP 1250779A JP 25077989 A JP25077989 A JP 25077989A JP H03114233 A JPH03114233 A JP H03114233A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体基板上に半導体の柱を突設させて、
半導体基板上に垂直方向にチャネルを有する縦型ＭＯ３
ＰＥＴおよびその製造方法に関する。
半導体基板上に垂直方向にチャネルを有する縦型ＭＯ３
ＰＥＴおよびその製造方法に関する。
（従来の技術）
第６図は、ダイジェスト・オン・テクニカル・ペーパー
ズ・シンポジューム・オン・ヴイエルエスアイ・テクノ
ロジ（Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐ
ｅｒｓ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃ
ｈｎｏｌｏｇｙ） （１９８８）Ｐ２３〜Ｐ２４に開示
される従来の縦型ＭＯ５ＦＥＴの構造を示すものである
。この構造は、Ｓｉ基板の一部を残して他の部分をドラ
イエツチングで除去することにより、Ｓｉ基板１上にＳ
ｉ柱２を突設させて、これをＭＯＳ ＦＥＴのチャネル
領域とする。また、このＳｔ柱２の上部および、Ｓｉ柱
２と接しているＳｉ基板１の周辺部に高濃度不純物層３
を形成して、これをソース・ドレイン領域とする。さら
に、Ｓｉ柱２の側面部にゲート酸化膜４を形成した後、
その周囲に低抵抗多結晶Ｓｉ５を形成して、これをゲー
ト電極とする。
ズ・シンポジューム・オン・ヴイエルエスアイ・テクノ
ロジ（Ｄｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐ
ｅｒｓ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃ
ｈｎｏｌｏｇｙ） （１９８８）Ｐ２３〜Ｐ２４に開示
される従来の縦型ＭＯ５ＦＥＴの構造を示すものである
。この構造は、Ｓｉ基板の一部を残して他の部分をドラ
イエツチングで除去することにより、Ｓｉ基板１上にＳ
ｉ柱２を突設させて、これをＭＯＳ ＦＥＴのチャネル
領域とする。また、このＳｔ柱２の上部および、Ｓｉ柱
２と接しているＳｉ基板１の周辺部に高濃度不純物層３
を形成して、これをソース・ドレイン領域とする。さら
に、Ｓｉ柱２の側面部にゲート酸化膜４を形成した後、
その周囲に低抵抗多結晶Ｓｉ５を形成して、これをゲー
ト電極とする。
このような構造の縦型ＭＯＳＦＥＴ は、高いトランス
コンダクタンスｇ、が得られ、かつストレス試験による
ｇ、の劣化が抑えられる利点がある。特に高いｇ、は、
Ｓｉ柱２の幅Ｌｓが狭くなった時に顕著になる。
コンダクタンスｇ、が得られ、かつストレス試験による
ｇ、の劣化が抑えられる利点がある。特に高いｇ、は、
Ｓｉ柱２の幅Ｌｓが狭くなった時に顕著になる。
（発明が解決しようとする課題）
しかしながら、上記のような従来の縦型ＭＯ５ＦＥＴで
は、Ｓｉ基板をドライエツチングでエツチングしてＳｔ
柱２を形成しているため、Ｓｉ柱２の側面（ゲート部）
に大きなダメージが生じる問題点がある。
は、Ｓｉ基板をドライエツチングでエツチングしてＳｔ
柱２を形成しているため、Ｓｉ柱２の側面（ゲート部）
に大きなダメージが生じる問題点がある。
このダメージは、窩部の熱処理により回復するが、すべ
てを取り除くことはできず、欠陥の原因となる。そして
、Ｓｌｌ柱側側面ゲート部）の欠陥は、素子特性に大き
な影響を与えることになる。
てを取り除くことはできず、欠陥の原因となる。そして
、Ｓｌｌ柱側側面ゲート部）の欠陥は、素子特性に大き
な影響を与えることになる。
また、上記従来の縦型ＭＯ５ＰＥＴでは、Ｓｉ柱２の柱
Ｌｓを小さくした場合、Ｓｔ柱柱上上部高濃度不純′＃
層３と外部への引出し線とのコンタクトが非常に困難に
なるという問題点もあった。
Ｌｓを小さくした場合、Ｓｔ柱柱上上部高濃度不純′＃
層３と外部への引出し線とのコンタクトが非常に困難に
なるという問題点もあった。
この発明は、以上述べた半導体の柱の側面部でのダメー
ジの発生を防止し、かつその半導体の柱の上部に形成さ
れるソース・ドレインの一方の領域と外部への引出し線
のコンタクトを、半導体の柱の幅が狭くなっても容易に
行える縦型ＭＯＳ ＦＥＴおよびその製造方法を提供す
ることを目的とする。
ジの発生を防止し、かつその半導体の柱の上部に形成さ
れるソース・ドレインの一方の領域と外部への引出し線
のコンタクトを、半導体の柱の幅が狭くなっても容易に
行える縦型ＭＯＳ ＦＥＴおよびその製造方法を提供す
ることを目的とする。
（課題を解決するための手段）
この発明は、半導体基板上に半導体の柱を突設させた縦
型ＭＯＳ ＦＥＴにおいて、前記半導体の柱をＴ形に形
成し、その上端の平板部分にソース・ドレインの一方の
領域を形成するものである。
型ＭＯＳ ＦＥＴにおいて、前記半導体の柱をＴ形に形
成し、その上端の平板部分にソース・ドレインの一方の
領域を形成するものである。
また、そのような縦型ＭＯ５ＦＥＴを製造するため、次
のような製造方法とする。すなわち、半導体基板上に酸
化膜を形成し、その酸化膜に穴を開け、その穴に半導体
を堆積させ、さらに前記酸化膜の表面上に半導体を堆積
させて、Ｔ形の半導体の柱を形成する。その後、前記酸
化膜を除去する。その後、前記Ｔ形の半導体ｄ柱上端の
平板部分にソース・ドレインの一方の領域を形成する。
のような製造方法とする。すなわち、半導体基板上に酸
化膜を形成し、その酸化膜に穴を開け、その穴に半導体
を堆積させ、さらに前記酸化膜の表面上に半導体を堆積
させて、Ｔ形の半導体の柱を形成する。その後、前記酸
化膜を除去する。その後、前記Ｔ形の半導体ｄ柱上端の
平板部分にソース・ドレインの一方の領域を形成する。
（作 用）
上記この発明においては、半導体の柱をＴ形に形成し、
その上端の平板部分にソース・ドレインの一方の領域を
形成している。この構造によれば、Ｔ形の半導体の柱の
柱部分の幅が小さくなっても、周囲に広がった上端の平
板部分によりソース・ドレインの一方の領域の面積を大
きく確保できる。
その上端の平板部分にソース・ドレインの一方の領域を
形成している。この構造によれば、Ｔ形の半導体の柱の
柱部分の幅が小さくなっても、周囲に広がった上端の平
板部分によりソース・ドレインの一方の領域の面積を大
きく確保できる。
したがって、外部への引出し線とのコンタクトも容易に
なる。
なる。
また、酸化膜に形成した穴に半導体を堆積させて半導体
の柱を形成する方法によれば、ドライエツチングでエツ
チングして柱とする場合のように柱の側面にダメージを
与えることなく、半導体の柱を形成することができる。
の柱を形成する方法によれば、ドライエツチングでエツ
チングして柱とする場合のように柱の側面にダメージを
与えることなく、半導体の柱を形成することができる。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の縦型ＭＯＳ ＦＥＴの第１の実施例
を示し、（ａ）は要部の平面図、（ロ）は全体の断面図
である。この図において、１１はＳｉ基板で、表面には
酸化膜１２．窒化膜１３がこの順で積層形成される。そ
して、窒化膜１３上には多結晶Ｓｉパターン１４が形成
されており、この多結晶Ｓｉパターン１４の一端側は、
ｎ型不純物が高濃度にドープされてソース領域１５とな
っている。一方、多結晶Ｓｉパターン１４の他端側上面
からは、チャネル領域となる多結晶Ｓｔ柱１６が上方に
突設される。
を示し、（ａ）は要部の平面図、（ロ）は全体の断面図
である。この図において、１１はＳｉ基板で、表面には
酸化膜１２．窒化膜１３がこの順で積層形成される。そ
して、窒化膜１３上には多結晶Ｓｉパターン１４が形成
されており、この多結晶Ｓｉパターン１４の一端側は、
ｎ型不純物が高濃度にドープされてソース領域１５とな
っている。一方、多結晶Ｓｉパターン１４の他端側上面
からは、チャネル領域となる多結晶Ｓｔ柱１６が上方に
突設される。
この多結晶Ｓｉ柱１６はＴ形に形成され、上端の平・板
部分はｎ型不純物が高濃度にドープされてドレイン領域
１７となっている。また、このＴ形多結晶Ｓｉ柱１６の
柱部側面および平板部分下面、ならびに前記多・結晶Ｓ
ｉパターン１４の必要部分の表面には薄い酸化膜（ゲー
ト酸化膜）１Ｂが形成される。さらに、この酸化膜１８
を挟んで多結晶Ｓｉ柱１６の柱部側面には多結晶Ｓｔに
よってゲート電極１９が形成されており、このゲート電
極１９は前記多結晶Ｓｔパターン１４の他端側上を経て
窒化膜１３上にゲート電極の引出し部として延在する。
部分はｎ型不純物が高濃度にドープされてドレイン領域
１７となっている。また、このＴ形多結晶Ｓｉ柱１６の
柱部側面および平板部分下面、ならびに前記多・結晶Ｓ
ｉパターン１４の必要部分の表面には薄い酸化膜（ゲー
ト酸化膜）１Ｂが形成される。さらに、この酸化膜１８
を挟んで多結晶Ｓｉ柱１６の柱部側面には多結晶Ｓｔに
よってゲート電極１９が形成されており、このゲート電
極１９は前記多結晶Ｓｔパターン１４の他端側上を経て
窒化膜１３上にゲート電極の引出し部として延在する。
そして、このゲート電極１９や前記多結晶Ｓｉ柱１６な
どの全体が中間絶縁膜２０で覆われており、この中間絶
縁膜２０には前記ソース領域１５．ドレイン領域１７．
ゲート電極１９の引出し部上でコンタクト孔２１が開け
られる。そして、この各コンタクト孔２１を通してソー
ス領域１５．ドレイン領域１７およびゲート電極１９に
はＡＩからなる引出し配線２２が接続される。
どの全体が中間絶縁膜２０で覆われており、この中間絶
縁膜２０には前記ソース領域１５．ドレイン領域１７．
ゲート電極１９の引出し部上でコンタクト孔２１が開け
られる。そして、この各コンタクト孔２１を通してソー
ス領域１５．ドレイン領域１７およびゲート電極１９に
はＡＩからなる引出し配線２２が接続される。
以上のような縦型ＭＯ５ＰＥＴは第２図（ａ） 〜（ｆ
） （この発明の製造方法の第１の実施例）に示すよう
にして製造される。
） （この発明の製造方法の第１の実施例）に示すよう
にして製造される。
まず、Ｓｔ基板１１上に酸化膜１２を約１０００皮酸度
熱酸化により形成する。さらに、窒化膜１３をＣＶＤ法
により２００人程皮酸化膜１２上に形成する。さらにこ
の窒化膜１３上にこれもＣＶＤ法により多結晶Ｓｔを形
成し、この多結晶Ｓ＋をホトリソ・エツチングでパター
ニングすることにより、多結晶Ｓｒパターン１４を形成
する。この多結晶Ｓｉパターン１４が後にソース領域お
よび多結晶Ｓｔ柱の基部となる０次に酸化膜３１をＣＶ
Ｄ法により多結晶Ｓｔパターン１４および窒化膜１３を
全面をおおうように形成する。この酸化膜３１の膜厚は
、形成するＭＯＳ ＦＥＴのチャネル長となるため１μ
程度とする。（第２図（ａ）） 次に、前記酸化ＩＩ！３１の一部にホトリソ・エツチン
グ技術を用いて多結晶Ｓｉパターン１４に達する穴３２
を形成する。穴３２の位置は、多結晶Ｓｔパターン１４
の他端側上の一部とする。この穴３２を形成後、ＬＰＣ
ＶＤ法により穴３２および酸化膜３１上の全面に多結晶
Ｓｔを形成し、穴３２の中および、穴３２の周辺部を除
き除去する。これによりＴ形の多結晶Ｓｉ柱１６が形成
される。（第２図（ｂ） ） 次に、前記酸化膜３１をフッ酸により全面除去する。こ
のとき、多結晶Ｓｉ柱１６．多結晶Ｓｉパターン１４お
よび窒化膜１３はフッ酸によりほとんどエツチングされ
ないので残る。そして、以上により多結晶Ｓｔ柱の形成
にドライエツチングを用いることなく、Ｔ形の多結晶Ｓ
ｉ柱１６が多結晶Ｓｉノ＜ターン１４上に突設した構造
が完成する。ドライエツチングを使用しないことにより
、多結晶Ｓｉ柱１６にはダメージは導入されない。
熱酸化により形成する。さらに、窒化膜１３をＣＶＤ法
により２００人程皮酸化膜１２上に形成する。さらにこ
の窒化膜１３上にこれもＣＶＤ法により多結晶Ｓｔを形
成し、この多結晶Ｓ＋をホトリソ・エツチングでパター
ニングすることにより、多結晶Ｓｒパターン１４を形成
する。この多結晶Ｓｉパターン１４が後にソース領域お
よび多結晶Ｓｔ柱の基部となる０次に酸化膜３１をＣＶ
Ｄ法により多結晶Ｓｔパターン１４および窒化膜１３を
全面をおおうように形成する。この酸化膜３１の膜厚は
、形成するＭＯＳ ＦＥＴのチャネル長となるため１μ
程度とする。（第２図（ａ）） 次に、前記酸化ＩＩ！３１の一部にホトリソ・エツチン
グ技術を用いて多結晶Ｓｉパターン１４に達する穴３２
を形成する。穴３２の位置は、多結晶Ｓｔパターン１４
の他端側上の一部とする。この穴３２を形成後、ＬＰＣ
ＶＤ法により穴３２および酸化膜３１上の全面に多結晶
Ｓｔを形成し、穴３２の中および、穴３２の周辺部を除
き除去する。これによりＴ形の多結晶Ｓｉ柱１６が形成
される。（第２図（ｂ） ） 次に、前記酸化膜３１をフッ酸により全面除去する。こ
のとき、多結晶Ｓｉ柱１６．多結晶Ｓｉパターン１４お
よび窒化膜１３はフッ酸によりほとんどエツチングされ
ないので残る。そして、以上により多結晶Ｓｔ柱の形成
にドライエツチングを用いることなく、Ｔ形の多結晶Ｓ
ｉ柱１６が多結晶Ｓｉノ＜ターン１４上に突設した構造
が完成する。ドライエツチングを使用しないことにより
、多結晶Ｓｉ柱１６にはダメージは導入されない。
次に多結晶Ｓ１パターン１４および多結晶Ｓｉ柱１６の
全表面に薄い酸化膜１８を熱酸化法により形成する。こ
れは、ＭＯＳ Ｆｌ！Ｔのゲート酸化膜となる。その後
に、ゲート電極となる低抵抗のゲート多結晶５ｉ３３を
全面に形成する。（第２図（Ｃ））次に、前記ゲート多
結晶５ｉ３３をエツチングして、Ｔ形多結晶Ｓｉ柱１６
の柱部側面および多結晶Ｓｉパターン１４上の必要部分
ならびに窒化膜１３上の必要部分にのみゲート多結晶５
ｉ３３を残すことにより、電極引出し部が一体に設けら
れたゲート電極１９を形成する。続いて酸化膜１８もエ
ツチングし、該酸化膜１８を必要部分にのみ残す。
全表面に薄い酸化膜１８を熱酸化法により形成する。こ
れは、ＭＯＳ Ｆｌ！Ｔのゲート酸化膜となる。その後
に、ゲート電極となる低抵抗のゲート多結晶５ｉ３３を
全面に形成する。（第２図（Ｃ））次に、前記ゲート多
結晶５ｉ３３をエツチングして、Ｔ形多結晶Ｓｉ柱１６
の柱部側面および多結晶Ｓｉパターン１４上の必要部分
ならびに窒化膜１３上の必要部分にのみゲート多結晶５
ｉ３３を残すことにより、電極引出し部が一体に設けら
れたゲート電極１９を形成する。続いて酸化膜１８もエ
ツチングし、該酸化膜１８を必要部分にのみ残す。
このエツチング時、Ｔ形多結晶Ｓｉ柱１６の柱部側面部
分は、同多結晶Ｓｉ柱１６の上端平板部分の鍔部により
影となるので、エツチング法として異方性エツチングを
用いることにより、この部分にゲート多結晶５ｉ３３を
マスクなしで残すことができる。マスクは、ゲート電極
の電極引出し部分のみに設けるだけで所定形状のゲート
電極１９を形成することができる。このエツチング後、
イオン注入法によりリンもしくはヒ素の不純物をＴ形多
結晶Ｓｉ柱１６の上端平板部分および多結晶Ｓｉパター
ン１４の一端側部分に注入することにより、上記平板部
分をｎ゛のドレイン領域１７、上記一端側部分をｎ９の
ソース領域１５とする。（第２図（ｄ））次に、中間絶
縁膜２０を全面に形成する（第２図（ｅ））、その後、
中間絶縁膜２０にソース領域１５、ドレイン領域１７お
よびゲート電極１９の電極引出し部上でコンタクト孔２
１を形成し、さらにそのコンタクト孔２１を通して前記
各領域１５．１７および電極引出し部に接続される引出
し配線２２を八！で形成する（第２図（ｆ））、この時
、Ｔ最多結晶Ｓｔ柱１６の柱部分の幅が小さくても、そ
の周囲に広がった上端の平板部分によりドレイン領域１
７の面積が大きく確保されているので、該ドレイン領域
１７と引出し配線２２とのコンタクトは容易となる０以
上で第１図の縦型ＭＯＳ ＦＥＴが完成する。
分は、同多結晶Ｓｉ柱１６の上端平板部分の鍔部により
影となるので、エツチング法として異方性エツチングを
用いることにより、この部分にゲート多結晶５ｉ３３を
マスクなしで残すことができる。マスクは、ゲート電極
の電極引出し部分のみに設けるだけで所定形状のゲート
電極１９を形成することができる。このエツチング後、
イオン注入法によりリンもしくはヒ素の不純物をＴ形多
結晶Ｓｉ柱１６の上端平板部分および多結晶Ｓｉパター
ン１４の一端側部分に注入することにより、上記平板部
分をｎ゛のドレイン領域１７、上記一端側部分をｎ９の
ソース領域１５とする。（第２図（ｄ））次に、中間絶
縁膜２０を全面に形成する（第２図（ｅ））、その後、
中間絶縁膜２０にソース領域１５、ドレイン領域１７お
よびゲート電極１９の電極引出し部上でコンタクト孔２
１を形成し、さらにそのコンタクト孔２１を通して前記
各領域１５．１７および電極引出し部に接続される引出
し配線２２を八！で形成する（第２図（ｆ））、この時
、Ｔ最多結晶Ｓｔ柱１６の柱部分の幅が小さくても、そ
の周囲に広がった上端の平板部分によりドレイン領域１
７の面積が大きく確保されているので、該ドレイン領域
１７と引出し配線２２とのコンタクトは容易となる０以
上で第１図の縦型ＭＯＳ ＦＥＴが完成する。
なお、以上はｎチャネルＭＯＳＦＥＴについて説明を行
ったが、ソース・ドレイン形成のイオン種および多結晶
Ｓｉ柱１６の導電型を適当に選ぶことによりｐチャネル
ＭＯＳＦＥＴ も容易に形成できる。
ったが、ソース・ドレイン形成のイオン種および多結晶
Ｓｉ柱１６の導電型を適当に選ぶことによりｐチャネル
ＭＯＳＦＥＴ も容易に形成できる。
また、多結晶Ｓｉ柱１６の導電型は通常はソース・ドレ
イン領域１５．１７と反対導電型（ｎチャネルＭＯ３Ｐ
ＥＴの場合はｐ型）とするが、このタイプのＭＯＳ Ｆ
ＥＴにおいては、ソース・ドレイン領域より低濃度の同
一導電型とすることもできる。
イン領域１５．１７と反対導電型（ｎチャネルＭＯ３Ｐ
ＥＴの場合はｐ型）とするが、このタイプのＭＯＳ Ｆ
ＥＴにおいては、ソース・ドレイン領域より低濃度の同
一導電型とすることもできる。
同一導電型の場合は、多結晶Ｓｉ柱１６の柱部全体がチ
ャネル領域となる０反対導電型の場合は、ゲート電極の
引出し部側を除く柱部三面がチャネルとなる。
ャネル領域となる０反対導電型の場合は、ゲート電極の
引出し部側を除く柱部三面がチャネルとなる。
また、以上は、多結晶Ｓｌ柱１６の上端平板部分をドレ
イン領域、多結晶Ｓｉパターン１４の一端側部分をソー
ス領域としたが、ソース・ドレインの関係が逆であると
考えることもできる。
イン領域、多結晶Ｓｉパターン１４の一端側部分をソー
ス領域としたが、ソース・ドレインの関係が逆であると
考えることもできる。
第３図はこの発明の縦型ＭＯＳＦＥＴの第２の実施例を
示す、この第２の実施例では、厚い素子分離酸化膜４１
によって基板面がフィールド領域とアクティブ領域に分
けられたＳｉ基板４２のアクティブ領域から突設させて
Ｔ形のＳＩ柱４３が設けられる。また、前記Ｓｉ基板４
２のアクティブ領域内にソース領域１５が形成される。
示す、この第２の実施例では、厚い素子分離酸化膜４１
によって基板面がフィールド領域とアクティブ領域に分
けられたＳｉ基板４２のアクティブ領域から突設させて
Ｔ形のＳＩ柱４３が設けられる。また、前記Ｓｉ基板４
２のアクティブ領域内にソース領域１５が形成される。
その他は第１図の第１の実施例と同様であり、同一部分
は同一符号を付してその説明を省略する。ただし、ゲー
ト電極１９の電極引出し部は、下地構造の違いにより、
基板４２の表面上を経て素子分離酸化膜４１（表面に窒
化膜４４が形成される）上に延在している。
は同一符号を付してその説明を省略する。ただし、ゲー
ト電極１９の電極引出し部は、下地構造の違いにより、
基板４２の表面上を経て素子分離酸化膜４１（表面に窒
化膜４４が形成される）上に延在している。
この第２の実施例の縦型ＭＯＳ ＦＥＴの製造方法は、
第１の実施例と大きくは変わらない。変わった点は、素
子分離酸化膜４１の形成と、Ｓｉ柱４３の形成法である
。素子分離酸化膜４１は通常のＬＯＣＯ５法により形成
する。また、Ｓｉ柱４３は、前記素子分離酸化膜４１お
よびその表面の窒化膜４４形成後、第１の実施例と同様
に基板４２上の全面に酸化膜３１を形成し、この酸化膜
３１に穴３２を開けた後、第４図に示すように、酸化膜
３１の穴３２の底部（基板面）から穴３２内に次第に厚
く５ｉ４３ａをエピタキシャル成長させ、穴３２を埋め
終ったら続いて酸化膜３１の表面上に次第に広く所定領
域に５ｉ４３ａを成長させて形成するか、第５図（ａ）
、（ロ）に示すように酸化膜３１の穴３２内と酸化膜３
１の表面上に均一に次第に厚くアモルファス５ｉ４３ｂ
を堆積させ、穴３２を埋め、その後、Ｓｌ基板４２との
界面からアモルファス５ｉ４３ ｂを面相エピタキシャ
ル成長（単結晶化）させ、さらに酸化膜３１の表面上の
Ｓｔをパターニングして形成する。この２つの方法のう
ち、選択エピタキシャル成長を使用した第４図の方法に
よれば、酸化膜３１の表面上の必要領域のみにＳｔを堆
積できるので、ホトリソ・エツチング工程を省略してＴ
形のＳｉ柱４３を形成することができる。
第１の実施例と大きくは変わらない。変わった点は、素
子分離酸化膜４１の形成と、Ｓｉ柱４３の形成法である
。素子分離酸化膜４１は通常のＬＯＣＯ５法により形成
する。また、Ｓｉ柱４３は、前記素子分離酸化膜４１お
よびその表面の窒化膜４４形成後、第１の実施例と同様
に基板４２上の全面に酸化膜３１を形成し、この酸化膜
３１に穴３２を開けた後、第４図に示すように、酸化膜
３１の穴３２の底部（基板面）から穴３２内に次第に厚
く５ｉ４３ａをエピタキシャル成長させ、穴３２を埋め
終ったら続いて酸化膜３１の表面上に次第に広く所定領
域に５ｉ４３ａを成長させて形成するか、第５図（ａ）
、（ロ）に示すように酸化膜３１の穴３２内と酸化膜３
１の表面上に均一に次第に厚くアモルファス５ｉ４３ｂ
を堆積させ、穴３２を埋め、その後、Ｓｌ基板４２との
界面からアモルファス５ｉ４３ ｂを面相エピタキシャ
ル成長（単結晶化）させ、さらに酸化膜３１の表面上の
Ｓｔをパターニングして形成する。この２つの方法のう
ち、選択エピタキシャル成長を使用した第４図の方法に
よれば、酸化膜３１の表面上の必要領域のみにＳｔを堆
積できるので、ホトリソ・エツチング工程を省略してＴ
形のＳｉ柱４３を形成することができる。
（発明の効果）
以上詳細に説明したようにこの発明によれば、半導体の
柱をＴ形に形成し、その上端の平板部分にソース・ドレ
インの一方の領域を形成するので、Ｔ形の半導体の柱の
柱部分の幅が小さ（なっても、周囲に広がった上端の平
板部分によりソース・ドレインの一方の領域の面積を大
きく確保でき、したがって外部への引出し線とのコンタ
クトを容易にできる。
柱をＴ形に形成し、その上端の平板部分にソース・ドレ
インの一方の領域を形成するので、Ｔ形の半導体の柱の
柱部分の幅が小さ（なっても、周囲に広がった上端の平
板部分によりソース・ドレインの一方の領域の面積を大
きく確保でき、したがって外部への引出し線とのコンタ
クトを容易にできる。
また、この発明によれば、酸化膜に形成した穴に半導体
を堆積させて半導体の柱を形成するようにしたので、従
来のドライエツチングでエツチングして柱とする場合の
ように柱の側面にダメージを与えることを防止できる。
を堆積させて半導体の柱を形成するようにしたので、従
来のドライエツチングでエツチングして柱とする場合の
ように柱の側面にダメージを与えることを防止できる。
したがって、柱の側面（ゲート部）に欠陥が生じること
がなく、素子特性を向上させることができる。
がなく、素子特性を向上させることができる。
第１図はこの発明の縦型ＭＯ５Ｆｌ！Ｔの第１の実施例
を示す平面図および断面図、第２図はこの発明の縦型Ｍ
Ｏ５ＦＥＴの製造方法の第１の実施例を示す工程断面図
、第３図はこの発明の縦型ＭＯ５ＰＥＴの第２の実施例
を示す断面図、第４図はこの発明の第２の実施例におけ
るＳｉ柱の形成方法の第１の例を示す断面図、第５図は
この発明の第２の実施例におけるＳｉ柱の形成方法の第
２の例を示す断面図、第６図は従来の縦型ＭＯ３Ｆ［！
Ｔの断面図である。 １１・・・５１基板、１６・・・多結晶Ｓｉ柱、１７・
・・ドレイン領域、３１・・・酸化膜、３２・・・穴、
４２・・・Ｓｉ基板、４３・・・Ｓｉ柱、４３ａ・・・
Ｓｉ、４３ｂ・・・アモルファスＳ１０ （ｂ） 本発明の縦型ＭＯ５ＦＥＴの第１の実施例第 図 本発明の製造方法の第１の実施例 本発明の縦型ＭＯ５ＦＥＴの第２の実施例第３ 図 第２の実施例での５１柱の形成法 第４図 （ａ） （ｂ） 第２の実施例での第２の５１柱の形成法第５ 図
を示す平面図および断面図、第２図はこの発明の縦型Ｍ
Ｏ５ＦＥＴの製造方法の第１の実施例を示す工程断面図
、第３図はこの発明の縦型ＭＯ５ＰＥＴの第２の実施例
を示す断面図、第４図はこの発明の第２の実施例におけ
るＳｉ柱の形成方法の第１の例を示す断面図、第５図は
この発明の第２の実施例におけるＳｉ柱の形成方法の第
２の例を示す断面図、第６図は従来の縦型ＭＯ３Ｆ［！
Ｔの断面図である。 １１・・・５１基板、１６・・・多結晶Ｓｉ柱、１７・
・・ドレイン領域、３１・・・酸化膜、３２・・・穴、
４２・・・Ｓｉ基板、４３・・・Ｓｉ柱、４３ａ・・・
Ｓｉ、４３ｂ・・・アモルファスＳ１０ （ｂ） 本発明の縦型ＭＯ５ＦＥＴの第１の実施例第 図 本発明の製造方法の第１の実施例 本発明の縦型ＭＯ５ＦＥＴの第２の実施例第３ 図 第２の実施例での５１柱の形成法 第４図 （ａ） （ｂ） 第２の実施例での第２の５１柱の形成法第５ 図
Claims (2)
- （１）半導体基板上に、チャネル領域となる半導体の柱
を突設させ、その柱の上部にソース・ドレインの一方の
領域を形成するようにした縦型ＭＯＳＦＥＴにおいて、 半導体の柱をＴ形に形成し、その上端の平板部分にソー
ス・ドレインの一方の領域を形成したことを特徴とする
縦型ＭＯＳＦＥＴ。 - （２）半導体基板上に酸化膜を形成する工程と、その酸
化膜に穴を開ける工程と、 その穴に半導体を堆積させ、さらに前記酸化膜の表面上
に半導体を堆積させて、チャネル領域となるＴ形の半導
体の柱を形成する工程と、 その後、前記酸化膜を除去する工程と、 その後、前記Ｔ形の半導体の柱上端の平板部分にソース
・ドレインの一方の領域を形成する工程とを具備するこ
とを特徴とする縦型ＭＯＳＦＥＴの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250779A JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
| KR1019900015247A KR100217495B1 (ko) | 1989-09-28 | 1990-09-26 | T형의 반도체 돌출부를 가지는 mosfet와 그 제조방법 |
| US07/588,574 US5136350A (en) | 1989-09-28 | 1990-09-26 | Semiconductor mosfet having a projecting T-shaped portion |
| US07/775,444 US5155054A (en) | 1989-09-28 | 1991-10-15 | Method of manufacturing a semiconductor MOSFET having a projection T-shaped semiconductor portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1250779A JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03114233A true JPH03114233A (ja) | 1991-05-15 |
| JP2804539B2 JP2804539B2 (ja) | 1998-09-30 |
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ID=17212921
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1250779A Expired - Fee Related JP2804539B2 (ja) | 1989-09-28 | 1989-09-28 | 半導体装置およびその製造方法 |
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| JP (1) | JP2804539B2 (ja) |
| KR (1) | KR100217495B1 (ja) |
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| US8372713B2 (en) | 2008-01-29 | 2013-02-12 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8896056B2 (en) | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
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| US9153697B2 (en) | 2010-06-15 | 2015-10-06 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor (SGT) structure |
| US9806163B2 (en) | 2011-12-19 | 2017-10-31 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device having an nMOS SGT and a pMOS SGT |
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| DE4327132C2 (de) * | 1993-08-12 | 1997-01-23 | Siemens Ag | Dünnfilmtransistor und Verfahren zu dessen Herstellung |
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1989
- 1989-09-28 JP JP1250779A patent/JP2804539B2/ja not_active Expired - Fee Related
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1990
- 1990-09-26 KR KR1019900015247A patent/KR100217495B1/ko not_active IP Right Cessation
- 1990-09-26 US US07/588,574 patent/US5136350A/en not_active Expired - Lifetime
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