JPS6286860A - 多結晶側壁接触トランジスタ並びに集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

発明の背景 発明の分野 本発明は一般的には電子デバイスに関するものであり、
更に詳しく云うと大規模集積回路に用いるのに適した側
壁接触を有する小型高性能デバイスを提供するための手
段および方法に関する。 発明の概要 理込んだ多結晶導体多重層を用いて１つ又は複数の柱状
エピタキシャル単結晶デバイス領域への側面接触を行う
ことによって、最小寄生潰合面積を有する改良された半
導体デバイスを形成する。 側方多結晶接点は互に、また基数から分離されており、
デバイスの上表面゛にまで延びている少なくとも１つの
多結晶柱を有し一番底部の多結晶層への外部接触を可能
にする。側方エピタキシャル−多結晶側壁接点は介在す
る酸化物層の下方で引っ込んでいてそれらの層をエピタ
キシャル柱の中央における活性デバイス領域から分離し
ている。 この構造は３つの誘電体層とそれらの層の間にはさまれ
た２つの多結晶層とを堆積させることによって作られる
。一番底の多結晶層および基板まで穴を異方性エツチン
グする。多結晶層の露出したエツジを酸化する。デバイ
ス柱をエピタキシャル成長させる穴においてこれらのエ
ツジ酸化物領域を除去する。残っているエツジ酸化物領
域は埋込み導体層、接点および分離壁を分離する。一番
底の多結晶層からデバイス表面にまで延びている多結晶
柱はエビタギシャル柱と同時に作られる。 この構造は自己整合され自記形（ｓｅｔｆ−ｒ＠ｇｉｓ
ｔｅｒｉｎｇ　）のものである。 背景技術 半導体技術においては寸法がより小さいトランジスタを
製造したいという希望が引き続き存在している。これは
多くの応用例において、より小さいデバイスによって性
能がより速く、電力消費がより少なく、より複雑な回路
を得ることができるからである。個々のデバイスが電気
的に互に絶縁されていることもまた一般的に所望される
。 例えば高速低電力用バイポーラトランジスタおよび集積
回路では１個々のデバイスは接合分離および半導体基板
内の酸化物を充てんした溝（ｔｒｓｎａｈｅｓ　）の組
合せによって通常分離される。一般的には金属相互接続
がデバイスの活性部分の上表面上のエミッタ、ベースお
よびコレクタ接点領域に対して行われる。最小デバイス
サイズは最小平板（ムｔｈｏ−ｇｒａｐｈｉｃ　）寸法
、連続するマスク層間のアラインメント許容差を与える
必要性、およびデバイス表面上に接点を作る必要性によ
って通常制約される。 現在使用できるデバイス構造および方法を用いると非常
に複雑な集積回路を作ることができるが。 それらの回路は多くの重大な制約がある。例えば一般的
なグレーナバイボーラトランジスタでは。 ペース−コレクタ接合面積およびコレクター基板接合面
積は、接触領域の九めにデバイスの上表面上に余地を設
ける必要があるために所望するトランジスタ動作のため
だけに必要とされる面積より太きい。これらの所望する
接合面積より大ぎい面積はデバイス又は回路の性能を制
限する所望しない寄生キャパシタンスを導入するり能性
がある。 これらのより大きい＃Ｊ積はまた得ることができる記憶
密度および回路の複雑さを制限する可能性がある。 この問題に対する部分的解決策が側方多結晶ベース接点
を用いた′柱状（ｐａムｒ）′トランジスタを使用する
ことによって先行技術において提案されている。しかし
、これらの先行技術の構造は伺過剰なコレクター基板キ
ャパシタンスの問題をかかえており、基板−；レクタ接
点を有するために相互接続が容易でない。従って、先行
技術の１つ又は複数の制約を克服又は回避したデバイス
構造および製造方法に対する必要性が依然として存在す
る。 従って１本発明の目的はベース−コレクタおよびコレク
ター基板接合面積を縮小し之最小形状牛導体デバイスを
製造する改良された手段および方法を提供することであ
る。′ 本発明のもう１つの目的は、埋込まれた活性デバイス領
域への電気的接続が側面で行われる半導体デバイスを作
る改良された手段および方法な提供することである。 本発明のもう１つの目的は、ペースおよびコレクタ領域
への埋込んだ側壁接点を用いてバイポーラトランジスタ
を作る改良された手段および方法を提供することである
。 本発明のもう１つの目的は１個々に分離できるデバイス
構造を作る改良された方法および方法を提供することで
ある。 本発明のもう１つの目的は、デバイス活性領域。 接点および分離壁を自己整合することができ、その寸法
および分離を単一のマスキング層によって制御できるデ
バイスを製造する改良された手段および方法を提供する
ことである。 本発明のもう１つの目的は、側方デバイス接点と同時に
形成した分離された埋込み導体層を用いてデバイスおよ
びデバイス領域を相互接続する改良された手段および方
法を提供することである。 こ＼に用いられている′多結晶層又は′ボ！ｊ　（ｐｏ
々ン′という語は固体のすべての非単結晶形を含むこと
が意図されている。こ＼で用いられている′デイツブエ
ツチング′という語はすべての形のブランケットエツチ
ング又は浸食を含むことを意図てれており、湿式化学エ
ツｙ′−／グだけに限定することを意図していない。 発明の要約 上記の、およびその他の目的および利点の達成は本発明
を通じて行われるが１本発明においては単結晶基板と単
結晶半導体材料の柱（ｐｉｊムｒ）とが備えられており
、この柱の下方の表面は基板上にありこの柱の上方の表
面は基板から離れていて下方の表面と上方の表面との間
には側壁があり、またこの柱は柱を通って側壁へ側方に
延びている少なくとも第１および第２のデバイス領域を
有する。 側壁において単結晶柱の第１デバイス領域と接触しデバ
イスの上表面へ延びるために、基板から電気的に絶縁さ
れているはＣ水平な多結晶導体領域が備えられている。 基板および第１多結晶導体領域から電気的に絶縁されて
いる第２のはＣ水平な多結晶導体領域は側壁において単
結晶柱の第２デバイス領域に接触している。はＣ水平な
誘電体層が基板と第１および第２多結晶導体層の間に備
えられている。単結晶柱はそれが多結晶導体層と出会う
場所に横方向延長部分を何し、これらの横方向延長部分
は多結晶導体層間に６る誘電体層の下方で外方向へ突出
している。こｔらの突出部分は。 多結晶−単結晶接合面が柱の中央部分から側方に確実に
分離されるようにする。分離は水平な埋込み多結晶導体
層が垂直導体と出会うそれら導体ｊ量のエツジに形成さ
れた誘電体領域によって、°また介在する水平誘電体層
によって行われる。埋込み多結晶導体層および単結晶又
は多結晶柱は、相異なるデバイスおよび／又はデバイス
領域を電気的に接続する九め追加の相互接続手段を与え
る。 ｓ３デバイス領域が柱の上表面に設けられている。誘電
体層が第２多結晶導体領域の上方に備えられている。接
触穴がこの誘電体層に設けられていて、単結晶柱の頂部
上の第３デバイス領域への。 また第２多結晶導体層２よび上表面上の第１多結晶導体
ｊ−の延長部への電気的接触を行う。 上記の、およびその他の目的および利点は、側壁接触半
導体デバイスを形成するプロセスを提供する本発明と通
じて更に達成されるがこのプロセスは。 第１誘電体、第１多結晶導体、第２誘電体、第２多結晶
導体および外表面を有する第３誘電体の重畳層をその上
に有する半導体基板を備えることと・ 基板、第１．第２および第３誘電体層および第１および
第２多結晶導体層の各々の第１．第２および第３部分の
上方にそれぞれ第１．第２および第５開口部を有する第
１マスキング層を外表面上に形成することと。 この第１マスク層を用いて、第３誘電体層の第１、第２
および第３部分を除去して第２多精晶導体層の第１．第
２および第３部分を露出させることと。 第２多結晶導体層の第３ｓ分を覆う第２マスキング層を
作り、第２多結晶導体層および第２誘電体層の第１およ
び第２部分を除去し、それにより第１多結晶導体層の第
１および第２部分を露出させることと。 その後、第１多結晶導体層の第２部分を覆う第５マスキ
ング層を作り、第１多結晶導体層の第１部分および第１
誘電体１−の第１部分を除去することと。 第１．第２および第３マスキング層の残りの部分を除去
することと。 その後、基板の第１部分、第１多結晶導体層の第２部分
、第２多結晶導体層の第３部分、第１開口部の下で露出
されている第１および第２多結晶導体層の第１エツジ部
分、および第２開口部の下で露出されている第２多結晶
導体層の第２エツジ部分を部分的に酸化することと。 次に、　　ｔ＆）基板の第１部分の上方に第１開口部よ
り大きい第４開口部を有する第４マスキング層を備えて
第４開口部を通じて等方性エツチングを行い、基板の第
１部分および第１および第２多結晶導体層のエツジ部分
を露出させること、（ｂ）その後、第１開口部より大き
い第５開口部を有し第１多結晶導体層の第２部分の上方
に位置する第５マスキング層を備えて第５開口部を通じ
て異方性エツチングを行い、′ｓ１多結晶導体層の第２
部分を露出させ、一方では第２多精晶導体層の第２エツ
ジ部分上の酸化物なはζそのま＼残しておくことを（＆
）の次に（ｂ）、又はｔｂ）の次に（＆）のいづれかの
順序で行うことと。 その後、第４および第５マスキング層の残っている部分
を除去することと。 次に、基板の第１部分の上方に第１および％２２多結晶
導層の第１エツジ部分と接触している単結晶導体領域を
形成し、第１多結晶導体層の第２部分の上方に多結晶導
体接触領域を形成することと。 単結晶導体領域内にデバイスを作ることと。 第２多結晶導体領域の第３部分、単結晶半導体領域およ
び多結晶導体接触領域への電気的接続を行うこととな ＮＰＮバイポーラトランジスタは、単Ｍ晶領域の下方部
分にＮ形ドービ／グを行って第１多結晶導体層と接触し
ているコレクタを形成し、単結晶領域の中央部にＰ形ド
ービ／グを行って第２多結晶導体層と接触しているベー
スを形成し、単結晶半導体領域の上表面にＮ形ドーピン
グを行ってエミッタを形成することによって作るのが便
利である。 単結晶領域の上表面の周辺部には側方誘電体スペーサが
オプションとして用いられているので、追加のマスキン
グステップを行わなくても、エミッタを単結晶領域の中
央に注入できる。 分離されたデバイス間に位置する′ｓ１および第２多結
晶導体層の部分は個々の分離されたデバイスを一緒にワ
イヤで連結するための埋込まれ之相互接続部となり、デ
バイス領域および接点と同時に形成するのが便利である
。このプロセスはデバイスの活性領域、接点、デバイス
を取り囲む分離領域、および埋込まれた相互接続部とそ
れへの接点の位Ｉｔを定めるのに単一マスキング層を用
いる。 これは大きな利点である。多結晶導体はシリコンで作る
のが便利であるが、その他の半導体、珪化物、金属間化
合物又はそれらの組合せも使用できる。多結晶導体は活
性デバイス領域用の単納品柱を作るのに必要なプロセス
に耐えなければならない。

【図面の簡単な説明】

説明のためと＼に図示するデバイス構造は８層とＰ層の
特定の組合せを有するバイポーラデバイスとして示され
ている。しかし、これらのデバイス構造およびドーピン
グした層の組合せは単に理解を助ける手段として提示し
たにすぎないのであって制限的なものとする意図はな（
、ＮおよびＰ層又は領域のその他の組合せおよびその他
のデバイスの種類も本発明の教示により同様に使用し製
造することができることを当業者は理解するものと思わ
れる。本発明の手段および方法は、相互接続又はその他
のためにデバイス領域への多側壁接点および／又は多ｌ
ｉ埋込み導体層を必要とするいかなる構造にも適用する
。接触はオーム接触、整流又は注入（ｉｎｊｅｃｔｉｎ
ｇ　）接触でもよい。 第１図Ａ−第１図Ｂは先行技術により作られた一般的な
半導体デバイスの一部の簡略化した概略側断面図および
平面図を示す。半導体デバイス部分１０はエピタ會シャ
ル層によって覆われ埋込まれたＮ←領域１６を有するＰ
形基板１１．Ｎ形コレクタ領域１７．Ｐ形ペース領域１
９．Ｎ十エミッタ領域２３、Ｎ＋コレクタ接点領域１８
．Ｐ＋ベース接点領域２０および誘電体層１３からなる
。誘電体層１６は第１図Ｂにおいては透明である。デバ
イス部分１０は誘電体分離壁１４によって囲まれている
。コレクタ接点領域１８は追加の誘電体分離壁１５によ
ってエミッタ２３から分離されている。電気的接点２２
ｍ　、　２２ｂおよび２２ｃはベース接点領域２０．エ
ミッタ領域２３およびコレクタ接点領域１８へそれぞれ
設けられている。そのようなデバイスを製作する手段は
技術上周知である。 第１図Ｃは先行技術において知られている別のバイポー
ラデバイス構造の簡略化した概略側断面図を示す。デバ
イス部分３０はコレクタ領域２６が埋込まれている基板
２１を含む。誘電体層３１はコレクタ部分２８．ベース
部分２９およびエミッタ部分３６を含む柱状の単結晶デ
バイス領域２７を囲んでいる。第１図Ａのデバイス部分
１０の構造とは対照的に、第１図Ｃのデバイス６０のベ
ース部分２９はデバイス３０の上表面に直接に延びてい
ない。 そうではなくて、ベース部分２９への接触は、側方の周
辺部において単結晶デバイス領域２７０ベース部分２９
に接触しているＰ＋多結晶導体層６４によって行われる
。デバイス６０への電気的接触は多結晶領域３４に接触
している金属５２１．エミッタ５３に接触している金属
５２ｂ、および埋込まれたコレクタ領域２６に接触して
いる金属５２ｅによって行われる。 第１図Ａの構造の欠陥は、上表面上に接点を設けるため
に活性ベースおよびコレクタ領域が延びているためにベ
ース−コレクタ接合面積およびコレクター基板接合面積
が大きくなるという点である。第１図Ｃの構造は、ベー
ス接点を設けるために追加のベース−コレクタ接合面積
を必要としないので成る程度の改善は行われている。し
かし。 第１図Ｃの構造はコレクター基板接合面積を大幅には減
少させない。他の点とともにこのより大きなコレクター
基板接合面積はデバイス性能を低下サセ、デバイスのサ
イズを増大させる可能性がある。更に、コレクタ接触が
基板上にあるので分離およびステップ適用範囲（ｓｔｅ
ｐ　ｃｏｖｅｒａｇｅ　）が一層むつかしくなる。 こｎらの、およびその他の問題は本発明による第２図Ａ
−第２図りの構造によって解決される。 第２図Ａ〜第２図りは重畳層４２−４６をもった基板４
１を含むデバイス部分４０の簡略化した概略断面図を示
す。単結晶柱４９が層４２〜４６を貫通しており、この
単結晶柱４９内にはＮ十埋込みコレクタ４９ａ　ｒ　Ｎ
形コレクタ領域４９ｂ　、　Ｐ形ベース頭域４９Ｃおよ
びＮ＋エミッタ領域４９（ｌが形成されている。 コレクタ領域４９１〜ｂおよびベース領域４９ｅへの電
気的接触は、単結晶柱４９の周辺部においてそれぞれ多
結晶領域４５および４５によって内部的に行われる。多
結晶領域４６および４５は誘電体領域４２　、４３ａ　
、　４４および４５ａ−ｂによって基板から。 また互に分離されている。単結晶又は誘電体領域５９も
また層４２−４６を貫通している。単結晶又は誘電体領
域５９はそれぞれ誘電体領域４３＆および４５ｍによっ
て多結晶領域４６および４５から分離されている。 多結晶コレクタ接触４５は単結晶デバイス柱４９に接触
している比較的薄い側方接触部分４７＆と。 側方接触部分４７１を外部コレクタ接点５０ｃへ接続す
る多結晶柱部分４７ｂとからなる。多結晶ベース接触領
域４５は比較的薄い側方接触部分４Ｂ＆と、外部ベース
接触５０ａへ延びているオプションの垂直部分４８ｂと
からなる。垂直部分４８ｂは例えば第３図Ｆに示されて
いるように外部接触５０ｍの一部として形成してもよい
。外部接触５０ｂは単結晶デバイス領域４９のＮ←エミ
ッタ領域４９ｄと接触している。 第２図Ｂ−第２図りは構造内の相異なるレベルにおいて
第２図Ａの構造を切断した簡略化した概略断面図を示す
。理解を容易にするために、第２図Ｂ−第２図りにおい
ては単結晶領域は白地のま＼示してあり、誘電体領域は
斜線で陰影をつけて示してあり、多結晶導体領域は点々
をつけて示しである。第２図Ｂ−第２図Ｃにおいて、側
方接触部分４７ｂおよび４８１上方の柱状又は接触部分
４７ｂおよび４８ｂの位置は破線によって示されている
。 分離壁５９は単結晶として示しであるが、それは誘電体
又は多結晶又はそれらの組合せとすることもできる。 第２図Ａ〜第２図りの構造は、ベースとコレクタ接点の
両方が多結晶層４′５および４５によって作られるので
単結晶活性デバイス領域４９は必要な駆動電流を与える
だけの大きさがあれば十分であり平面接触を設けるため
の追加面積を必要としなイノテ、ペースーコレクタ接合
面積とコレクター基板接合面積が小さくなっている。構
造上の特徴のこの組合せはデバイスに関連した寄生キャ
パシタンスおよび直列ベース抵抗を減少させ、従ってデ
バイス面積を大きくしないで性能を改善することができ
る。この構造はコレクタ、ベースおよびエミッタを有す
るバイポーラトランジスタで説明しであるが、埋込み側
方接触を用いた他のデバイスの種類もまた形成できるこ
とは当業者には明らかであると思われる。例えば、領域
４９ｅにおけるＰ形ペースドーピングを省略してＰ十字
結晶領域４８＆が柱４９のＮ形ドーピングした部分に直
接接触するようにすることにより、第２図Ｂにおける柱
４９を垂直に延ばして柱が分離壁４３ｍと交差して多結
晶領域４８ｍを２つの部分に分割しそのうちの一方の部
分が柱４９を取り囲むのではなく柱４９のいづれかの側
にあるようにすることによって。 横形トランジスタを作ってもよい。十分なＰ形ドーパン
トがＮ形ドーピングした柱４９内へ外拡散（ｏｕｔ　−
ｄｉｆｆｕｓ＠）　ｌ、て柱４９の各々の側にＰＮ接合
を作る。 第２図Ａ−第２図りの構造のもう１つの特徴は。 多結晶領域４５　、４５と単結晶領域４９との間の接合
面が誘電体層４６および４４の下で引っ込んでいるので
、主として単結晶領域４９の中央部分で起きるデバイス
動作を妨げないという点である。この結果デバイス性能
が改善される。 第３図Ａ〜第３図にはいくつかの実施例による第２図Ａ
−第２図りの相異なる製造段階における簡略化した概略
断面図を第２図より詳細に示したものである。製造順序
はＮＰＮバイポーラトランジスタについて説明しである
が、他のドーパントも使用でき、他のデバイス又はデバ
イスの種類もドーピングの種類および場所を適当に変え
てこ＼に教示しである原理に従って同様に製造できるこ
とを当業者は理解するものと思われる。 第５図Ａに示されているように、デバイス部分６０はＰ
トチャネルストップ領域６１ｐを有するＰ形基板６１を
含む。第３図Ａのデバイス部分６０は個々の領域がある
という点で第２図Ａのデバイス部分４０に類似している
。基板６１は誘電体層６２．Ｎ＋多結晶導体Ｑ６５．誘
電体層６４．Ｐ十多結晶導体層６５および誘電体層６６
によって覆われている。層６２−６４は介入するマスキ
ング操作を何も行わずに順次堆積および／又は形成する
ことが好ましい。 この方法によって高度の均質性と完全性をもった層６２
−６６を作ることができる。これは高い製造歩留りを得
ることに大いに寄与し１本発明の特徴の１つである。゛ 誘電体層６２　、６４および６６は電気の絶縁体でなけ
ればならない。誘電体層６２　、６４および６６は柱９
０および９２（第３図Ｅ）の形成期間中に汚染物質を分
解又は浸出させないようにするために安定していなけれ
ばならないという点も重要である。 更に１層６２および６４は形成およびその後の加工期間
中に導体層６５　、６５および基板６１の相互拡散およ
び短絡を防止するために拡散隔膜として働か−なければ
ならない。誘電体層６２　、６４および６６は例えば酸
化シリコン、窒化物又はそれらの組合せでもよいが、そ
の他の誘電体材料も使用できる。 酸化シリコンおよび窒化シリコンが好ましい。一般的な
厚さは層６２については８３（ｈ　０．０２−　［１，
２ミク’　７　、／Ｉ　６４　Ｋ−）イテは８１０１０
．２〜ＣＬ３　ミ／　ａ　ｙ　。 層６６については屋化シリコン０．０５−［Ｌ３ミクロ
ンを酸化シリコンα０５〜ａ３ミクロンの外層で覆った
サンドイッチ構造とする。７Ｉ　６６についてのこの組
合せはその後のエピタキシャル柱９０および多結晶柱９
２の成長期間中の堆積選択性を良くシ。 例えばバイポーラトランジスタのエミッターベース接合
部近くにおけるように柱９００近くにおいて又はその頂
部において形成される臨界接合部近くのエピタキシャル
−誘電体接合面の改善な助長する。 ａ６３および６５は、活性デバイス領域内に望ましくな
い汚染物質を導入せずに、又は分解又は融解せずに柱９
０および９２を形成するのに必要な加工に耐えるのに十
分な安定性をもった導電性材料でなければならない。ド
ーピングした多結晶シリコンが適しているが２例えば金
属、珪化物又は金属間化合物のような他の導電性材料も
上述した性質をもっていれば使用できる。当業者は余計
な実験なせずに適当な材料を選択する方法を知っている
と思う。ドーピングしたポリシリコンの場合には、Ｏ，
ＯＳ〜０．５ミクロンの範囲の厚さが適当であり、ａ１
〜ｌ」りコンが好ましい。誘電体１８６２゜６４．６６
および多結晶層６３．６５は技術上周知の方法によって
作られる。化学蒸着法、プラズマ支援化学蒸着法および
スパッタリングは層６２−６６を作るのに適した技術の
例である。 誘電体６６は７６スク６８によって覆われており。 このマスク６８には開口部８１０　、８２０　、８３０
および８４０が作られている。マスク６８は技術上周知
の方法で作られる。開口部８１０−８４０は誘電体層６
６における対応する開口部８１０−８４０を二ツｔング
し層６５の開口部６５ａ−ｄの上表面を露出させるのに
用いられる。開口部８１０−８４０を有するマスク６８
は、開口部８１０の下方の活性デバイス領域（例えばエ
ミッタ、ペース、コレクタ）、開口部８２０゛の下方の
外部コレクタ接触領域、開口部８５０の下方の外部ベー
ス接触領域および開口部８４０の下方の取り囲んでいる
分離領域の位置を決めるという意味でマスタマスクをな
している。埋込み相互接続部も゛また所望される場合に
は、それらの位置および構成もマスク６８に含めてもよ
い。従って。 重要なデバイスおよび回路領域は自己整合しており、自
記形（Ｈ２ｆ　−ｒｅｇｉｓｔｅｒｉｎｇ　）である。 これは本発明の特徴である。 マスク６９は多結晶層６５の部分６５ｍの上方の開口部
８３０を覆うために備えられている。マスク６８はその
場所にそのま＼残しておいてもよいがその必要はない。 という訳は、その画像（ｉｍａｇ・）はすてに層６６に
移されており、この層６６はその後のステップのための
マスクとしての役目をすることができるからである。マ
スク６９はその機能が単に開口部８６０をブロックする
ことだけでちるので精密な整合を要しない。マスク６８
および６９からの開口部の組合せを用いて、１ｍ　６５
の部分６５ａ。 ６５ｂおよび６５ｄおよび層６４の部分６４ａ　、　６
４ｂおよび６４ｄを破線９９ａ−ｃによって示されでい
るように除去し、多結晶層６６の部分６３ａ　、　６５
ｂおよび６５ｄを露出させる（第３１ｇＡ）。１爆６４
および６５の上記の部分を異方性ニップフグで除去し破
線９９ａ−ｃによって示されている比較的まっすぐな側
面の開口部を作ることが望ましい。反応性イオンエッチ
フグおよびイオンミリングが適している。 次に、開口部８２０の下方に作られ九人８２を覆うマス
ク７０を適用する。丑娼ｉｄ止にマスク７０はマスク６
８および６９を除去せずに適用してもよく、又はその一
方又は両方をマスク７０の適用前に除去してもよい。マ
スク６９を除去する場合には、マスク７０は穴８２とと
もに開口部８３０の下に作られた穴８５を覆わなければ
ならない。層６５の部分６５＆および６５ｄおよび層６
２の部分６２＆および６２ｂを除去して開口部８１０お
よび８４０の下の基板６１の部分６１ｍおよび６１ｄを
露出させる（第３図Ｂ）。その代わりの方法としては１
層６２の部分６２ｍおよび６２ｂの一部分のみを除去し
て破線６２Ｓおよび６２ｔによって示されているように
層６２のいくつかの部分を部分６１凰および６１ｄの上
方に残したま＼にしておく（第５図Ｂ）。 次にマスク６８　、６９および７０の残りの部分を除去
する。プロセス中のこの時点においては、下記の開口部
、即ち基板部分６１ａにまで、又はその代わりに層６２
のレベル６２ｇにまで延びている開口部８１０の下の穴
８１１層６３の表面６３ｆまで延びている開口部８２０
の下の穴８２１層６５の部分６５ｅの表面６５ｈにまで
延びている開口部８６０の下の穴８６゜および基板６１
の部分６１ｄ　Ｋまで、又はその代わりに層６２のレベ
ル６２ｔにまで延びている開口部８４０の下の穴８４が
作られている。この結果、多結晶層６３および６５のエ
ツジ又は側面６３ｅおよび６５・は穴８１において露出
され、多結晶層６３および６５のエツジ又は側面６３ｇ
および６５ｇは穴８４において露出され１層６３の表面
６５ｆおよびｌ１ｉ６５のエツジ又は側面６５１は穴８
２において露出され。 層６５の表面６５ｈは穴８３において露出される。基板
６１の部分６１＆および６１ｄはそれぞれ穴８１および
８４において露出され、又はオプションとして薄い誘電
体部分６２１１および６２ｔによって覆われている。 次に、穴６１−８４をもつ邂構造をできれば酸化又は窒
化雰囲気にさらして処理し、基板および多結晶層の露出
した部分の表面近の領域を誘電体に変える。基本６１お
よび多結晶層６６および６５がシリコンである場合には
、これは約１０００℃における酸化又は窒化によって行
うのが便利である。当業者は他の材料の場合には違った
酸化又は処理条件が必要とされることもあるということ
を知っていると思われる。例えば陽極酸化のような他の
処理条件も使用できる。このステップはエツジ６３ｅ上
に誘電体領域８１ｂを、エツジ６Ｓｅ上に誘電体領域８
１ｅを１表面６３ｆ上に誘電体領域８２ｂを、エツジ６
５ｆ上に誘電体領域８２ｅを２表面６ｉｄ上に誘電体図
Ｃ）。従って、多結晶導体層６３および６５に用いる材
料は、それらの露出したエツジを基板材料。 誘電体層および／又は多結晶導体材料の融点以下で起き
る化学的プロセスによって適当な厚さの電気絶縁誘電体
に変えうるものであることが望ましい。 次に、誘電体領域８１ａ−ｅを除去し、オプションとし
て誘電体ａ４ｍを除去するが、誘電体領域８２Ｃ９５４
ｂ−ｅおよび８３ｅはそのま＼残しておく。これはマス
ク７１および７２を用いて２段階で行うのが便利である
。マスク７１と７２はいづれを先に適用してもよい。マ
スク７１を最初に、即ち領域８１＆を除去する前に用い
ることが好ましい。という訳は。 こうするとマスク７１を基板６１の領域６１ｍの上に直
接に置くことがさけられ、従ってそのような接触から生
じる可能性のある表面欠陥の発生がさけられる。表顯欠
陥は領域６１＆の上にその後成長させるエピタキシャル
領域の質を低下させる。 マスク７１を適用して（第３図Ｃ）穴８１および８３を
覆い、開口部８５０は穴８２を、ｉたオプションとして
穴８４を露出させておく。マスク７１は精密に整合させ
る必要はなく、穴８５０は穴８２より大きくてもよく、
（オプションとして）穴８４より大きく”〔もよい。マ
スク７１を用いて、多結晶層６５および６６のエツジ上
の誘電体領域８２ｅおよび８４ｂ−ｅを除去せずに、穴
８２の底の誘電体領域８２ｂを除去し、オプションとし
て穴８４の底の誘電体領域８４１を除去する。これは技
術上周知の異方性エッチフグ技術を用いて行うのが便利
である。 イオンミリフグおよび反応性イオンエツチングが適して
いる。この異方性エツチングステップの期間中に１ｆＡ
６６の上表面を部分的に浸食してもよい。 しかし、誘電体領域８２ａおよび１３４ｂ−ｅを保護す
るために十分な厚さを残す。領域８２ｅおよび８４ｂ−
ｅが酸化物であり１層６６が酸化物と窒化物の二重層で
ある場合には９層６６の窒化物部分がエツチングされな
いで残っているようにするために１選択的エツチングを
用いてもよい。その代わりの方法として、エツチングの
完ｒ後に一部酸化物が窒化物の上方の層６６の一部とし
て残るようにするために、厚さとエツチング量を調節し
てもよい。 マスク７１は第３図Ｃに破線で示されているように穴８
４を覆うマスク部分７１＆をオプションとして含んでも
よい。この場合には、上述した異方性エツチングステッ
プは穴８２の底の誘電体領域８２ｂを除去するが、穴８
４の底の誘電体領域８４ｍはそのま＼残しておく。後で
説明するように、この変形は例えば後で穴８４を誘電体
材料で充てんすることが望ましい場合に利用できる。 マスク７１は誘電体領域８２ｂおよび８４轟の除去期間
中は穴８１を覆っていて基板６１０表面部分６１ａが領
域８２ｂの除去に用いられる異方性エツチングプロセス
によって悪影響をうけないようにすることが望ましい。 例えば、異方性エツチングは単結晶材料の表面欠陥密度
を高める可能性があることが知られている。このことは
領域６１ｍにおいては望ましくない。という訳は、基板
６１の領域６１ａは活性デバイス柱をその上にエピタキ
シャル成長させる基板部であるからである。これに比べ
ると領域６１ｄに表面損傷があってもあまり重要ではな
い。という訳は６１ｄ上方には活性デバイス領域は形成
されないからである。 穴８１の上方に位置する開口部８６０を有するマスク７
２を適用する。開口部８６０は開口部８１０および８１
　　よりも大きくてもよく、そこで精密整合される必要
はないが、それはマスク７２０機能が穴８２　、８３お
よび８４を覆うことにおるからである。 マスク７２を用いて、誘電体領域８１ａ−ｃをできれば
マイルドディップエツチング（ｍｌｌＡｄｉｐ　＠ｔｃ
ｈ　）又は他の形の等方性選択的エツチングによって除
去し、領域６１＆の表面に欠陥を導入することなしに第
３図りに示す構造を作る。 誘電体領域８１ａ−ｃを除去しつつある間に（第３図Ｃ
〜第３図Ｄ）、ｉ！出した誘電体エツジ６２ｅ。 ６４６および６６６のある程度のエツチングもまた起き
る。しかし、酸化物領域８１ｂ−ｃは一般に酸化物層６
２．６４　、６６より密度が低く、従ってエツチングは
より急速に行われるので酸化物エツジ６２・、６４・お
よび６６・は多結晶エツジ６３ｈおよび６５ｈの上で延
び続ける。いづれの場合にも、誘電体エツジ６２・、６
４・および６６＠　Ｃ）過度のエツチングが起きると、
多結晶エツジ６３ｈおよび６５ｈの簡単な選択的エラを
ングが誘電体張出しく　ｏｖｅｒｈａｎｇ）　ｆ回復さ
せる。誘電体張出しが望ましいのは、それがエピタキシ
ャル−多結晶接合面をエツジ６４ｅおよび６６・の下方
に保持しているので、多結晶−エピタキシャル接合面に
おいて位ｔｔを変えた半導体材料が単結晶柱９０におけ
るデバイス動作を妨げないからである（第３図Ｅ−第３
図Ｆ）。 マスク７１および７２の残っている部分を除去する。プ
ロセスのこの時点においては、穴８６は誘電体領域ｓｓ
ｅ　ＶＣまで延びており、穴８１は基板６１の領域６１
＆にまで延びており、ｙｃ８２は多結晶層６５０表１ｔ
１６３１にまで延びており、穴８４は誘電体領域８４ｍ
又は基板６１の領域６１ｄ　Ｋまで延びている。 部分的に完成したデバイスをエピタキシャル反応器又は
その他の適当な堆積装置内に入れ、基板６１の部分６１
ｍの上方の単結晶領域９０．基板６１の部分６１ｄの上
方のオプションとしての単結晶領域９４、および多結晶
層６３の領域６５ｂの上方の表面６３１上の多結晶領域
９２の成長に適した条件下で半導体を含むガス又は粒子
の流れにさらす（第３図Ｅ）。エピタキシャル成長条件
は重大な核生成が露出された表面上で、即ち層６６、領
域８５Ｃ１そしてもし存在するならば領域８４ａ上で起
きないようにするために調節することが望ましい。第３
図は誘電体領域８４ｍが除去され部分６１ｄが露出され
た状態を示す。そのような堆積を行う手段および方法は
技術上周知である。 ＮＰＮバイポーラトラ／ジスタを作るためには。 基板６１をＰ形とし、堆積し九半導体領域９０．９２お
よび９４をＮ形にすることが望ましい。このことは単結
晶領域９０　、９４および多結晶領域９２の成長期間中
にＮ形ドーピングを行うことによって達成するのが便利
である。成長条件を調節することによって、多結晶領域
９２の成長を単結晶領域９０゜９４の成長より遅くした
シ又は早くしたシしてもよい。′ｓ３図Ｅに示しである
例においては、多結晶領域９２の成長が単結晶領域９０
および９４の成長よシや＼遅くなるようにして単結晶領
域９０．９４および多結晶領域９２の上表面が成長完了
後にははζ平らになるように条件が調節されている。し
かしこのことは絶対に必要なことではない。６００〜８
００　ｅＪ分のジクａａシラｙ　、　１２０−１８０１
，７分の水素、および水素の割合が１〜２％の塩化水素
の混合物を９２５〜１０５０１ｅで用いたエピタキシャ
ル成長は０．０５−０．３　ｆり０７７分のシリコン成
長速度を示し、多結晶−単結晶成長速度比は約０．６〜
０．８対１であることが発見されている。約５０トル、
　１０００−１１００＃（１における水素プリベーク（
ｐｒ＠ｂａｋｅ　）が望ましい。 先づ最初にＮ−領域９０ｍ　ｌ　９４＆を作シ１次にＮ
＋領域９０ｂ　、　９４ｂを作シ９次にＮ−領域９０ｃ
、および９４ｅを作るために領域９０　、９２および９
４の成長期間中にドーピングを変えることが望ましいが
。 このことが絶対に必要という訳ではない。Ｎ−領域９０
ｅはエピタキシャル柱９０の表面９０ｍまで延びてもよ
い。Ｐ領域９０ｄはエピタキシャル成長完了後にできれ
ばイオン注入によってエピタキシャル柱９０の上方部分
に形成される（第３図Ｃ）。 しかし、Ｐ影領域９０ｄもまたエピタキシャル成長プロ
セスの最終段階の間にＰ形ドーパｙトを導入して形成し
てもよいが、これは余＃）望ましいことではない。 穴８１　、８２および８４はそれぞれ半導体材料９０゜
９２および９４によって完全に充てんする必要はない（
第５図１２）。柱９００表面９０ｓをＰ←多結晶層６５
のレベルにまで、又はそのレベルの上方まで延長させ、
Ｐ領域９０ｄとＰ＋側方多結晶接触６５との間のエピタ
キシャル柱９０の周辺において接触を作シさえすればよ
い。Ｐ影領域９０ｄを作るのにイオン注入を用いる場合
には、多結晶領域９２又は単結晶領域９４のＰ形ドーピ
ングを避けるためにマスク（第３図Ｆ）が用いられる。 Ｐ影領域９０ｄの形成期間中に穴８３の下方のＰ十多結
晶層６５の領域６５ｃをドーピングするかどうかは問題
ではない。また、このステップの期間中に単結晶領域９
４をドーピングする刀）どうかは問題ではない。 次に、穴８６の底部の誘電体領域８３ｅを除去する。こ
れはマスク７６を除去する前又は後に行う等方性エッチ
ングによって達成するのが便利である。このエツｙ−／
グは半導体領域に優先して誘電体領域を侵すように選択
的でめることが望ましい。 そのような技術は技術上周知で必る。層６６の上部の一
部二ツｔングも害を与えずに行うことができる。 誘電体領域８３ｅの除去後１層９６を適用して輪廓を描
き、エミッタ接点９６ｅ、ペースｍ点９’６ｂおよびコ
レクタ接点９６ｅを作る。層９６は任意の適当な導体、
即ち多結晶シリコン、珪化物、金属、金属間化合物又は
その他の半導体のものでもよい。 エミッタ領域９０ｅは任意の便利な方法によって２頭域
に作られる。これは例えば多結晶層′９６の部分９６ｅ
からのＮ＋ドーパントの外拡散によって行ってもよい。 部分９６ｃおよび９６・のＮドーピングおよび層９６０
部分？６ｂ　（Ｄ　Ｐドーピングの手段は技術上周知で
るる。このことはマスク（図示されていない）を用いて
部分９６ｂを覆い部分９６ｃおよび９６ｅ内へのＮ形注
入を用い１次にマスク（図示されていない）を用いて部
分９６ｇ１　、９６・を覆い領域９６ｂ内へのＰ形注入
を行うことによって容易に達成できる。そのような技術
は周知である。これらのマスキングステップは精密な整
合を必要としない。という訳は、エミッタ９０・の位置
は層６６の開口部８１０の位置によってはＣ決定される
からである。 第５図Ｅ−＄３図Ｆにおいて破線で示されている領域９
（ｎ　ｒ　９０ｂ　＃　９Ｑｅおよび９０ｄの境界は、
上記のステップを行うのに用いられる熱処理の結果とし
て僅かに移動することは当業者は理解すると思われる。 種々の接合部会よび境界の再配置は第３図Ｆに示されて
いる。 第５図Ｆの構造およびそこへ至るプロセスは例えば側方
の側壁ペースおよびコレクタ接点および最小基板−コレ
クタ接合面積を有する分離されたバイポーラトランジス
タを与えると、第５図Ｇ−第５図■に示されているプロ
セスを用いて更に改良された構造を得ることができる、
第３図Ｇにおいて、マスク７３と誘電体領域８５ａ　ｆ
ｆ除去した結果生じる構造ははイ均質なコンフォーマル
な（ｃｏｎｆｏｒｍａＡ）誘電体層７６によって覆われ
る。誘電体層６７は厚さ０．１〜０．５ミクａンの酸化
シリコンとすると便利である。誘電体層６７は層６６の
残９の部分の上方の部分６７１Ｌ　Ｉ単結晶頭載９０の
上方の部分６７ｅ、および層６６と単結晶領域９０との
間に作られた段又は角における部分６７ｂを有する。 厚さ６７ｆを除去するため層６７を異方性エツｙ−７グ
する。これは部分６７＆および６７ｅを除去するが。 誘電体層６６の開口部８１０のエツジにおける部分６７
ｂは残す（第３図Ｈ）。これによシ層６６の開口部のエ
ツジにおいて側方誘電体スペーサが作られる。 第３図Ｈはペース領域９０ｄが側方誘電体スペーサの形
成後に注入によって形成された状態を示す。 このプロセスではマスク７４は単結晶領域９０へのＰ形
注入を制限するために用いられた。しかし。 これは絶対に必要ということではない。Ｐ影領域９０ｄ
はｉスタフ３１ｇ！：用いて第５図Ｅにおけるように、
即ち側方誘電体スペーサの形成前にも同様にうまく形成
することができたと思われる。側方誘電体スペーサ６７
ｂは、エミッタ領域９０・がＰ十多結晶領域６５とＰ形
ベース領域９０ｄとの間の接合面から十分に離れたエピ
タキシャル領域９０の中心に置かれることを保証する（
第３図り、第３図Ｆに関連して説明したのと同じ技術を
用いてＮ＋領域９０ｅで作ってもよい、第３図ＩはＰ＋
ペース接触９８ｂ　、　Ｎ十エミッタ接触９８ｅ、およ
び多結晶領域９２の露出した表面９２ｅ上のＮ＋コレク
タ接触９８Ｃの形成を示す。接触９８ｂ　、　９９ｅお
よび９８ｃは技術上周知の方法によって作られる。 第５図Ｃに関連して、マスク７１に部分７１１を含める
ことによって誘電影領域９４ｍが穴８４の底に保持され
ることを説明した。エピタキシャル領域９０および多結
晶領域９２を第３図ＥＫ関連して述べた技術を用いてそ
の配列で作ると、第５１１１Ｊの構造が得られる。穴８
４は半導体材料を殆んど含まない。これは誘電体表面上
において核生成が殆んど、又は全く起きないように半導
体成長が配列されているからである。次に、穴８４を第
３図Ｋに示されているように誘電体９４ａで充てんする
。 これはスピンオンガラス（５ｐｉｎ−ｏｎ　ｇｔａｓｓ
ｅｓ　）　＊多結晶堆積および酸化、又は技術上周知の
他の方法を用いて行ってもよい。 集積回路内のバイポーラトラ゛ンジスタのコレクタと直
列で分離したダイオードを備えることが望ましいことが
しばしばある。本発明の手段および方法はそのようなダ
イオードの提供を特に助長する。このことは第５図Ｊ〜
第５図Ｋに示されておシ、そこではＰＮダイオードが多
結晶領域９２に形成されている。第３図Ｊにおいて、マ
スフッ５ハ′ｓ３図Ｅに関連して上述したように、柱９
０の頂部のｐ＠域９０ｄの形成中にオプシ日ンとして用
いられた。マスク７５は穴８４を覆う必要はない。しか
し、マスク７６を全く省いて、領域９０ｄを単結晶柱９
０に作るのと同時に多結晶柱９２の上部部分９２１をＰ
ドーピングしてもよい（第５図Ｋ）。このＰドーピング
は多結晶柱９２の成長および堆積中に多結晶柱９２内に
導入されたＮドーピングを抑える（ｏｖｅｒｃｏｍ・）
のに十分であるが、追加のＮ形ドーピングはＮ中層６６
の領域６３ｂから柱９２内へ上方拡散（ｕｐ−ｄｌｆｆ
ｕ−・）するかもしれない。これは多結晶層９６の大量
にＰドーピングされた接点領域？６ｅを備えることによ
って克服される。領域９６ｃ　ｆｉ　ｐ十接触領域９６
ｂと同時に作るのが便利である。接触領域９６６をＮ＋
ドーピングしてエミッタ領域９０ｅを作）、又はエミッ
タ領域９０・と接触させる。ドーピングした領域９６ｂ
　、　９６ｅおよび９６・を作る手段は技術上周知でラ
シ、第３図Ｆおよび第５図工に関連して述べである。Ｐ
Ｎ接合部９２ｅはコレクタ領域９０ｂ−ｃおよび外部接
点９６６との間で直列になっている。 Ｐ領域９２１とＮ領域９２ｂとの間のＰＮ接合部９２Ｃ
は多結晶柱９２を横切っておシ、その面積は柱９２の面
積によって決定されることが認められる。 従って、穴８２の面積を変えることによって、直列ＰＮ
接合ダイオードの面積は柱９０内のデバイスの大きさと
は無関係に容易に大きくしたシ、小さくしたりすること
ができる。これは本発明の特徴の１つであ夛９回路性能
の最適化にきわめて望ましいことである。 第４図人−第４図りは第２図人〜第２図りのデバイスお
よび／又は第５図Ｆ、第３図！および／又は第５図にの
デバイスの相互接続配列１００の簡略化した概略平面図
（Ｗ４４図Ａ）および断面図（第４図Ｂ〜第４図Ｄ）を
示し１個々のデバイス６０間の分離された埋込み自己整
合ワイヤリングチャネルを自動的に備えるために本発明
の手段および方法をどのように使用できるかを示してい
る。明確にするために、第４図人〜第４図りにおいては
個々のデバイスの一部詳細は省略しである。分離壁９４
＆は第３図Ｋに示されている分離壁に対応するが、次面
誘電体によって覆われた第５図Ｆ又は第３図工に示した
種類の分離壁も同様に十分使用できる。配列はエミッタ
接点Ｅ、ベース接点Ｂおヨヒコレクタ接点Ｃを有するバ
イポーラデバイスについて示しである。コレクタ接点Ｃ
は第３図工又は第５図Ｋに示しておる種類のものでよく
、即ち直列ダイオードはあってもなくてもよい。分離壁
９４ｍは各デバイスを取シ囲んでおシ２分離領域８２ｃ
は各多結晶柱９２を取シ囲んでおシ明確にするために線
形をつけである。埋込み多結晶層６３および６５には少
数の点々なつけである。表面の相互接続部１０１にはそ
れより多数の点々をつけてアリ、これは半導体、金属間
化合物、金属、半金属又はそれらの組合せで作ってもよ
い。数字１は層６３への表面接触が行われる場所を示し
、数字２は層６５に対する接触が行われる場所を示す。 第４図Ｂ−第４図Ｄｒｉ第４図Ａ１に種々の場所で切断
した断面図を示す。 その各々が分離壁９４ａによって取シ囲まれた４つのデ
バイス６０がこの例ではワイヤリングチャネル６−７に
よって分離された矩形配列で配置されている。各デバイ
ス６０のコレクタＣは第４図人および第４図Ｂにみられ
るようにワイヤリングチャネル６内の場所２において層
６５の埋込み多結晶導体部分１０５に接続されている。 エミッタＥは第４図人および第４図りにみられるように
ワイヤリングチャネルフ内の場所１においてｊ−６５の
埋込み多結晶導体部分１０３に接続されている。層６５
又は６５への接続点１又は２はいづれかのワイヤリング
チャネルの任意の所望する点においてそれぞれ表面にま
でも・り１くることができる。接続点１はｓ３図ｇ−第
３図にの多結晶柱９２の形成と同時に同じ方法で形成さ
れる。接続点２は第５図Ｅ−第３図Ｋｏ頗域６５ｃへの
接続部と同時に同じ方法で形成される。ワイヤリングチ
ャネル内の各層は独自に接触されていてもよい。ワイヤ
リングチャネル６−７は所望する接読点の数に応じて幅
を広くしても又は狭くしてもよい。また層６５および６
５の部分１０６および１０５はワイヤリングチャネル６
−７のなかを連続して通っていてもよく、又は１１０に
おけるように分離壁９４＆を延長させｔヤネルを横断す
ることによって中断してもよい。上方の層６５は、多結
晶柱およびそれを収り囲む分離壁Ｂ２ｅを延長させワイ
ヤリングチャネルを完全に横断するようにすることによ
って１１１におけるように中断してもよい。上述した手
段および方法の特徴は。 ワイヤリングチャネルおよびそれへの接点１分離壁、お
よびデバイスおよびそれへの接点をすべて自己整合させ
自記形（ｓ＠ｌｆ　−ｒ＠ｇｉｓ＋ｔ＊ｒｉｎｇ　）の
ものにしてもよいという点である。これはきわめて密集
したレイアウトを可能にする。第４図Ａ〜第４図りに示
した配列は複雑な集積回路用の非常に融通性に富んだ、
集密した相互接続配列を提供する。 上記に本発明について説明したが１本発明は。 最小の寄生接合面積を有し、且つＰＮ接合のみによるの
ではなく誘電体領域によって互に、また基板から分離さ
れた多数の側方の側壁デバイス接点を有する共通の半導
体基板上に分離されたデバイス製作する手段および方法
を提供するものであることは明らかである。更に、説明
した手段および方法はすべてのデバイスおよび埋込み接
続部および接触面積が単一のマスキング層によって定め
られる自己整合された。自記形の構造を提供する。 説明した手段および方法は高密度集積回路に用いるのに
特に適している。 本発明のプロセスを導電率およびデバイス種類の特定の
組合せについて説明したが、これらは例証することを意
図しているのにすぎないのであって９本発明の手段およ
び方法は導電率およびその他の種類のデバイスのその他
の組合せについても使用できることを当業者は理解する
ものと思われ゛る。例えば１本発明の手段および方法は
ダイオード、バイポーラトランジスタ、サイリスタ、横
形トランジスタ、電界効果デバイス、コンデンサおよび
多層相互接続部な作るのに使用できるが、これらに限定
されるものではない。従って、特許請求の範囲内にその
ような変形のすべてを含むことが意図されている。

【図面の簡単な説明】

第１図Ａ〜第１図Ｃは先行技術による半導体デバイスの
一部の簡略化した概略側断面図および平断面図を示す。 第２図Ａ−第２図りは本発明による半導体デバイスの一
部の簡略化した概略側断面図および平断面図な示す。 第３図Ａ〜第５図には相異なる製造段階における。そし
て相異なる実施例による第２図Ａ−第２図りの半導体デ
バイスの一部の簡略化した概略断面図を示す。 第４図Ａ−Ｗ４４図りは本発明による相互接続したデバ
イスの配列の簡略化した概略平断面図および側断面図を
示す。

Claims (1)

1. 【特許請求の範囲】 １、単結晶基板と 前記基板上に載つている下表面、前記基板から離れてい
   る上表面および下表面と上表面の間の側壁を有し、単結
   晶柱を通つて側方へ前記側壁まで延びている少なくとも
   第１および第２の領域を有する単結晶半導体材料の柱と
   、 前記基板から電気的に絶縁しており、前記側壁で前記単
   結晶柱の前記第１デバイス領域と接触し、前記デバイス
   の上表面にまで延びている多結晶柱を有するほゞ水平な
   第１多結晶導体層と、 前記基板および前記第１多結晶導体層から電気的に絶縁
   されており、前記側壁において前記単結晶柱の前記第２
   デバイス領域と接触しているほゞ水平な第２多結晶導体
   層と、 前記基板と前記第１多結晶導体層との間のほゞ水平な第
   １誘電体層、前記第１および第２多結晶導体層間の第２
   誘電体層、および前記第２多結晶導体層の上方の第３誘
   電体層とを含み、 前記第１単結晶柱は第１および第２側方延長部を有しそ
   の延長部においてその柱は前記第１および第２多結晶導
   体層と出会つており、前記第１側方延長部は前記第２誘
   電体層の下方で外に向つて突出しており、前記第２側方
   延長部は前記第３誘電体層の下方で外に向つて突出して
   おり、 前記単結晶柱から離れて前記第１多結晶導体層の側方エ
   ッジに形成された第１分離手段と、前記単結晶柱から離
   れて前記第２多結晶導体層の側方エッジおよび前記多結
   晶導体層に形成された第２分離手段とを含む、 側壁接触を有する半導体デバイス。 ２、第１誘電体の第１層、第１多結晶導体の第１層、第
   ２誘電体の第２層、第２多結晶導体の第２層および外表
   面を有する第３誘電体の第３層からなる重畳層をその上
   に有する半導体基板を与える工程と、 前記基板、前記第１、第２および第３誘電体層および前
   記第１および第２多結晶導体層の各々の第１、第２およ
   び第３部分の上方にそれぞれ第１、第２および第３開口
   部を有する第１マスキング層を前記外表面上に形成する
   工程と、 前記第３誘電体層の前記第１、第２および第３部分を除
   去し、前記第２多結晶導体層の前記第１、第２および第
   ３部分を露出させる工程と、 第２マスキング層を作つて前記第２多結晶導体層の前記
   第３部分を覆う工程と、 前記第２多結晶導体層および第２誘電体層の前記第１お
   よび第２部分を除去し、前記第１多結晶導体層の前記第
   １および第２部分を露出させる工程と、 第３マスキング層を作つて前記第１多結晶導体層の前記
   第２部分を覆う工程と、 前記第１多結晶導体層の前記第１部分および前記第１誘
   電体層の前記第１部分を除去する工程と、前記基板の前
   記第１部分、前記第１多結晶導体層の前記第２部分、前
   記第２多結晶導体層の前記第３部分、前記第１開口部の
   下に露出されている前記第１および第２多結晶導体層の
   第１エッジ部分、および前記第２開口部の下に露出され
   ている前記第２多結晶導体層の第２エッジ部分を部分的
   に酸化する工程と、 次に、（ａ）前記第１開口部より大きい第４開口部を有
   し前記第１多結晶導体層の前記第２部分の上方にある第
   ４マスキング層を備え、前記第１多結晶導体層の前記第
   ２部分への前記第４開口部を通じて異方性エッチングを
   行う一方で、前記第２多結晶導体層の前記第２エッジ部
   分上の前記酸化物をもとの場所にほゞそのまゝ残してお
   くことと、（ｂ）前記第１開口部より大きい第５開口部
   を有し前記基板の前記第１部分の上方にある第５マスキ
   ング層を備え、前記第５開口部を通じて異方性エッチン
   グを行つて前記基板の前記第１部分および前記第１およ
   び第２多結晶導体層の前記第１エッジ部分を露出させる
   ことを（ａ）と（ｂ）のいづれかの順序で行う工程と、 次に、前記基板の前記第１部分の上方にあつて前記第１
   および第２多結晶導体層の前記第１エッジ部分と接触し
   ている単結晶半導体領域を形成する工程と、 前記第１多結晶導体層の前記第２部分の上方に多結晶導
   体接点領域を形成する工程と、 前記単結晶半導体領域にデバイスを形成する工程と、 前記第２多結晶導体領域の前記第３部分、前記単結晶領
   域および前記多結晶導体接点領域への電気的接続部を形
   成する工程とを含む、 側壁接触半導体デバイスを形成する方法。 ３、個々の分離領域によつて取り囲まれた複数の柱状ト
   ランジスタと、 前記分離領域内に複数の第１部分を有していて前記柱状
   トランジスタに対する側壁接触を設け、前記第１部分と
   同時に形成され前記分離領域の外側に位置している複数
   の第２部分を有し、前記第２部分は前記複数の柱状トラ
   ンジスタのうちの少なくとも２個と相互接続させる埋込
   み導体層とを含む 集積回路。