JPH05218187A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
- Publication number
- JPH05218187A JPH05218187A JP4031492A JP4031492A JPH05218187A JP H05218187 A JPH05218187 A JP H05218187A JP 4031492 A JP4031492 A JP 4031492A JP 4031492 A JP4031492 A JP 4031492A JP H05218187 A JPH05218187 A JP H05218187A
- Authority
- JP
- Japan
- Prior art keywords
- region
- epitaxial growth
- forming
- type semiconductor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は接合分離基板のエピタキシャ
ル成長で形成する絶縁分離領域の形成を制御しやすくす
る。 【構成】 製造工程はｎ+半導体基板１のＶＤＭＯＳを
形成する領域に酸化膜３を形成し、エピタキシャル成長
でｐ型半導体領域２及び多結晶シリコン層４を形成し、
この後、多結晶シリコン層４及び酸化膜３を除去し、必
要な埋め込み領域を形成し、ｎ型半導体領域である第２
エピタキシャル成長領域７を形成する。この製造方法に
より、従来ＶＤＭＯＳ形成領域にｎ+型半導体基板１と
第２のｎ型エピタキシャル成長領域７を接触させるため
に必要だった埋め込みリン領域が不要となり、オートド
ープによる問題を解決できる。
ル成長で形成する絶縁分離領域の形成を制御しやすくす
る。 【構成】 製造工程はｎ+半導体基板１のＶＤＭＯＳを
形成する領域に酸化膜３を形成し、エピタキシャル成長
でｐ型半導体領域２及び多結晶シリコン層４を形成し、
この後、多結晶シリコン層４及び酸化膜３を除去し、必
要な埋め込み領域を形成し、ｎ型半導体領域である第２
エピタキシャル成長領域７を形成する。この製造方法に
より、従来ＶＤＭＯＳ形成領域にｎ+型半導体基板１と
第２のｎ型エピタキシャル成長領域７を接触させるため
に必要だった埋め込みリン領域が不要となり、オートド
ープによる問題を解決できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板の製造方法に
関し、特にパワーＭＯＳＩＣに使用する接合分離基板の
製造方法に関する。
関し、特にパワーＭＯＳＩＣに使用する接合分離基板の
製造方法に関する。
【０００２】
【従来の技術】素子間の分離をｐｎ接合分離で行う接合
分離基板は、従来、図３（ａ）〜図３（ｅ）に示す工程
で製造されていた。
分離基板は、従来、図３（ａ）〜図３（ｅ）に示す工程
で製造されていた。
【０００３】すなわち、ｎ+型半導体基板１の一主面の
一部（ＶＤＭＯＳ形成領域）にｎ+型半導体領域である
高濃度の埋め込みリン領域１２を形成し（図３（ａ）参
照）、ｐ型半導体領域である第１のエピタキシャル成長
領域２を形成する（図３（ｂ）参照）。次にｎ+型半導
体領域である埋め込みアンチモン領域５及びｐ+型半導
体領域である埋め込みボロン領域６を所定の位置に形成
し（図３（ｃ）参照）、ｎ型半導体領域である第２のエ
ピタキシャル成長領域７を形成する（図３（ｄ）参
照）。次に第２のエピタキシャル領域７の絶縁分離を行
うために埋め込みボロン領域６上にｐ+型半導体領域で
ある絶縁ボロン領域９、及びＢｉｐ−Ｔｒ形成領域の埋
め込みアンチモン領域５上の一部にコレクタ電極を取り
出すためのｎ+型半導体領域であるコレクタリン領域８
を形成する。その後、１１５０℃〜１２５０℃ぐらいの
高温で熱処理を行い、ＶＤＭＯＳ形成領域の埋め込みリ
ン領域１２と埋め込みアンチモン領域５、埋め込みボロ
ン領域６と絶縁ボロン領域９、埋め込みアンチモン領域
５とコレクタリン領域８をそれぞれ接触させる（図３
（ｅ）参照）。
一部（ＶＤＭＯＳ形成領域）にｎ+型半導体領域である
高濃度の埋め込みリン領域１２を形成し（図３（ａ）参
照）、ｐ型半導体領域である第１のエピタキシャル成長
領域２を形成する（図３（ｂ）参照）。次にｎ+型半導
体領域である埋め込みアンチモン領域５及びｐ+型半導
体領域である埋め込みボロン領域６を所定の位置に形成
し（図３（ｃ）参照）、ｎ型半導体領域である第２のエ
ピタキシャル成長領域７を形成する（図３（ｄ）参
照）。次に第２のエピタキシャル領域７の絶縁分離を行
うために埋め込みボロン領域６上にｐ+型半導体領域で
ある絶縁ボロン領域９、及びＢｉｐ−Ｔｒ形成領域の埋
め込みアンチモン領域５上の一部にコレクタ電極を取り
出すためのｎ+型半導体領域であるコレクタリン領域８
を形成する。その後、１１５０℃〜１２５０℃ぐらいの
高温で熱処理を行い、ＶＤＭＯＳ形成領域の埋め込みリ
ン領域１２と埋め込みアンチモン領域５、埋め込みボロ
ン領域６と絶縁ボロン領域９、埋め込みアンチモン領域
５とコレクタリン領域８をそれぞれ接触させる（図３
（ｅ）参照）。
【０００４】
【発明が解決しようとする課題】この従来の接合分離基
板の製造方法には以下のような問題点があった。 （１）埋め込みリン領域１２のオートドープによりｐ型
の第１のエピタキシャル成長領域２の形成と比抵抗の制
御が非常に難しい。 （２）絶縁耐圧を例えば６０Ｖ以上に設定しようとする
と、ｐ型半導体領域である第１のエピタキシャル成長領
域２は比抵抗１〜５Ωcmでエピタキシャル厚１０μm以
上が必要であるが、各埋め込み領域、特にＶＤＭＯＳ形
成領域部を接触させるために、１１５０℃〜１２５０℃
ぐらいの高温で数時間の熱処理が必要なため、基板１や
埋め込みアンチモン領域５からの拡散により、第１のエ
ピタキシャル成長領域２の最終エピタキシャル厚制御が
難しく、濃度のプロファイルも変化してしまう。
板の製造方法には以下のような問題点があった。 （１）埋め込みリン領域１２のオートドープによりｐ型
の第１のエピタキシャル成長領域２の形成と比抵抗の制
御が非常に難しい。 （２）絶縁耐圧を例えば６０Ｖ以上に設定しようとする
と、ｐ型半導体領域である第１のエピタキシャル成長領
域２は比抵抗１〜５Ωcmでエピタキシャル厚１０μm以
上が必要であるが、各埋め込み領域、特にＶＤＭＯＳ形
成領域部を接触させるために、１１５０℃〜１２５０℃
ぐらいの高温で数時間の熱処理が必要なため、基板１や
埋め込みアンチモン領域５からの拡散により、第１のエ
ピタキシャル成長領域２の最終エピタキシャル厚制御が
難しく、濃度のプロファイルも変化してしまう。
【０００５】
【課題を解決するための手段】本発明の要旨は、接合分
離型の半導体基板の製造方法において、一方の導電型で
ある半導体基板の一主面のＶＤＭＯＳを形成する領域に
酸化膜を形成する工程と、前記一方の導電型である半導
体基板の一主面に他方の導電型である半導体領域と前記
酸化膜上に多結晶シリコン層をエピタキシャル成長で同
時に形成する工程と、ＭＯＳトランジスタを形成する領
域の前記多結晶シリコン層と酸化膜を除去する工程と、
所定の領域に埋め込み領域を形成する工程と、一方の導
電型である半導体領域をエピタキシャル成長で形成する
工程と、一主面を鏡面研磨して平坦化する工程と、前記
一方の導電型である半導体領域を絶縁分離する領域を形
成する工程とを有することである。
離型の半導体基板の製造方法において、一方の導電型で
ある半導体基板の一主面のＶＤＭＯＳを形成する領域に
酸化膜を形成する工程と、前記一方の導電型である半導
体基板の一主面に他方の導電型である半導体領域と前記
酸化膜上に多結晶シリコン層をエピタキシャル成長で同
時に形成する工程と、ＭＯＳトランジスタを形成する領
域の前記多結晶シリコン層と酸化膜を除去する工程と、
所定の領域に埋め込み領域を形成する工程と、一方の導
電型である半導体領域をエピタキシャル成長で形成する
工程と、一主面を鏡面研磨して平坦化する工程と、前記
一方の導電型である半導体領域を絶縁分離する領域を形
成する工程とを有することである。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜図１（ｅ）は本発明の第１実施例を示
す断面図である。ｎ+型半導体基板１のＶＤＭＯＳを形
成する領域に酸化膜３を形成した後、ｐ型不純物である
ボロンをドープした第１のエピタキシャル成長を行い、
ｎ+型半導体基板１上にｐ型半導体領域２及び酸化膜３
上に多結晶シリコン層４を形成する（図１（ａ）参
照）。次に、ＶＤＭＯＳ形成領域の多結晶シリコン層４
を酸化膜３をストッパにして異方性エッチングで除去し
た後、酸化膜３も除去し、所定の位置にｎ+型半導体領
域である埋め込みアンチモン領域５及びｐ+型半導体領
域である埋め込みボロン領域６を形成する（図１（ｂ）
参照）。
る。図１（ａ）〜図１（ｅ）は本発明の第１実施例を示
す断面図である。ｎ+型半導体基板１のＶＤＭＯＳを形
成する領域に酸化膜３を形成した後、ｐ型不純物である
ボロンをドープした第１のエピタキシャル成長を行い、
ｎ+型半導体基板１上にｐ型半導体領域２及び酸化膜３
上に多結晶シリコン層４を形成する（図１（ａ）参
照）。次に、ＶＤＭＯＳ形成領域の多結晶シリコン層４
を酸化膜３をストッパにして異方性エッチングで除去し
た後、酸化膜３も除去し、所定の位置にｎ+型半導体領
域である埋め込みアンチモン領域５及びｐ+型半導体領
域である埋め込みボロン領域６を形成する（図１（ｂ）
参照）。
【０００７】次にｎ型半導体領域である第２のエピタキ
シャル成長領域７を形成し（図１（ｃ）参照）、表面を
鏡面研磨して平坦化し（図１（ｄ）参照）、第２のエピ
タキシャル領域７の絶縁分離を行うために、埋め込みボ
ロン領域６上にｐ+型半導体領域である絶縁ボロン領域
９及びＢｉｐ−Ｔｒ形成領域の埋め込みアンチモン領域
５上の一部にコレクタ電極を取り出すためのｎ+型半導
体領域であるコレクタリン領域８を形成する。１２００
℃前後の高温で短時間の熱処理を行い、埋め込みボロン
領域６と絶縁ボロン領域９、埋め込みアンチモン領域５
とコレクタリン領域８を接触させる（図１（ｅ）参
照）。
シャル成長領域７を形成し（図１（ｃ）参照）、表面を
鏡面研磨して平坦化し（図１（ｄ）参照）、第２のエピ
タキシャル領域７の絶縁分離を行うために、埋め込みボ
ロン領域６上にｐ+型半導体領域である絶縁ボロン領域
９及びＢｉｐ−Ｔｒ形成領域の埋め込みアンチモン領域
５上の一部にコレクタ電極を取り出すためのｎ+型半導
体領域であるコレクタリン領域８を形成する。１２００
℃前後の高温で短時間の熱処理を行い、埋め込みボロン
領域６と絶縁ボロン領域９、埋め込みアンチモン領域５
とコレクタリン領域８を接触させる（図１（ｅ）参
照）。
【０００８】図２（ａ）〜図２（ｆ）は本発明の第２実
施例を示す断面図である。第１実施例との相違点は第２
エピタキシャル成長領域を高濃度のｎ+半導体領域と低
濃度のｎ型半導体領域の２回に分割して形成する点にあ
る。
施例を示す断面図である。第１実施例との相違点は第２
エピタキシャル成長領域を高濃度のｎ+半導体領域と低
濃度のｎ型半導体領域の２回に分割して形成する点にあ
る。
【０００９】すなわち、第１実施例と同様にｎ+半導体
基板１上に酸化膜３、多結晶シリコン層４、ｐ型半導体
領域２を形成し（図２（ａ）参照）。ＶＤＭＯＳ形成領
域の多結晶シリコン層４及び酸化膜３を除去する（図２
（ｂ）参照）。次に、ｎ+型半導体基板１とほぼ同濃度
のｎ+型半導体領域である第２のエピタキシャル成長領
域１０を形成する（図２（ｃ）参照）。次に、表面を鏡
面研磨して平坦化する（図２（ｄ）参照）。この後、必
要な埋め込み領域を形成し（図２（ｅ）参照）、ｎ型半
導体領域である第３のエピタキシャル成長領域１１を形
成して、絶縁領域及びコレクタ領域を形成する（図２
（ｆ）参照）。
基板１上に酸化膜３、多結晶シリコン層４、ｐ型半導体
領域２を形成し（図２（ａ）参照）。ＶＤＭＯＳ形成領
域の多結晶シリコン層４及び酸化膜３を除去する（図２
（ｂ）参照）。次に、ｎ+型半導体基板１とほぼ同濃度
のｎ+型半導体領域である第２のエピタキシャル成長領
域１０を形成する（図２（ｃ）参照）。次に、表面を鏡
面研磨して平坦化する（図２（ｄ）参照）。この後、必
要な埋め込み領域を形成し（図２（ｅ）参照）、ｎ型半
導体領域である第３のエピタキシャル成長領域１１を形
成して、絶縁領域及びコレクタ領域を形成する（図２
（ｆ）参照）。
【００１０】このような製造方法にすることにより、裏
面からドレイン電極をとるＶＤＭＯＳのドレイン抵抗を
低減できるため、ＶＤＭＯＳのオン抵抗を小さくするこ
とができる。
面からドレイン電極をとるＶＤＭＯＳのドレイン抵抗を
低減できるため、ＶＤＭＯＳのオン抵抗を小さくするこ
とができる。
【００１１】
【発明の効果】以上説明したように、本発明の接合分離
基板の製造方法によれば、ＶＤＭＯＳ形成領域は、ｎ+
型半導体基板とｎ型である第２のエピタキシャル領域が
埋め込み領域なしで直接接触することができる。したが
って、ｐ型である第１のエピタキシャル成長領域形成の
際の、埋め込みリン領域のオートドープによる問題をな
くすことができるという効果を有する。さらに高温長時
間の熱処理が不要となることから、エピタキシャル厚の
制御もしやすくなるし、プロファイルのだれも低減する
ことができるという効果を有する。
基板の製造方法によれば、ＶＤＭＯＳ形成領域は、ｎ+
型半導体基板とｎ型である第２のエピタキシャル領域が
埋め込み領域なしで直接接触することができる。したが
って、ｐ型である第１のエピタキシャル成長領域形成の
際の、埋め込みリン領域のオートドープによる問題をな
くすことができるという効果を有する。さらに高温長時
間の熱処理が不要となることから、エピタキシャル厚の
制御もしやすくなるし、プロファイルのだれも低減する
ことができるという効果を有する。
【図１】本発明の第１実施例の工程を示す断面図であ
る。
る。
【図２】本発明の第２実施例の工程を示す断面図であ
る。
る。
【図３】従来の接合分離基板の製造方法を示す断面図で
ある。
ある。
１ ｎ+型半導体基板 ２ ｐ型半導体領域（第１のエピタキシャル成長領域） ３ 酸化膜 ４ 多結晶シリコン層 ５ ｎ+型半導体領域（埋め込みアンチモン領域） ６ ｐ+型半導体領域（埋め込みボロン領域） ７ ｎ型半導体領域（第２のエピタキシャル成長領域） ８ ｎ+型半導体領域（コレクタリン領域） ９ ｐ+型半導体領域（絶縁ボロン領域） １０ ｎ+型半導体領域（第２のエピタキシャル成長領
域） １１ ｎ型半導体領域（第３のエピタキシャル成長領
域） １２ ｎ+型半導体領域（埋め込みリン領域）
域） １１ ｎ型半導体領域（第３のエピタキシャル成長領
域） １２ ｎ+型半導体領域（埋め込みリン領域）
Claims (2)
- 【請求項１】 接合分離型の半導体基板の製造方法にお
いて、一方の導電型である半導体基板の一主面のＶＤＭ
ＯＳを形成する領域に酸化膜を形成する工程と、前記一
方の導電型である半導体基板の一主面に他方の導電型で
ある半導体領域と前記酸化膜上に多結晶シリコン層をエ
ピタキシャル成長で同時に形成する工程と、ＭＯＳトラ
ンジスタを形成する領域の前記多結晶シリコン層と酸化
膜を除去する工程と、所定の領域に埋め込み領域を形成
する工程と、一方の導電型である半導体領域をエピタキ
シャル成長で形成する工程と、一主面を鏡面研磨して平
坦化する工程と、前記一方の導電型である半導体領域を
絶縁分離する領域を形成する工程とを有することを特徴
とする半導体基板の製造方法。 - 【請求項２】 請求項１記載の半導体基板の製造方法に
おいて、一方の導電型である半導体領域を形成するエピ
タキシャル成長が高濃度のエピタキシャル成長と低濃度
のエピタキシャル成長の２回のエピタキシャル成長で行
われる半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031492A JPH05218187A (ja) | 1992-01-30 | 1992-01-30 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031492A JPH05218187A (ja) | 1992-01-30 | 1992-01-30 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218187A true JPH05218187A (ja) | 1993-08-27 |
Family
ID=12577159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031492A Pending JPH05218187A (ja) | 1992-01-30 | 1992-01-30 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218187A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592225B1 (ko) * | 2003-12-30 | 2006-06-23 | 동부일렉트로닉스 주식회사 | 더블 에피 성장을 이용한 고전압 소자 형성 방법 |
| CN113257815A (zh) * | 2021-04-29 | 2021-08-13 | 中国科学院微电子研究所 | 竖直相邻器件之间带隔离部的半导体装置及电子设备 |
-
1992
- 1992-01-30 JP JP4031492A patent/JPH05218187A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100592225B1 (ko) * | 2003-12-30 | 2006-06-23 | 동부일렉트로닉스 주식회사 | 더블 에피 성장을 이용한 고전압 소자 형성 방법 |
| CN113257815A (zh) * | 2021-04-29 | 2021-08-13 | 中国科学院微电子研究所 | 竖直相邻器件之间带隔离部的半导体装置及电子设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0355984B2 (ja) | ||
| JPS6159853A (ja) | シリコン結晶体構造 | |
| JP2526786B2 (ja) | 半導体装置及びその製造方法 | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| JPH0719838B2 (ja) | 半導体装置およびその製造方法 | |
| JP3258123B2 (ja) | 半導体装置 | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| JP3208159B2 (ja) | Ｓｏｉ基板上にバイポーラトランジスタとｃｍｏｓトランジスタを製造する方法及びそれらのトランジスタ | |
| JPH05218187A (ja) | 半導体基板の製造方法 | |
| JPH01130542A (ja) | 素子間分離領域を有する半導体装置の製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2615652B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JPH06112481A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS60117755A (ja) | 半導体装置の製造方法 | |
| JP2789965B2 (ja) | 半導体装置用貼り合わせ基板およびその製造方法 | |
| JP2002083877A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPH0387059A (ja) | 半導体集積回路及びその製造方法 | |
| JPH04280423A (ja) | 半導体装置の製造方法 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH05175209A (ja) | 半導体装置及びその製造方法 | |
| JPH02148737A (ja) | 縦型バイポーラトランジスタ | |
| JPH11251426A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS60207374A (ja) | バイポ−ラトランジスタ及びその製造方法 |