JPH0824161B2 - 多結晶側壁接触半導体デバイスの製造方法 - Google Patents
多結晶側壁接触半導体デバイスの製造方法Info
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- JPH0824161B2 JPH0824161B2 JP61240179A JP24017986A JPH0824161B2 JP H0824161 B2 JPH0824161 B2 JP H0824161B2 JP 61240179 A JP61240179 A JP 61240179A JP 24017986 A JP24017986 A JP 24017986A JP H0824161 B2 JPH0824161 B2 JP H0824161B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
- H01L21/28531—Making of side-wall contacts
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一般的には電子デバイスの製造方法に関する
ものであり、更に詳しく云うと大規模集積回路に用いる
のに適した多結晶側壁接触半導体デバイスの製造方法に
関する。
ものであり、更に詳しく云うと大規模集積回路に用いる
のに適した多結晶側壁接触半導体デバイスの製造方法に
関する。
埋込まれた多結晶導体多重層を用いて１つ又は複数の
柱状のエピタキシヤル単結晶デバイス領域に対して横方
向側壁接触（コンタクト）を形成することによって、最
小の寄生接合面積を有する改良された半導体デバイスを
形成する。横方向の多結晶側壁接触は互いに、また半導
体基板から絶縁分離されており、半導体デバイスの上方
向表面まで延長している少なくとも１つの多結晶導体柱
を有し、一番底部の多結晶導体層への外部接続を可能と
する。
柱状のエピタキシヤル単結晶デバイス領域に対して横方
向側壁接触（コンタクト）を形成することによって、最
小の寄生接合面積を有する改良された半導体デバイスを
形成する。横方向の多結晶側壁接触は互いに、また半導
体基板から絶縁分離されており、半導体デバイスの上方
向表面まで延長している少なくとも１つの多結晶導体柱
を有し、一番底部の多結晶導体層への外部接続を可能と
する。
このデバイス構造は３つの誘電体層とその間にはさま
れた２つの多結晶導体層とを堆積させることによって形
成される。一番底部の多結晶導体層および半導体基板ま
で達する穴を異方性エッチングにより形成する。酸化物
をデバイス構造全面に形成し、異方性エッチングにより
多結晶導体柱と分離壁が形成される穴の底部を除去し、
等方性エッチングにより単結晶半導体柱が形成される穴
の底部を除去する。残りの酸化物領域は埋込み多結晶導
体層、接触および分離壁を分離する。最底部の多結晶導
体層から半導体デバイス表面にまで延びている多結晶導
体柱はエピタキシヤル層と同時に形成される。この構造
は自己整合形成されうるものである。
れた２つの多結晶導体層とを堆積させることによって形
成される。一番底部の多結晶導体層および半導体基板ま
で達する穴を異方性エッチングにより形成する。酸化物
をデバイス構造全面に形成し、異方性エッチングにより
多結晶導体柱と分離壁が形成される穴の底部を除去し、
等方性エッチングにより単結晶半導体柱が形成される穴
の底部を除去する。残りの酸化物領域は埋込み多結晶導
体層、接触および分離壁を分離する。最底部の多結晶導
体層から半導体デバイス表面にまで延びている多結晶導
体柱はエピタキシヤル層と同時に形成される。この構造
は自己整合形成されうるものである。
半導体技術においては寸法がより小さいトランジスタ
を製造したいという希望が引き続き存在している。これ
は多くの応用例において、より小さいデバイスによっ
て、性能がより速く、電力消費がより少なく、より複雑
な回路を得ることができるからである。個々の半導体デ
バイスが電気的に互いに絶縁分離されていることもまた
一般的に望ましい。
を製造したいという希望が引き続き存在している。これ
は多くの応用例において、より小さいデバイスによっ
て、性能がより速く、電力消費がより少なく、より複雑
な回路を得ることができるからである。個々の半導体デ
バイスが電気的に互いに絶縁分離されていることもまた
一般的に望ましい。
例えば高速低電力用バイポーラトランジスタおよび集
積回路では、個々の半導体デバイスは接合分離されかつ
また半導体基板内の酸化物を充てんした溝（トレンチ,t
renches）との組合わせによって通常分離される。一般
的には、金属相互接続がデバイスの活性領域の上部表面
上のエミッタ，ベースおよびコレクタ接触領域に対して
行われる。最小デバイスサイズは最小リソグラフィック
（lithographic）寸法、および連続するマスク層間のア
ラインメント許容差を与える必要性、およびデバイス表
面上にコンタクトを形成する必要性によって一般に制約
される。
積回路では、個々の半導体デバイスは接合分離されかつ
また半導体基板内の酸化物を充てんした溝（トレンチ,t
renches）との組合わせによって通常分離される。一般
的には、金属相互接続がデバイスの活性領域の上部表面
上のエミッタ，ベースおよびコレクタ接触領域に対して
行われる。最小デバイスサイズは最小リソグラフィック
（lithographic）寸法、および連続するマスク層間のア
ラインメント許容差を与える必要性、およびデバイス表
面上にコンタクトを形成する必要性によって一般に制約
される。
現在使用できるデバイス構造および方法を用いると非
常に複雑な集積回路を形成することができるが、それら
の回路には多くの重大な制約がある。例えば、一的般な
プレーナバイポーラトランジスタでは、ベース−コレク
タ接合面積およびコレクタ−基板接合面積は、接触領域
のために半導体デバイスの上表面上に余地を設ける必要
があるために所望するトランジスタ動作のためだけに必
要とされる面積より大きい。これらの所望する接合面積
より大きい面積は半導体デバイス又は回路の性能を制限
する所望しない寄生キャパシタンスを導入する可能性が
ある。これらのより大きい面積はまた得ることができる
集積密度および回路の複雑さを制限する可能性がある。
常に複雑な集積回路を形成することができるが、それら
の回路には多くの重大な制約がある。例えば、一的般な
プレーナバイポーラトランジスタでは、ベース−コレク
タ接合面積およびコレクタ−基板接合面積は、接触領域
のために半導体デバイスの上表面上に余地を設ける必要
があるために所望するトランジスタ動作のためだけに必
要とされる面積より大きい。これらの所望する接合面積
より大きい面積は半導体デバイス又は回路の性能を制限
する所望しない寄生キャパシタンスを導入する可能性が
ある。これらのより大きい面積はまた得ることができる
集積密度および回路の複雑さを制限する可能性がある。
この問題に対する部分的な解決策が横方向多結晶ベー
ス接触を用いる“柱状（pillar）”トランジスタを使用
することによって先行技術において提案されている。し
かし、これらの先行技術の構造は、尚、過剰なコレクタ
−基板キャパシタンスの問題をかかえており、基板−コ
レクタ接触を有するために相互接続が容易でなく、製造
するのが難しい。従って、先行技術の１つ又は複数の制
約条件を克服又は回避したデバイス構造および製造方法
に対する必要性が依然として存在する。
ス接触を用いる“柱状（pillar）”トランジスタを使用
することによって先行技術において提案されている。し
かし、これらの先行技術の構造は、尚、過剰なコレクタ
−基板キャパシタンスの問題をかかえており、基板−コ
レクタ接触を有するために相互接続が容易でなく、製造
するのが難しい。従って、先行技術の１つ又は複数の制
約条件を克服又は回避したデバイス構造および製造方法
に対する必要性が依然として存在する。
第１図Ａ及び第１図Ｂは先行技術により形成された一
般的な半導体デバイスの一部の簡略化した模式的断面構
造図および平断面図を示す。半導体デバイス10の部分は
エピタキシヤル層12によって覆われ埋込まれたN+領域16
を有するＰ形基板11、Ｎ型コレクタ領域17、Ｐ形ベース
領域19、N+エミッタ領域23、N+コレクタ接触（コンタク
ト）領域18、P+ベース接触（コンタクト）領域20および
誘電体層31からなる。誘電体層13は第１図Ｂにおいては
透明で示されている。半導体デバイス10の部分は誘電体
分離壁14によって囲まれている。N+コレクタ接触領域18
は追加の誘電体分離壁15によってN+エミッタ領域23から
分離されている。電気的接触（コンタクト）22a,22bお
よび22cはP+ベース接触（コンタクト）領域20、N+エミ
ッタ領域23およびN+コレクタ接触領域18へそれぞれ形成
されている。このようなデバイスを製造する手段は技術
上周知である。
般的な半導体デバイスの一部の簡略化した模式的断面構
造図および平断面図を示す。半導体デバイス10の部分は
エピタキシヤル層12によって覆われ埋込まれたN+領域16
を有するＰ形基板11、Ｎ型コレクタ領域17、Ｐ形ベース
領域19、N+エミッタ領域23、N+コレクタ接触（コンタク
ト）領域18、P+ベース接触（コンタクト）領域20および
誘電体層31からなる。誘電体層13は第１図Ｂにおいては
透明で示されている。半導体デバイス10の部分は誘電体
分離壁14によって囲まれている。N+コレクタ接触領域18
は追加の誘電体分離壁15によってN+エミッタ領域23から
分離されている。電気的接触（コンタクト）22a,22bお
よび22cはP+ベース接触（コンタクト）領域20、N+エミ
ッタ領域23およびN+コレクタ接触領域18へそれぞれ形成
されている。このようなデバイスを製造する手段は技術
上周知である。
第１図Ｃは先行技術において知られている別のバイポ
ーラデバイス構造の簡略化した模式的断面構造図を示
す。半導体デバイス30の部分は埋込みコレクタ領域26が
埋込まれている単結晶基板21を含む。誘電体層31はコレ
クタ領域28、ベース領域29およびエミッタ領域33からな
る柱状単結晶デバイス領域27を囲んでいる。第１図Ａの
半導体デバイス10の構造とは対照的に、第１図Ｃの半導
体デバイス30のベース領域29は半導体デバイス30の上表
面に直接的に延びてはいない。ベース領域29への接触
は、横方向の側面周辺部即ち側壁において柱状単結晶デ
バイス領域27のベース領域29に接触しているP+多結晶シ
リコン層34によって行われる。半導体デバイス30への電
気的接触は、P+多結晶シリコン層34に接触している金属
32a、エミッタ領域33に接触している金属32bおよび埋込
みコレクタ領域26に接触している金属32cによって行わ
れる。
ーラデバイス構造の簡略化した模式的断面構造図を示
す。半導体デバイス30の部分は埋込みコレクタ領域26が
埋込まれている単結晶基板21を含む。誘電体層31はコレ
クタ領域28、ベース領域29およびエミッタ領域33からな
る柱状単結晶デバイス領域27を囲んでいる。第１図Ａの
半導体デバイス10の構造とは対照的に、第１図Ｃの半導
体デバイス30のベース領域29は半導体デバイス30の上表
面に直接的に延びてはいない。ベース領域29への接触
は、横方向の側面周辺部即ち側壁において柱状単結晶デ
バイス領域27のベース領域29に接触しているP+多結晶シ
リコン層34によって行われる。半導体デバイス30への電
気的接触は、P+多結晶シリコン層34に接触している金属
32a、エミッタ領域33に接触している金属32bおよび埋込
みコレクタ領域26に接触している金属32cによって行わ
れる。
第１図Ａの構造上の欠陥は上表面上に接触（コンタク
ト）を設けるために活性ベース領域およびコレクタ領域
が延びている点であり、そのためにベース−コレクタ接
合面積およびコレクタ−基板接合面積が大きくなるとい
う点である。第１図Ｃの構造は、ベースコンタクトを設
けるために追加のベース−コレクタ接合面積を必要とし
ないので或る程度の改善は行われている。しかし、第１
図Ｃの構造はコレクタ−基板接合面積を実質的に減少さ
せることはできない。特に、このより大きなコレクタ−
基板接合面積のためにデバイス性能を低下させ、デバイ
スのサイズを増大する可能性がある。更に、コレクタ接
触が基板上にあるので絶縁分離およびステップカバレッ
ジ（step coverage）の形成が一層困難である。
ト）を設けるために活性ベース領域およびコレクタ領域
が延びている点であり、そのためにベース−コレクタ接
合面積およびコレクタ−基板接合面積が大きくなるとい
う点である。第１図Ｃの構造は、ベースコンタクトを設
けるために追加のベース−コレクタ接合面積を必要とし
ないので或る程度の改善は行われている。しかし、第１
図Ｃの構造はコレクタ−基板接合面積を実質的に減少さ
せることはできない。特に、このより大きなコレクタ−
基板接合面積のためにデバイス性能を低下させ、デバイ
スのサイズを増大する可能性がある。更に、コレクタ接
触が基板上にあるので絶縁分離およびステップカバレッ
ジ（step coverage）の形成が一層困難である。
従って、本発明の目的はベース−コレクタおよびコレ
クタ−基板接合面積を縮小した最小形状の多結晶側壁接
触半導体デバイスの製造方法を提供することである。
クタ−基板接合面積を縮小した最小形状の多結晶側壁接
触半導体デバイスの製造方法を提供することである。
本発明のもう１つの目的は、埋込まれた活性デバイス
領域への電気的接続が横方向側面で行われる多結晶側壁
接触半導体デバイスの製造方法を提供することである。
領域への電気的接続が横方向側面で行われる多結晶側壁
接触半導体デバイスの製造方法を提供することである。
本発明のもう１つの目的は、ベースおよびコレクタ領
域への埋込んだ側壁接触を用いてバイポーラトランジス
タを形成する、多結晶側壁接触半導体デバイスの製造方
法を提供することである。
域への埋込んだ側壁接触を用いてバイポーラトランジス
タを形成する、多結晶側壁接触半導体デバイスの製造方
法を提供することである。
本発明のもう１つの目的は、個々に分離できる多結晶
側壁接触半導体デバイスの製造方法を提供することであ
る。
側壁接触半導体デバイスの製造方法を提供することであ
る。
本発明のもう１つの目的は、デバイス活性領域、接触
（コンタクト）および分離壁を自己整合化形成すること
ができ、その寸法および分離が単一のマスク層によって
制御できる、多結晶側壁接触半導体デバイスの製造方法
を提供することである。
（コンタクト）および分離壁を自己整合化形成すること
ができ、その寸法および分離が単一のマスク層によって
制御できる、多結晶側壁接触半導体デバイスの製造方法
を提供することである。
本発明のもう１つの目的は、横方向デバイス接触と同
時に形成した分離された埋込み多結晶導体層を用いてデ
バイスおよびデバイス領域を相互接続する、多結晶側壁
接触半導体デバイスの製造方法を提供することである。
時に形成した分離された埋込み多結晶導体層を用いてデ
バイスおよびデバイス領域を相互接続する、多結晶側壁
接触半導体デバイスの製造方法を提供することである。
ここに用いられている“多結晶”又は“ポリ（pol
y）”という用語は固体のすべての非単結晶の形態を含
むことが意図されている。ここで用いられている“ディ
ップ エッチング（dip etching）”という用語はすべ
ての形のブランケットエッチング（blanket etching）
又は浸食（errosion）を含むことを意図されており、湿
式化学エッチング（wet chemical etching）だけに限る
ことを意図していない。
y）”という用語は固体のすべての非単結晶の形態を含
むことが意図されている。ここで用いられている“ディ
ップ エッチング（dip etching）”という用語はすべ
ての形のブランケットエッチング（blanket etching）
又は浸食（errosion）を含むことを意図されており、湿
式化学エッチング（wet chemical etching）だけに限る
ことを意図していない。
上記のおよびその他の目的の達成は多結晶側壁接触半
導体デバイスの製造方法を提供する本発明によって行わ
れる。
導体デバイスの製造方法を提供する本発明によって行わ
れる。
本発明の構成は以下に示す通りである。即ち、半導体
基板（61）を形成する第１の工程と、 第１の誘電体層（62）と第１の多結晶導体層（63）
と、第２の誘電体層（64）と、第２の多結晶導体層（6
5）とおよび外表面を有する第３の誘電体層（66）とか
らなる実質的に連続した重畳層を前記半導体基板（61）
上にマスク工程なしに形成する第２の工程と、 前記半導体基板（61）、第１の誘電体層（62）、第２
の誘電体層（64）および第３の誘電体層（66）および第
１の多結晶導体層（63）および第２の多結晶導体層（6
5）の各々の第１の部分，第２の部分および第３の部分
の上方に第１の開口部（810），第２の開口部（820）お
よび第３の開口部（830）をそれぞれ有する第１のマス
ク層（68）を前記外表面上に形成する第３の工程と、 第１の開口部（810）の下の第１の多結晶導体層（6
3）および第２の多結晶導体層（65）および第１の誘電
体層（62）、第２の誘電体層（64）および第３の誘電体
層（66）の第１の側面（62e,63e,64e,65e,66e）と、前
記半導体基板（61）の第１の部分（61a）と、第１の多
結晶導体層（63）の第２の部分（63b）と、第２の開口
部（820）の下の第２の多結晶導体層（65）の第２の側
面（65f）および第２の誘電体層（64）および第３の誘
電体層（66）の第２の側面、および第３の開口部（83
0）の下の第２の多結晶導体層（65）の第３の部分（65
c）を露出させる第４の工程と、 前記第３の誘電体層（66）の外表面および前記第４の
工程において露出された表面全面に第４の誘電体層（6
7）を形成する第５の工程と、 第２の開口部（820）を取り囲んでいる第４の開口部
（850）を有する別のマスク層（71）で第４の誘電体層
（67）を覆う第６の工程と、 第４の開口部（850）内に露出された第４の誘電体層
（67）の部分を異方性エッチングし、第１の多結晶導体
層（63）の第２の部分（63b）の上方の第４の誘電体層
（67）の部分（67a）は除去するが、第２の多結晶導体
層（65）の第２の側面（65f）上の第４の誘電体層（6
7）の部分（67b）は殆んど除去しない第７の工程と、 第１の開口部（810）を取り囲む第５の開口部（860）
を有する追加のマスク層（72）で第４の誘電体層（67）
を覆う第８の工程と、 第５の開口部（860）内に露出された第４の誘電体層
（67）の部分（67b）を異方性エッチングし、第１の多
結晶導体層（63）および第２の多結晶導体層（65）の第
１の側面（63e,65e）および前記半導体基板（61）の第
１の部分（61a）上の第４の誘電体層（67）の部分を少
なくとも除去する第９の工程と、 次に、前記半導体基板（61）の第１の部分（61a）の
上方にあって第１の多結晶導体層（63）および第２の多
結晶導体層（65）の第１の側面（63e,65e）と接触して
いる単結晶半導体柱（90）を形成し、第１の多結晶導体
層（63）の第２の部分（63b）の上方に、および接触し
て多結晶導体柱（92）を形成する第10の工程と、 単結晶半導体柱（90）内に半導体デバイスを形成する
第11の工程と、 第２の多結晶導体層（65）の第３の部分（65c）、単
結晶半導体柱（90）および多結晶導体柱（92）への電気
的接触（96b,96c,96e）を形成する第12の工程とを含
む、 多結晶側壁接触半導体デバイス（60）の製造方法とし
ての構成を有する。
基板（61）を形成する第１の工程と、 第１の誘電体層（62）と第１の多結晶導体層（63）
と、第２の誘電体層（64）と、第２の多結晶導体層（6
5）とおよび外表面を有する第３の誘電体層（66）とか
らなる実質的に連続した重畳層を前記半導体基板（61）
上にマスク工程なしに形成する第２の工程と、 前記半導体基板（61）、第１の誘電体層（62）、第２
の誘電体層（64）および第３の誘電体層（66）および第
１の多結晶導体層（63）および第２の多結晶導体層（6
5）の各々の第１の部分，第２の部分および第３の部分
の上方に第１の開口部（810），第２の開口部（820）お
よび第３の開口部（830）をそれぞれ有する第１のマス
ク層（68）を前記外表面上に形成する第３の工程と、 第１の開口部（810）の下の第１の多結晶導体層（6
3）および第２の多結晶導体層（65）および第１の誘電
体層（62）、第２の誘電体層（64）および第３の誘電体
層（66）の第１の側面（62e,63e,64e,65e,66e）と、前
記半導体基板（61）の第１の部分（61a）と、第１の多
結晶導体層（63）の第２の部分（63b）と、第２の開口
部（820）の下の第２の多結晶導体層（65）の第２の側
面（65f）および第２の誘電体層（64）および第３の誘
電体層（66）の第２の側面、および第３の開口部（83
0）の下の第２の多結晶導体層（65）の第３の部分（65
c）を露出させる第４の工程と、 前記第３の誘電体層（66）の外表面および前記第４の
工程において露出された表面全面に第４の誘電体層（6
7）を形成する第５の工程と、 第２の開口部（820）を取り囲んでいる第４の開口部
（850）を有する別のマスク層（71）で第４の誘電体層
（67）を覆う第６の工程と、 第４の開口部（850）内に露出された第４の誘電体層
（67）の部分を異方性エッチングし、第１の多結晶導体
層（63）の第２の部分（63b）の上方の第４の誘電体層
（67）の部分（67a）は除去するが、第２の多結晶導体
層（65）の第２の側面（65f）上の第４の誘電体層（6
7）の部分（67b）は殆んど除去しない第７の工程と、 第１の開口部（810）を取り囲む第５の開口部（860）
を有する追加のマスク層（72）で第４の誘電体層（67）
を覆う第８の工程と、 第５の開口部（860）内に露出された第４の誘電体層
（67）の部分（67b）を異方性エッチングし、第１の多
結晶導体層（63）および第２の多結晶導体層（65）の第
１の側面（63e,65e）および前記半導体基板（61）の第
１の部分（61a）上の第４の誘電体層（67）の部分を少
なくとも除去する第９の工程と、 次に、前記半導体基板（61）の第１の部分（61a）の
上方にあって第１の多結晶導体層（63）および第２の多
結晶導体層（65）の第１の側面（63e,65e）と接触して
いる単結晶半導体柱（90）を形成し、第１の多結晶導体
層（63）の第２の部分（63b）の上方に、および接触し
て多結晶導体柱（92）を形成する第10の工程と、 単結晶半導体柱（90）内に半導体デバイスを形成する
第11の工程と、 第２の多結晶導体層（65）の第３の部分（65c）、単
結晶半導体柱（90）および多結晶導体柱（92）への電気
的接触（96b,96c,96e）を形成する第12の工程とを含
む、 多結晶側壁接触半導体デバイス（60）の製造方法とし
ての構成を有する。
或いはまた、前記第４の工程は、 第１のマスク層（68）の第１の開口部（810），第２
の開口部（820）および第３の開口部（830）を使用して
第３の誘電体層（66）の第１の部分，第２の部分および
第３の部分をそれぞれ除去し、そこに第１の開口部（81
0），第２の開口部（820）および第３の開口部（830）
をそれぞれ形成する第13の工程と、 第３の開口部（830）を覆う第２のマスク層（69）を
形成し、第１の開口部（810）および第２の開口部（82
0）の下の第２の多結晶導体層（65）および第２の誘電
体層（64）の第１の部分（64a,65a）および第２の部分
（64b,65b）を除去する第14の工程と、 第２の開口部（820）を覆う第３のマスク層（70）を
形成し、第１の開口部（810）の下の第１の多結晶導体
層（63）の第１の部分（63a）および第１の誘電体層（6
2）の第１の部分（62a）を除去する第15の工程を含む、 多結晶側壁接触半導体デバイスの製造方法としての構
成を有する。
の開口部（820）および第３の開口部（830）を使用して
第３の誘電体層（66）の第１の部分，第２の部分および
第３の部分をそれぞれ除去し、そこに第１の開口部（81
0），第２の開口部（820）および第３の開口部（830）
をそれぞれ形成する第13の工程と、 第３の開口部（830）を覆う第２のマスク層（69）を
形成し、第１の開口部（810）および第２の開口部（82
0）の下の第２の多結晶導体層（65）および第２の誘電
体層（64）の第１の部分（64a,65a）および第２の部分
（64b,65b）を除去する第14の工程と、 第２の開口部（820）を覆う第３のマスク層（70）を
形成し、第１の開口部（810）の下の第１の多結晶導体
層（63）の第１の部分（63a）および第１の誘電体層（6
2）の第１の部分（62a）を除去する第15の工程を含む、 多結晶側壁接触半導体デバイスの製造方法としての構
成を有する。
或いはまた、第１の誘電体層（62）を具備する半導体
基板（61）を形成する第１の工程と、 介在するマスク工程なしに、第１の誘電体層（62）上
の実質的に連続したパターニングされていない第２及び
第３の誘電体層（64,66）によって分離され埋込まれた
実質的に水平な第１及び第２の多結晶導体層（63,65）
を形成する第２の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）を貫通する第１の穴（81）をエッチン
グ形成する第３の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の内の一方の第２の多結晶導体層（6
5）を貫通する第２の穴（82）をエッチング形成し、前
記埋込まれた実質的に水平な第１及び第２の多結晶導体
層（63,65）の内の他方の第１の多結晶導体層（63）の
部分（63b）を露出する第４の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の第１の側面（63e,65e）および前記半
導体基板（61）の一部分（61a）と接触する単結晶半導
体柱（90）で第１の穴（81）を充てんする第５の工程
と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の内の他方の第１の多結晶導体層（6
3）の部分（63b）と接触し、また、前記埋込まれた実質
的に水平な第１及び第２の多結晶導体層（63,65）の内
の一方の第２の多結晶導体層（65）から誘電体層（67）
の部分（67b）を介して絶縁されている多結晶導体柱（9
2）で第２の穴（82）を充てんする第６の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）を貫通していて間隔をおいて置かれて
いる分離壁（94e）を備え、第１の穴（81）内の単結晶
半導体柱（90）内に形成された個々の半導体デバイス
（60）を分離し、分離壁（94e）間に配線チャネル（6,
7）を残し、一部の分離した半導体デバイスを結合させ
るための相互接続点として配線チャネル（6,7）内に前
記埋込まれた実質的に水平な第１及び第２の多結晶導体
層（63,65）の埋込み多結晶導体部分（103,105）を残す
第７の工程とを含む、 多結晶側壁接触半導体デバイスの製造方法としての構
成を有する。
基板（61）を形成する第１の工程と、 介在するマスク工程なしに、第１の誘電体層（62）上
の実質的に連続したパターニングされていない第２及び
第３の誘電体層（64,66）によって分離され埋込まれた
実質的に水平な第１及び第２の多結晶導体層（63,65）
を形成する第２の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）を貫通する第１の穴（81）をエッチン
グ形成する第３の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の内の一方の第２の多結晶導体層（6
5）を貫通する第２の穴（82）をエッチング形成し、前
記埋込まれた実質的に水平な第１及び第２の多結晶導体
層（63,65）の内の他方の第１の多結晶導体層（63）の
部分（63b）を露出する第４の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の第１の側面（63e,65e）および前記半
導体基板（61）の一部分（61a）と接触する単結晶半導
体柱（90）で第１の穴（81）を充てんする第５の工程
と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）の内の他方の第１の多結晶導体層（6
3）の部分（63b）と接触し、また、前記埋込まれた実質
的に水平な第１及び第２の多結晶導体層（63,65）の内
の一方の第２の多結晶導体層（65）から誘電体層（67）
の部分（67b）を介して絶縁されている多結晶導体柱（9
2）で第２の穴（82）を充てんする第６の工程と、 前記埋込まれた実質的に水平な第１及び第２の多結晶
導体層（63,65）を貫通していて間隔をおいて置かれて
いる分離壁（94e）を備え、第１の穴（81）内の単結晶
半導体柱（90）内に形成された個々の半導体デバイス
（60）を分離し、分離壁（94e）間に配線チャネル（6,
7）を残し、一部の分離した半導体デバイスを結合させ
るための相互接続点として配線チャネル（6,7）内に前
記埋込まれた実質的に水平な第１及び第２の多結晶導体
層（63,65）の埋込み多結晶導体部分（103,105）を残す
第７の工程とを含む、 多結晶側壁接触半導体デバイスの製造方法としての構
成を有する。
NPNバイポーラトランジスタは例えば単結晶半導体柱
の下部にＮ形ドーピングを行って第１の多結晶導体層と
接触しているコレクタ（又はエミッタ）を形成し、単結
晶半導体柱の中央部にＰ形ドーピングを行って第２の多
結晶導体層と接触しているベースを形成し、単結晶半導
体柱の上表面においてＮ形ドーピングを行ってエミッタ
（又はコレクタ）を形成することによって形成するのが
便利である。単結晶半導体柱の上表面の周辺部には横方
向誘電体スペーサがオプションとして備えられているの
で、追加のマスク工程を行わなくてもエミッタ（又はコ
レクタ）を単結晶半導体柱の中央にイオン注入により形
成できる。
の下部にＮ形ドーピングを行って第１の多結晶導体層と
接触しているコレクタ（又はエミッタ）を形成し、単結
晶半導体柱の中央部にＰ形ドーピングを行って第２の多
結晶導体層と接触しているベースを形成し、単結晶半導
体柱の上表面においてＮ形ドーピングを行ってエミッタ
（又はコレクタ）を形成することによって形成するのが
便利である。単結晶半導体柱の上表面の周辺部には横方
向誘電体スペーサがオプションとして備えられているの
で、追加のマスク工程を行わなくてもエミッタ（又はコ
レクタ）を単結晶半導体柱の中央にイオン注入により形
成できる。
できればデバイスおよび第1,第２および第３の開口部
を取り囲んでいることが望ましい第１の分離開口部を第
１のマスクに含めることによって分離領域を設けると更
に便利である。追加の分離開口部が第１の分離開口部を
囲むために第２および第３のマスクに設けられており、
第１および第２の多結晶導体層および第1,第２および第
３の誘電体層の第４の部分はこれらの層の第１の部分が
除去されるのと同時に第１の分離開口部の下において除
去され、それにより第１の分離開口部の下のそれらの層
の第４の側面部分が露出される。第４の側面部分は第４
の誘電体層により全面に覆われている。追加の開口部が
第４のマスクに分離開口部を囲むためにオプションとし
て設けられており、そこで露出されている第４の誘電体
層は第４の側面部分を覆っている第４の誘電体層の部分
を殆んど除去せずに異方性エッチングされる。分離領域
は第１の開口部の下で単結晶半導体柱の形成期間中に単
結晶材料でオプションとして充てんされ、又は誘電体材
料で充てんしてもよい。
を取り囲んでいることが望ましい第１の分離開口部を第
１のマスクに含めることによって分離領域を設けると更
に便利である。追加の分離開口部が第１の分離開口部を
囲むために第２および第３のマスクに設けられており、
第１および第２の多結晶導体層および第1,第２および第
３の誘電体層の第４の部分はこれらの層の第１の部分が
除去されるのと同時に第１の分離開口部の下において除
去され、それにより第１の分離開口部の下のそれらの層
の第４の側面部分が露出される。第４の側面部分は第４
の誘電体層により全面に覆われている。追加の開口部が
第４のマスクに分離開口部を囲むためにオプションとし
て設けられており、そこで露出されている第４の誘電体
層は第４の側面部分を覆っている第４の誘電体層の部分
を殆んど除去せずに異方性エッチングされる。分離領域
は第１の開口部の下で単結晶半導体柱の形成期間中に単
結晶材料でオプションとして充てんされ、又は誘電体材
料で充てんしてもよい。
分離デバイス間に位置する第１および第２の多結晶導
体層の部分は個々の分離されたデバイスを一緒に配線で
連結するための埋込まれた相互接続部となり、単結晶半
導体柱および側壁接触と同時に形成するのが便利であ
る。好ましい実施例はデバイスの活性領域、接触、デバ
イスを取りまく分離領域、および埋込まれた相互接続部
およびその接触の位置を定めるのに単一のマスク層を用
いる。これは大きな利点である。別の実施例では、第２
の多結晶導体層への接触は別個の、自己整合してないマ
スクによって形成される。多結晶導体層はシリコンで形
成するのが便利であるが、その他の半導体、珪化物、金
属間化合物又はそれらの組み合わせも使用できる。多結
晶導体層は活性デバイス領域用の単結晶半導体柱を形成
するのに必要な加工に耐えなければならない。
体層の部分は個々の分離されたデバイスを一緒に配線で
連結するための埋込まれた相互接続部となり、単結晶半
導体柱および側壁接触と同時に形成するのが便利であ
る。好ましい実施例はデバイスの活性領域、接触、デバ
イスを取りまく分離領域、および埋込まれた相互接続部
およびその接触の位置を定めるのに単一のマスク層を用
いる。これは大きな利点である。別の実施例では、第２
の多結晶導体層への接触は別個の、自己整合してないマ
スクによって形成される。多結晶導体層はシリコンで形
成するのが便利であるが、その他の半導体、珪化物、金
属間化合物又はそれらの組み合わせも使用できる。多結
晶導体層は活性デバイス領域用の単結晶半導体柱を形成
するのに必要な加工に耐えなければならない。
説明のためここで図解するデバイス構造はＮ層とＰ層
の特定の組み合わせを有するバイポーラデバイスとして
示されている。しかし、これらの半導体デバイス構造お
よびドーピングした層の組み合わせは単に理解を助ける
手段として提示したにすぎないのであって制限的なもの
とする意図はなく、ＮおよびＰ層又は領域のその他の組
み合わせおよびその他のデバイスの種類も本発明の技術
により同様に使用し製造することができることを当業者
は理解するものと思われる。相互接続又はその他の目的
のためにデバイス領域への多結晶側壁接触および／又は
多重埋込み多結晶導体層を必要とするいかなる構造にも
本発明の製造方法は適用可能である。
の特定の組み合わせを有するバイポーラデバイスとして
示されている。しかし、これらの半導体デバイス構造お
よびドーピングした層の組み合わせは単に理解を助ける
手段として提示したにすぎないのであって制限的なもの
とする意図はなく、ＮおよびＰ層又は領域のその他の組
み合わせおよびその他のデバイスの種類も本発明の技術
により同様に使用し製造することができることを当業者
は理解するものと思われる。相互接続又はその他の目的
のためにデバイス領域への多結晶側壁接触および／又は
多重埋込み多結晶導体層を必要とするいかなる構造にも
本発明の製造方法は適用可能である。
〔実施例１〕 本発明の多結晶側壁接触半導体デバイスの製造方法に
より製造されたデバイスの断面構造を第２図Ａにまた平
面構造を第２図Ｂ乃至第２図Ｄに模式的に示す。第２図
Ａ乃至第２図Ｄは誘電体層（42,44,46）からなる重畳層
をもったＰ形基板41を含むNPNバイポーラデバイス40の
部分の簡略化した概略断面図を示す。単結晶半導体柱49
が誘電体層42,44,46を貫通しており、この単結晶半導体
柱49内には例えばN+埋込みコレクタ領域49a、Ｎ形コレ
クタ領域49b、Ｐ形ベース領域49cおよびN+エミッタ領域
49dが形成されている。N+埋込みコレクタ領域49a、Ｎ形
コレクタ領域49bおよびＰ形ベース領域49cへの電気的接
触は単結晶半導体柱49の周辺部又は側壁においてそれぞ
れ多結晶領域43および45によって内部的に行われる。多
結晶領域43および45は誘電体層42,44,47cおよび59aによ
ってＰ形基板41から、又は互いに分離されている。単結
晶又は誘電体領域59もまた誘電体層42,44,46を貫通して
いる。単結晶又は誘電体領域59は誘電体層59aによって
多結晶領域43および45から分離されている。単結晶又は
誘電体領域59及び誘電体層59aはNPNバイポーラデバイス
40を取り囲む分離壁を形成している。
より製造されたデバイスの断面構造を第２図Ａにまた平
面構造を第２図Ｂ乃至第２図Ｄに模式的に示す。第２図
Ａ乃至第２図Ｄは誘電体層（42,44,46）からなる重畳層
をもったＰ形基板41を含むNPNバイポーラデバイス40の
部分の簡略化した概略断面図を示す。単結晶半導体柱49
が誘電体層42,44,46を貫通しており、この単結晶半導体
柱49内には例えばN+埋込みコレクタ領域49a、Ｎ形コレ
クタ領域49b、Ｐ形ベース領域49cおよびN+エミッタ領域
49dが形成されている。N+埋込みコレクタ領域49a、Ｎ形
コレクタ領域49bおよびＰ形ベース領域49cへの電気的接
触は単結晶半導体柱49の周辺部又は側壁においてそれぞ
れ多結晶領域43および45によって内部的に行われる。多
結晶領域43および45は誘電体層42,44,47cおよび59aによ
ってＰ形基板41から、又は互いに分離されている。単結
晶又は誘電体領域59もまた誘電体層42,44,46を貫通して
いる。単結晶又は誘電体領域59は誘電体層59aによって
多結晶領域43および45から分離されている。単結晶又は
誘電体領域59及び誘電体層59aはNPNバイポーラデバイス
40を取り囲む分離壁を形成している。
多結晶領域43は単結晶半導体柱49に接触している比較
的薄い横方向コンタクト部分47a、および横方向コンタ
クト部分47aを外部コレクタコンクト領域50cへ接続させ
る多結晶からなる柱状領域47bを含む。多結晶領域45は
比較的薄い横方向コンタクト部分48a、および外部ベー
スコンタクト領域50aへ延びているオプションの垂直接
触部分48bを含む。垂直接触部分48bは外部ベースコンタ
クト領域50aの一部として形成してもよい（例えば第３
図Ｉ又は第４図Ｉの領域96b参照）。外部エミッタコン
タクト領域50bは単結晶半導体柱49デバイス領域のN+エ
ミッタ領域49dと接触している。
的薄い横方向コンタクト部分47a、および横方向コンタ
クト部分47aを外部コレクタコンクト領域50cへ接続させ
る多結晶からなる柱状領域47bを含む。多結晶領域45は
比較的薄い横方向コンタクト部分48a、および外部ベー
スコンタクト領域50aへ延びているオプションの垂直接
触部分48bを含む。垂直接触部分48bは外部ベースコンタ
クト領域50aの一部として形成してもよい（例えば第３
図Ｉ又は第４図Ｉの領域96b参照）。外部エミッタコン
タクト領域50bは単結晶半導体柱49デバイス領域のN+エ
ミッタ領域49dと接触している。
第２図Ｂ乃至第２図Ｄは構造内の相異なるレベルにお
いて第２図Ａを切断した簡略化した概略平断面図を示
す。第２図Ａ乃至第２図Ｄにおける理解を容易にするた
めに、単結晶領域は白地のまま示してあり、誘電体領域
は斜線で陰影をつけて示してあり、多結晶導体領域は少
数の点々をつけて示してあり、表面導体領域はより多数
の点々をつけて示してある。第２図Ｂ乃至第２図Ｃにお
いて、横方向コンタクト部分47aおよび48aの上方の柱状
領域47bおよび垂直接触部分48bは破線で示してある。単
結晶又は誘電体領域59及び誘電体層59aからなる分離壁
の部分は単結晶領域として示してあるが、それは誘電体
層又は多結晶領域又はそれらの組合せとすることもでき
る。
いて第２図Ａを切断した簡略化した概略平断面図を示
す。第２図Ａ乃至第２図Ｄにおける理解を容易にするた
めに、単結晶領域は白地のまま示してあり、誘電体領域
は斜線で陰影をつけて示してあり、多結晶導体領域は少
数の点々をつけて示してあり、表面導体領域はより多数
の点々をつけて示してある。第２図Ｂ乃至第２図Ｃにお
いて、横方向コンタクト部分47aおよび48aの上方の柱状
領域47bおよび垂直接触部分48bは破線で示してある。単
結晶又は誘電体領域59及び誘電体層59aからなる分離壁
の部分は単結晶領域として示してあるが、それは誘電体
層又は多結晶領域又はそれらの組合せとすることもでき
る。
第２図Ａ乃至第２図Ｄの構造は、ベースおよびコレク
タ接触の両方が多結晶領域43および45により横方向に形
成されているので単結晶半導体柱49は必要な駆動電流を
与えるだけの大きさがあれば十分であり平面的な接触
（コンタクト）を設けるための追加の面積を必要としな
いので、ベース−コレクタ接合面積およびコレクタ−基
板接合面積が小さくなっている。このような構造上の特
徴の組み合わせはデバイスに関連した寄生キャパシタン
スおよび直列ベース抵抗を減少させ、従って、デバイス
面積を大きくしないで性能を改善することができる。こ
の構造ではコレクタ、ベースおよびエミッタを有するバ
イポーラトランジスタを用いて説明しているが、埋込み
横方向接触を用いた他の種類のデバイスもまた形成でき
ることは当業者には明らかである。
タ接触の両方が多結晶領域43および45により横方向に形
成されているので単結晶半導体柱49は必要な駆動電流を
与えるだけの大きさがあれば十分であり平面的な接触
（コンタクト）を設けるための追加の面積を必要としな
いので、ベース−コレクタ接合面積およびコレクタ−基
板接合面積が小さくなっている。このような構造上の特
徴の組み合わせはデバイスに関連した寄生キャパシタン
スおよび直列ベース抵抗を減少させ、従って、デバイス
面積を大きくしないで性能を改善することができる。こ
の構造ではコレクタ、ベースおよびエミッタを有するバ
イポーラトランジスタを用いて説明しているが、埋込み
横方向接触を用いた他の種類のデバイスもまた形成でき
ることは当業者には明らかである。
第２図Ａ乃至第２図Ｄの構造において、多結晶領域4
3,45と単結晶半導体柱49との間の接合面は図示されてい
るように誘電体層46および44のエッジの下で引っ込ませ
てもよく、又は第２図Ａにおいて垂直破線で示されてい
るように誘電体層46および44のエッジと同一平面にして
もよい。単結晶−多結晶接合面を引っ込ませることによ
ってデバイス動作が主として起こる単結晶半導体柱49の
中央部分から、上に接合面を分離することになる。この
結果、デバイス性能が改善される。
3,45と単結晶半導体柱49との間の接合面は図示されてい
るように誘電体層46および44のエッジの下で引っ込ませ
てもよく、又は第２図Ａにおいて垂直破線で示されてい
るように誘電体層46および44のエッジと同一平面にして
もよい。単結晶−多結晶接合面を引っ込ませることによ
ってデバイス動作が主として起こる単結晶半導体柱49の
中央部分から、上に接合面を分離することになる。この
結果、デバイス性能が改善される。
本発明のもう１つの特徴は、デバイス表面から導体層
としての多結晶領域43へ延長している連続する誘電体層
47cの部分によって導体層としての多結晶領域45が多結
晶の柱状領域47bから分離されていることである。同様
に、単結晶又は誘電体領域59が導電性か絶縁性かには関
係なく、デバイス表面からＰ形基板41又は誘電体層42へ
延長している連続している誘電体層59aの部分によっ
て、デバイスとデバイスの絶縁分離が行われている。誘
電体層47cの部分および59aは同じ材料の誘電体層で形成
されている。この誘電体層の誘電性は多結晶領域43およ
び45および単結晶又は誘電体領域59の性質には関係なく
別個に制御できる。これは本発明の特徴である。
としての多結晶領域43へ延長している連続する誘電体層
47cの部分によって導体層としての多結晶領域45が多結
晶の柱状領域47bから分離されていることである。同様
に、単結晶又は誘電体領域59が導電性か絶縁性かには関
係なく、デバイス表面からＰ形基板41又は誘電体層42へ
延長している連続している誘電体層59aの部分によっ
て、デバイスとデバイスの絶縁分離が行われている。誘
電体層47cの部分および59aは同じ材料の誘電体層で形成
されている。この誘電体層の誘電性は多結晶領域43およ
び45および単結晶又は誘電体領域59の性質には関係なく
別個に制御できる。これは本発明の特徴である。
第３図Ａ乃至第３図Ｉは好ましい実施例による第２図
Ａ乃至第２図Ｄの種々の製造段階における簡略化した模
式的断面図を第２図よりも詳細に示したものである。製
造順序はNPNバイポーラトランジスタについて説明して
あるが、当業者には、他のドーパントも使用でき、他の
複数のデバイス或いはデバイスの種類もドーピングの種
類、位置およびマスク形状を適当に変形することによっ
てここに教示してある原理に従って同様に製造できるこ
とが理解できるであろう。
Ａ乃至第２図Ｄの種々の製造段階における簡略化した模
式的断面図を第２図よりも詳細に示したものである。製
造順序はNPNバイポーラトランジスタについて説明して
あるが、当業者には、他のドーパントも使用でき、他の
複数のデバイス或いはデバイスの種類もドーピングの種
類、位置およびマスク形状を適当に変形することによっ
てここに教示してある原理に従って同様に製造できるこ
とが理解できるであろう。
第３図Ａに示されているように、半導体デバイス60の
部分は例えばP+チャネルストッパ領域61pを有するＰ形
基板61を含む。P+チャネルストッパ領域61pは本発明に
おいては何の役割ももっていないが、半導体デバイス60
の下方又は半導体デバイス60に隣接した別の位置におい
てもよい。第３図Ａの半導体デバイス60の部分は第２図
Ａの半導体デバイス40部分に類似している。Ｐ形基板61
は誘電体層62、N+多結晶導体層63、誘電体層64、P+多結
晶導体層65および誘電体層66によって覆われている。誘
電体層62,64,66を介在するマスク工程も何も行わずに順
次堆積および／又は形成することが好ましい。この方法
によって高度の均質性と完成度をもった誘電体層62,64,
66を形成することができる。これは高い製造歩留りをう
ることに大いに寄与し、本発明の特徴の１つである。
部分は例えばP+チャネルストッパ領域61pを有するＰ形
基板61を含む。P+チャネルストッパ領域61pは本発明に
おいては何の役割ももっていないが、半導体デバイス60
の下方又は半導体デバイス60に隣接した別の位置におい
てもよい。第３図Ａの半導体デバイス60の部分は第２図
Ａの半導体デバイス40部分に類似している。Ｐ形基板61
は誘電体層62、N+多結晶導体層63、誘電体層64、P+多結
晶導体層65および誘電体層66によって覆われている。誘
電体層62,64,66を介在するマスク工程も何も行わずに順
次堆積および／又は形成することが好ましい。この方法
によって高度の均質性と完成度をもった誘電体層62,64,
66を形成することができる。これは高い製造歩留りをう
ることに大いに寄与し、本発明の特徴の１つである。
誘電体層62,64および66は電気的に絶縁性でなければ
ならない。誘電体層62,64および66は単結晶半導体柱90
および多結晶導体柱92の形成期間柱に汚染物質を分解又
は浸出させないようにするために安定していなければな
らないという点も重要である（第３図Ｆ参照）。更に、
誘電体層62および64は形成およびその後の加工期間中に
N+多結晶導体層63およびP+多結晶導体層65およびＰ形基
板61の相互拡散および短絡を防止するために拡散バリヤ
として働かなければならない。誘電体層62,64および66
は例えば酸化物、窒化物、又はそれらの組み合わせでも
よいが、他の誘電体材料も使用できる。酸化シリコン、
窒化シリコン又はそれらの組み合わせが好ましい。一般
的な厚さは誘電体層62については0.02〜0.5μｍ、誘電
体層64については0.1〜0.5μｍ、誘電体層66については
0.1〜0.5μｍであるが、その他の厚さも使用できる。Ｐ
形基板61がシリコンである場合には、誘電体層62は厚さ
0.2〜0.3μｍの堆積した酸化シリコン又は窒化シリコン
で覆われた0.02〜0.2μｍの成長した酸化シリコンであ
ることが好ましい。誘電体層64は0.2〜0.3μｍの堆積し
た酸化シリコン又は窒化シリコン又はそれらの組み合わ
せであることが好ましい。誘電体層66は0.05〜0.3μｍ
の酸化シリコンで覆われた0.05〜0.3μｍの窒化シリコ
ンであることが好ましい。誘電体層62についてのサンド
イッチ構造の使用は第４図Ａ乃至第４図Ｉに関連して更
に詳しく説明する。誘電体層66についてサンドイッチ構
造を用いると、その後のエピタキシヤル／多結晶（epi/
poly）成長段階期間中の堆積選択性が良くなり、例えば
バイポーラトランジスタのエミッタ−ベース接合部近傍
におけるようなエピタキシヤル単結晶半導体柱の頂部に
おいて、又はその近くで形成された臨界接合部近傍にお
けるエピタキシヤル−誘電体接合面を改善する（第３図
Ｉ参照）。
ならない。誘電体層62,64および66は単結晶半導体柱90
および多結晶導体柱92の形成期間柱に汚染物質を分解又
は浸出させないようにするために安定していなければな
らないという点も重要である（第３図Ｆ参照）。更に、
誘電体層62および64は形成およびその後の加工期間中に
N+多結晶導体層63およびP+多結晶導体層65およびＰ形基
板61の相互拡散および短絡を防止するために拡散バリヤ
として働かなければならない。誘電体層62,64および66
は例えば酸化物、窒化物、又はそれらの組み合わせでも
よいが、他の誘電体材料も使用できる。酸化シリコン、
窒化シリコン又はそれらの組み合わせが好ましい。一般
的な厚さは誘電体層62については0.02〜0.5μｍ、誘電
体層64については0.1〜0.5μｍ、誘電体層66については
0.1〜0.5μｍであるが、その他の厚さも使用できる。Ｐ
形基板61がシリコンである場合には、誘電体層62は厚さ
0.2〜0.3μｍの堆積した酸化シリコン又は窒化シリコン
で覆われた0.02〜0.2μｍの成長した酸化シリコンであ
ることが好ましい。誘電体層64は0.2〜0.3μｍの堆積し
た酸化シリコン又は窒化シリコン又はそれらの組み合わ
せであることが好ましい。誘電体層66は0.05〜0.3μｍ
の酸化シリコンで覆われた0.05〜0.3μｍの窒化シリコ
ンであることが好ましい。誘電体層62についてのサンド
イッチ構造の使用は第４図Ａ乃至第４図Ｉに関連して更
に詳しく説明する。誘電体層66についてサンドイッチ構
造を用いると、その後のエピタキシヤル／多結晶（epi/
poly）成長段階期間中の堆積選択性が良くなり、例えば
バイポーラトランジスタのエミッタ−ベース接合部近傍
におけるようなエピタキシヤル単結晶半導体柱の頂部に
おいて、又はその近くで形成された臨界接合部近傍にお
けるエピタキシヤル−誘電体接合面を改善する（第３図
Ｉ参照）。
N+多結晶導体層63およびP+多結晶導体層65は、半導体
デバイス領域内に望ましくない汚染物質を導入せずに、
又は分解又は融解せずに単結晶半導体柱90および多結晶
導体柱92を形成するのに必要な加工に耐えるのに十分な
安定性をもった導電性材料でなければならない。ドーピ
ングした多結晶シリコンが適しているが、例えば金属、
珪化物又は金属間化合物のような他の導電性材料も上述
した性質をもっていれば使用できる。ドーピングしたシ
リコンの場合には、0.05〜0.5μｍの厚さが誘電体層63
および65には適当であり、厚さ0.1〜0.5μｍが好まし
い。例えばNPN縦形バイポーラトランジスタ又はPNP横形
バイポーラトランジスタを作ることが所望される場合に
は、層63をＮ形ドーピングするか、又はＮ材料へのオー
ム接触を形成し、層65はＰドーピングするか、又はＰ材
料へのオーム接触を形成すると好都合である。N+多結晶
導体層63およびP+多結晶導体層65はそれらが接触する半
導体領域をドーピングするためのドーパント源として役
立ててもよい。N+多結晶導体層63およびP+多結晶導体層
65が相異なるデバイス構造において埋込みコンタクトお
よび導体として機能するようにするために、これらの層
の導電率および種類をどのように選択するかの選択方向
を当業者は知っていることと思われる。誘電体層62,64,
66およびN+多結晶導体層63、P+多結晶導体層65は技術上
周知の方法によって形成される。化学蒸着法、プラズマ
支援化学蒸着法およびスパッタリング法は、誘電体層6
2,64,66の全部又は一部を形成するのに適した技術の例
である。
デバイス領域内に望ましくない汚染物質を導入せずに、
又は分解又は融解せずに単結晶半導体柱90および多結晶
導体柱92を形成するのに必要な加工に耐えるのに十分な
安定性をもった導電性材料でなければならない。ドーピ
ングした多結晶シリコンが適しているが、例えば金属、
珪化物又は金属間化合物のような他の導電性材料も上述
した性質をもっていれば使用できる。ドーピングしたシ
リコンの場合には、0.05〜0.5μｍの厚さが誘電体層63
および65には適当であり、厚さ0.1〜0.5μｍが好まし
い。例えばNPN縦形バイポーラトランジスタ又はPNP横形
バイポーラトランジスタを作ることが所望される場合に
は、層63をＮ形ドーピングするか、又はＮ材料へのオー
ム接触を形成し、層65はＰドーピングするか、又はＰ材
料へのオーム接触を形成すると好都合である。N+多結晶
導体層63およびP+多結晶導体層65はそれらが接触する半
導体領域をドーピングするためのドーパント源として役
立ててもよい。N+多結晶導体層63およびP+多結晶導体層
65が相異なるデバイス構造において埋込みコンタクトお
よび導体として機能するようにするために、これらの層
の導電率および種類をどのように選択するかの選択方向
を当業者は知っていることと思われる。誘電体層62,64,
66およびN+多結晶導体層63、P+多結晶導体層65は技術上
周知の方法によって形成される。化学蒸着法、プラズマ
支援化学蒸着法およびスパッタリング法は、誘電体層6
2,64,66の全部又は一部を形成するのに適した技術の例
である。
誘電体層66はマスク層68によって覆われており、この
マスク層68には開口部810,820,830および840が形成され
ている。マスク層68は技術上周知の方法によって形成さ
れる。開口部810,820,830,840は誘電体層66における対
応する開口部810,820,830,840をエッチングし、P+多結
晶導体層65の部分65a,65b,65c,65dの上表面を露出させ
るのに用いられる。開口部810,820,830,840は開口部810
の下方の活性デバイス領域（例えばエミッタ、ベース、
コレクタ）、開口部820の下方の外部コレクタ接触領
域、開口部830の下方の外部ベース接触領域、開口部840
の下方の取り囲んでいる分離領域、および分離領域間の
埋込み導体領域の位置を決めるという意味で、開口部81
0,820,830,840を有するマスク層84はマスタマスクをな
している（第５図Ａ乃至第５図Ｄ参照）。従って、重要
なデバイス領域はすべてセルフアラインにより形成され
配置されている。この点は本発明の実施例の特徴であ
る。マスク層68はその場所にそのまま残しておいてもよ
く、又は除去してもよい。マスク層68の画像（image）
は誘電体層66に転写されており、この誘電体層66はその
後の工程のためのマスタマスクとしての役目をすること
ができるからである。
マスク層68には開口部810,820,830および840が形成され
ている。マスク層68は技術上周知の方法によって形成さ
れる。開口部810,820,830,840は誘電体層66における対
応する開口部810,820,830,840をエッチングし、P+多結
晶導体層65の部分65a,65b,65c,65dの上表面を露出させ
るのに用いられる。開口部810,820,830,840は開口部810
の下方の活性デバイス領域（例えばエミッタ、ベース、
コレクタ）、開口部820の下方の外部コレクタ接触領
域、開口部830の下方の外部ベース接触領域、開口部840
の下方の取り囲んでいる分離領域、および分離領域間の
埋込み導体領域の位置を決めるという意味で、開口部81
0,820,830,840を有するマスク層84はマスタマスクをな
している（第５図Ａ乃至第５図Ｄ参照）。従って、重要
なデバイス領域はすべてセルフアラインにより形成され
配置されている。この点は本発明の実施例の特徴であ
る。マスク層68はその場所にそのまま残しておいてもよ
く、又は除去してもよい。マスク層68の画像（image）
は誘電体層66に転写されており、この誘電体層66はその
後の工程のためのマスタマスクとしての役目をすること
ができるからである。
マスク層69はP+多結晶導体層65の部分65c上方の開口
部830を覆うために形成されている。マスク層69はその
機能が単に開口部830をブロックすることだけであるの
で精密な整合を必要としない。P+多結晶導体層65の部分
65a,65bおよび65dおよび誘電体層64の部分64a,64bおよ
び64dは破線99a,99b,99cによって示されているように除
去され、N+多結晶導体層63の表面63sおよびN+多結晶導
体層63の部分63a,63bおよび63dを露出させている（第３
図Ａ乃至第３図Ｂ）。誘電体層64およびP+多結晶導体層
65の上記の部分を異方性エッチングによって除去し破線
99a,99b,99cによって示されている比較的まっすぐな側
面を有する開口部を形成することが望ましい。反応性イ
オンエッチングおよびイオンミリングは適当な異方性エ
ッチング技術の例である。マスク層69は除去してもよ
く、又はその場所にそのまま残しておいてもよい。
部830を覆うために形成されている。マスク層69はその
機能が単に開口部830をブロックすることだけであるの
で精密な整合を必要としない。P+多結晶導体層65の部分
65a,65bおよび65dおよび誘電体層64の部分64a,64bおよ
び64dは破線99a,99b,99cによって示されているように除
去され、N+多結晶導体層63の表面63sおよびN+多結晶導
体層63の部分63a,63bおよび63dを露出させている（第３
図Ａ乃至第３図Ｂ）。誘電体層64およびP+多結晶導体層
65の上記の部分を異方性エッチングによって除去し破線
99a,99b,99cによって示されている比較的まっすぐな側
面を有する開口部を形成することが望ましい。反応性イ
オンエッチングおよびイオンミリングは適当な異方性エ
ッチング技術の例である。マスク層69は除去してもよ
く、又はその場所にそのまま残しておいてもよい。
次に、開口部820の下方に作られた穴82を覆うマスク
層70を形成する。マスク層70はマスク層68およびマスク
層69を除去せずに形成してもよく、又はその一方又は両
方をマスク層70の形成前に除去してもよい。マスク層69
は除去する場合には、マスク層70は穴82とともに開口部
830の下方に形成された穴83を覆わなければならない。N
+多結晶導体層63の部分63aおよび63dおよび誘電体層62
の部分62aおよび62dを除去して開口部810および840の下
方のＰ形基板61の部分61aおよび61dを露出させる（第３
図Ｂ）。別の方法として、誘電体層62の部分62aおよび6
2dの一部分のみを除去し、破線62sおよび62tによって示
されているように誘電体層62のいくつかの部分をＰ形基
板61の部分61aおよび61dの上方において残したままにし
ておく（第３図Ｂ）。
層70を形成する。マスク層70はマスク層68およびマスク
層69を除去せずに形成してもよく、又はその一方又は両
方をマスク層70の形成前に除去してもよい。マスク層69
は除去する場合には、マスク層70は穴82とともに開口部
830の下方に形成された穴83を覆わなければならない。N
+多結晶導体層63の部分63aおよび63dおよび誘電体層62
の部分62aおよび62dを除去して開口部810および840の下
方のＰ形基板61の部分61aおよび61dを露出させる（第３
図Ｂ）。別の方法として、誘電体層62の部分62aおよび6
2dの一部分のみを除去し、破線62sおよび62tによって示
されているように誘電体層62のいくつかの部分をＰ形基
板61の部分61aおよび61dの上方において残したままにし
ておく（第３図Ｂ）。
次にマスク層68,69および70の残りの部分を除去す
る。プロセス中のこの時点においては、下記の開口部、
即ちＰ形基板61の部分61a或いは誘電体層62の破線62sの
レベルにまで延びている開口部810の下方の穴81、N+多
結晶導体層63の表面63fにまで延びている開口部820の下
方の穴82、P+多結晶導体層65の部分65cの表面65hにまで
延びている開口部830の下方の穴83、およびＰ形基板61
の部分61d或いは誘電体層62の破線62tのレベルにまで延
びている開口部840の下方の穴84が形成されている。N+
多結晶導体層63およびP+多結晶導体層65のエッジ又は側
面63eおよび65eは穴81において露出され、N+多結晶導体
層63およびP+多結晶導体層65のエッジ又は側面63gおよ
び65gは穴84において露出され、N+多結晶導体層63の表
面63fおよびP+多結晶導体層65のエッジ又は側面65fは穴
82において露出され、P+多結晶導体層65の部分65cの表
面65hは穴83において露出されている。Ｐ形基板61の部
分61aおよび61dは穴81および穴84においてそれぞれ露出
され、又はオプションとして破線62sおよび62tのレベル
の薄い誘電体層によって覆われている。
る。プロセス中のこの時点においては、下記の開口部、
即ちＰ形基板61の部分61a或いは誘電体層62の破線62sの
レベルにまで延びている開口部810の下方の穴81、N+多
結晶導体層63の表面63fにまで延びている開口部820の下
方の穴82、P+多結晶導体層65の部分65cの表面65hにまで
延びている開口部830の下方の穴83、およびＰ形基板61
の部分61d或いは誘電体層62の破線62tのレベルにまで延
びている開口部840の下方の穴84が形成されている。N+
多結晶導体層63およびP+多結晶導体層65のエッジ又は側
面63eおよび65eは穴81において露出され、N+多結晶導体
層63およびP+多結晶導体層65のエッジ又は側面63gおよ
び65gは穴84において露出され、N+多結晶導体層63の表
面63fおよびP+多結晶導体層65のエッジ又は側面65fは穴
82において露出され、P+多結晶導体層65の部分65cの表
面65hは穴83において露出されている。Ｐ形基板61の部
分61aおよび61dは穴81および穴84においてそれぞれ露出
され、又はオプションとして破線62sおよび62tのレベル
の薄い誘電体層によって覆われている。
次に、穴81,82,83,84を有する構造は誘電体層67によ
って全面に覆われる（第３図Ｃ）。ここで用いられてい
る“全面に（conformal）”という用語は、表面が水平
であるか、斜めになっているか、又は垂直であるかには
関係なく表面上にほぼ均等の厚さを有することを意味す
る。誘電体層67は厚さが0.1〜0.4μｍの酸化シリコン、
窒化シリコン又はそれらの組み合わせであることが望ま
しく、約0.2μｍの酸化シリコンであることが好まし
い。減圧CVD法は上記全面にコーティングする方法の適
切な一例である。他の周知の方法も役に立つ。
って全面に覆われる（第３図Ｃ）。ここで用いられてい
る“全面に（conformal）”という用語は、表面が水平
であるか、斜めになっているか、又は垂直であるかには
関係なく表面上にほぼ均等の厚さを有することを意味す
る。誘電体層67は厚さが0.1〜0.4μｍの酸化シリコン、
窒化シリコン又はそれらの組み合わせであることが望ま
しく、約0.2μｍの酸化シリコンであることが好まし
い。減圧CVD法は上記全面にコーティングする方法の適
切な一例である。他の周知の方法も役に立つ。
誘電体層67の部分67aおよび67dは除去するが、誘電体
層67の部分67bおよび67gはそのまま残しておく。このこ
とはマスク層71およびマスク層72を用いて２工程で行う
のが好都合である。マスク層71およびマスク層72はいず
れを先に形成してもよい。マスク層71を最初に、即ち誘
電体層67の部分67dを除去する以前に形成することが好
ましい。という訳は、このようにすることによってマス
ク層71をＰ形基板61の部分61aの上に直接的に配置する
ことがさけられ、従って、そのような接触から生じる可
能性のある表面欠陥の発生がさけられるからである。表
面欠陥はＰ形基板61の部分61a上に引き続き成長される
エピタキシヤル成長層の品質を低下させる可能性があ
る。それに比べると、Ｐ形基板61の部分61dの上方には
能動デバイス領域に形成されていないので、Ｐ形基板61
の部分61d上に表面欠陥があってもあまり重大な結果を
もたらすことはない。
層67の部分67bおよび67gはそのまま残しておく。このこ
とはマスク層71およびマスク層72を用いて２工程で行う
のが好都合である。マスク層71およびマスク層72はいず
れを先に形成してもよい。マスク層71を最初に、即ち誘
電体層67の部分67dを除去する以前に形成することが好
ましい。という訳は、このようにすることによってマス
ク層71をＰ形基板61の部分61aの上に直接的に配置する
ことがさけられ、従って、そのような接触から生じる可
能性のある表面欠陥の発生がさけられるからである。表
面欠陥はＰ形基板61の部分61a上に引き続き成長される
エピタキシヤル成長層の品質を低下させる可能性があ
る。それに比べると、Ｐ形基板61の部分61dの上方には
能動デバイス領域に形成されていないので、Ｐ形基板61
の部分61d上に表面欠陥があってもあまり重大な結果を
もたらすことはない。
マスク層71を形成して穴81および穴83を覆い、開口部
850の下方の穴82およびオプションとしての穴84を露出
させておく（第３図Ｃ）。マスク層71は精密に整合させ
る必要はなく、開口部850は穴82より大きくてもよく、
オプションとしての穴84より大きくてもよい。マスク層
71を用いて、穴82および穴84の側面上の誘電体層67の部
分67bを除去せずに、穴82の底部およびデバイス表面上
の誘電体層67の部分67aおよびオプションとしての穴84
の底部の誘電体層67の部分67aを除去する。これは誘電
体層67の厚さ67eを除去するために垂直方向の異方性エ
ッチングを用いて行うと好都合である。この工程によっ
て誘電体層67の部分67aのほぼ全部を除去するが、誘電
体層67の部分67bはほぼ完全に残す。イオンミリングお
よび反応性イオンエッチングは技術上周知の適用な異方
性エッチング技術である。
850の下方の穴82およびオプションとしての穴84を露出
させておく（第３図Ｃ）。マスク層71は精密に整合させ
る必要はなく、開口部850は穴82より大きくてもよく、
オプションとしての穴84より大きくてもよい。マスク層
71を用いて、穴82および穴84の側面上の誘電体層67の部
分67bを除去せずに、穴82の底部およびデバイス表面上
の誘電体層67の部分67aおよびオプションとしての穴84
の底部の誘電体層67の部分67aを除去する。これは誘電
体層67の厚さ67eを除去するために垂直方向の異方性エ
ッチングを用いて行うと好都合である。この工程によっ
て誘電体層67の部分67aのほぼ全部を除去するが、誘電
体層67の部分67bはほぼ完全に残す。イオンミリングお
よび反応性イオンエッチングは技術上周知の適用な異方
性エッチング技術である。
マスク層71は第３図Ｃにおいて破線によって示されて
いるように穴84を覆うマスク層71の部分71aをオプショ
ンとして含んでいてもよい。この場合には、上述した異
方性エッチング工程によって穴82の底部の誘電体層67の
部分67aを除去するが、穴84の底部の誘電体層67の部分6
7aはそのまま残しておく。後で説明するように、この変
形は、例えば、後で穴84を半導体材料によってではなく
誘電体材料によって充てんすることが望ましい場合に利
用できる。
いるように穴84を覆うマスク層71の部分71aをオプショ
ンとして含んでいてもよい。この場合には、上述した異
方性エッチング工程によって穴82の底部の誘電体層67の
部分67aを除去するが、穴84の底部の誘電体層67の部分6
7aはそのまま残しておく。後で説明するように、この変
形は、例えば、後で穴84を半導体材料によってではなく
誘電体材料によって充てんすることが望ましい場合に利
用できる。
穴81の上方に位置する開口部860を有するマスク層72
を形成する（第３図Ｄ）。開口部860は開口部810および
穴81よりも大きくてもよく、そこで精密に整合化される
必要もない。マスク層72の機能は穴82,83および84を覆
うことにあるからである。マスク層72を用いて、誘電体
層67の部分67dをできればマイルドディップエッチング
（mild dip etch）又はその他の形の等方性選択的エッ
チングによって除去し、第３図Ｅに示す構造を形成す
る。
を形成する（第３図Ｄ）。開口部860は開口部810および
穴81よりも大きくてもよく、そこで精密に整合化される
必要もない。マスク層72の機能は穴82,83および84を覆
うことにあるからである。マスク層72を用いて、誘電体
層67の部分67dをできればマイルドディップエッチング
（mild dip etch）又はその他の形の等方性選択的エッ
チングによって除去し、第３図Ｅに示す構造を形成す
る。
第３図Ａ乃至第３図Ｅに図示した工程によって実質的
に垂直な側面を有する穴81を形成する。即ち、N+多結晶
導体層63およびP+多結晶導体層65のエッジ又は側面63e
および65eは誘電体層64および66のエッジ又は側面64eお
よび66eの下方で引っ込んでいない。例えば、第２図Ａ
に示すような引っ込んだエッジ又は側面が望ましい場合
には、第３図Ｆに示すようなエピタキシヤル成長により
単結晶半導体柱90を形成する以前に、第３図Ｅの構造に
ついてエッジ又は側面63eおよび65eの簡単な選択的エッ
チングを行う。この工程により第２図Ａの多結晶領域43
および45に示されている引っ込んだ形に対応する形状が
できる。誘電体層に優先して多結晶導体層を選択的にエ
ッチングする手段は技術上周知である。このような多結
晶導体層のエッジ又は側面が引っ込んだ構造が望ましい
のは、この構成によりエピタキシヤル層−多結晶層界面
がエッジ又は側面64eおよび66eよりも引っ込んだ背後に
保持されるのでエピタキシヤル層−多結晶層界面におけ
るディスロケーション（転位）により発生する半導体材
料の欠陥の影響が単結晶半導体柱49（第２図Ａ乃至第２
図Ｄ）又は90（第３図Ｆ乃至第３図Ｉ）内に形成された
デバイスの動作に影響を与えないからである。しかし、
説明を簡単にするために、第３図Ｆ乃至第３図Ｉおよび
第４図Ｆ乃至第４図Ｉにおいては、この引っ込んでいる
という特徴は単結晶半導体柱90の構造からは省略してあ
る。この引っ込ませる工程は第３図Ｅ乃至第３図Ｉおよ
び第４図Ｅ乃至第４図Ｉに図示された工程においても同
様に十分適用できることは当業者にとって明らかであろ
う。
に垂直な側面を有する穴81を形成する。即ち、N+多結晶
導体層63およびP+多結晶導体層65のエッジ又は側面63e
および65eは誘電体層64および66のエッジ又は側面64eお
よび66eの下方で引っ込んでいない。例えば、第２図Ａ
に示すような引っ込んだエッジ又は側面が望ましい場合
には、第３図Ｆに示すようなエピタキシヤル成長により
単結晶半導体柱90を形成する以前に、第３図Ｅの構造に
ついてエッジ又は側面63eおよび65eの簡単な選択的エッ
チングを行う。この工程により第２図Ａの多結晶領域43
および45に示されている引っ込んだ形に対応する形状が
できる。誘電体層に優先して多結晶導体層を選択的にエ
ッチングする手段は技術上周知である。このような多結
晶導体層のエッジ又は側面が引っ込んだ構造が望ましい
のは、この構成によりエピタキシヤル層−多結晶層界面
がエッジ又は側面64eおよび66eよりも引っ込んだ背後に
保持されるのでエピタキシヤル層−多結晶層界面におけ
るディスロケーション（転位）により発生する半導体材
料の欠陥の影響が単結晶半導体柱49（第２図Ａ乃至第２
図Ｄ）又は90（第３図Ｆ乃至第３図Ｉ）内に形成された
デバイスの動作に影響を与えないからである。しかし、
説明を簡単にするために、第３図Ｆ乃至第３図Ｉおよび
第４図Ｆ乃至第４図Ｉにおいては、この引っ込んでいる
という特徴は単結晶半導体柱90の構造からは省略してあ
る。この引っ込ませる工程は第３図Ｅ乃至第３図Ｉおよ
び第４図Ｅ乃至第４図Ｉに図示された工程においても同
様に十分適用できることは当業者にとって明らかであろ
う。
マスク層71およびマスク層72の残っている部分を除去
する。工程のこの時点においては、穴83は誘電体層67の
部分67gまで延長しており、穴81はＰ形基板61の部分61a
まで延長しており、穴82はN+多結晶導体層63の表面63f
まで延長しており、穴84は破線62tで示す誘電体層およ
び／又は誘電体層67の部分67a、又はＰ形基板61の部分6
1dまで延長している。部分的に完成した半導体デバイス
をエピタキシヤル反応炉又はその他の適当な成長装置内
に入れ、Ｐ形基板61の部分61aの上の単結晶半導体柱9
0、Ｐ形基板61の部分61dの上のオプションとしての単結
晶半導体領域94、およびN+多結晶導体層63の部分63bの
上のN+多結晶導体層63の表面63f上の多結晶領域92の成
長に適した条件下で半導体を含むガス又は粒子の流れに
さらされる（第３図Ｆ）。エピタキシヤル成長条件とし
ては、重大な核生成が露出された誘電体層表面上で起き
ないように調整することが望ましい。即ち誘電体層66
上、穴83内の誘電体層67の部分67g、誘電体層67の残り
の部分、そしてもしも存在するならば、穴84内の破線62
tで示した誘電体層および／又は誘電体層67の部分67aの
上で成長しないようにするために調節することが好まし
い。第３図Ｆは破線62tで示した誘電体層および／又は
誘電体層67の部分67aが穴84から除去されＰ形基板61の
部分61dが露出された状態を示す。
する。工程のこの時点においては、穴83は誘電体層67の
部分67gまで延長しており、穴81はＰ形基板61の部分61a
まで延長しており、穴82はN+多結晶導体層63の表面63f
まで延長しており、穴84は破線62tで示す誘電体層およ
び／又は誘電体層67の部分67a、又はＰ形基板61の部分6
1dまで延長している。部分的に完成した半導体デバイス
をエピタキシヤル反応炉又はその他の適当な成長装置内
に入れ、Ｐ形基板61の部分61aの上の単結晶半導体柱9
0、Ｐ形基板61の部分61dの上のオプションとしての単結
晶半導体領域94、およびN+多結晶導体層63の部分63bの
上のN+多結晶導体層63の表面63f上の多結晶領域92の成
長に適した条件下で半導体を含むガス又は粒子の流れに
さらされる（第３図Ｆ）。エピタキシヤル成長条件とし
ては、重大な核生成が露出された誘電体層表面上で起き
ないように調整することが望ましい。即ち誘電体層66
上、穴83内の誘電体層67の部分67g、誘電体層67の残り
の部分、そしてもしも存在するならば、穴84内の破線62
tで示した誘電体層および／又は誘電体層67の部分67aの
上で成長しないようにするために調節することが好まし
い。第３図Ｆは破線62tで示した誘電体層および／又は
誘電体層67の部分67aが穴84から除去されＰ形基板61の
部分61dが露出された状態を示す。
NPNバイポーラトランジスタを作るためには、Ｐ形基
板61をＰ形とし、堆積した単結晶半導体柱90、多結晶領
域92および単結晶半導体領域94をＮ形とすることが望ま
しい。このことは単結晶半導体柱90、単結晶半導体領域
94および多結晶領域92の成長期間中にＮ形ドーピングを
行うことによって達成することが好都合である。成長条
件を調節することによって、多結晶領域92の成長を単結
晶半導体柱90、単結晶領域94の成長よりも遅くしたり、
又は速くしたりすることができる。第３図Ｆに図示した
例においては、多結晶領域92の成長が単結晶半導体柱90
および単結晶半導体領域94の成長よりもやや遅くなるよ
うにして、単結晶半導体柱90、単結晶半導体領域94およ
び多結晶領域92の上表面が成長完了後にはかなり平らに
なるように条件が調節されている。しかし、正確に成長
表面が一致する必要はない。300〜800cc/分のジクロロ
シラン、120−180／分の水素および水素の割合が１〜
２％の塩化水素の混合物を925−1050℃の成長条件で用
いたエピタキシヤル成長では0.05〜0.3μm/分のシリコ
ン成長速度を示し、多結晶−単結晶成長速度比は約0.6
〜0.8対１であることが発見されている。約50トル、100
0−1100℃における水素プリベーク（pre−bake）が望ま
しい。
板61をＰ形とし、堆積した単結晶半導体柱90、多結晶領
域92および単結晶半導体領域94をＮ形とすることが望ま
しい。このことは単結晶半導体柱90、単結晶半導体領域
94および多結晶領域92の成長期間中にＮ形ドーピングを
行うことによって達成することが好都合である。成長条
件を調節することによって、多結晶領域92の成長を単結
晶半導体柱90、単結晶領域94の成長よりも遅くしたり、
又は速くしたりすることができる。第３図Ｆに図示した
例においては、多結晶領域92の成長が単結晶半導体柱90
および単結晶半導体領域94の成長よりもやや遅くなるよ
うにして、単結晶半導体柱90、単結晶半導体領域94およ
び多結晶領域92の上表面が成長完了後にはかなり平らに
なるように条件が調節されている。しかし、正確に成長
表面が一致する必要はない。300〜800cc/分のジクロロ
シラン、120−180／分の水素および水素の割合が１〜
２％の塩化水素の混合物を925−1050℃の成長条件で用
いたエピタキシヤル成長では0.05〜0.3μm/分のシリコ
ン成長速度を示し、多結晶−単結晶成長速度比は約0.6
〜0.8対１であることが発見されている。約50トル、100
0−1100℃における水素プリベーク（pre−bake）が望ま
しい。
先ず最初にＮ領域90a,94aを形成し、次にN+領域90b,9
4bを形成し、次にＮ−領域90c,94cを形成するために単
結晶半導体柱90、多結晶領域92および単結晶半導体領域
94の成長期間中にドーピングレベルを変えることが望ま
しいが、このことが絶対に必要という訳ではない。N-領
域90cはエピタキシヤル成長により形成した単結晶半導
体柱90の表面90sまで延長してもよい。Ｐ領域90dはマス
ク層73（第３図Ｆ）に関連したエピタキシヤル成長完了
後にできればイオン注入によってエピタキシヤル成長に
より形成した単結晶半導体柱90の上方部分に形成され
る。しかし、Ｐ領域90dもエピタキシヤル成長工程の最
終段階の間にＰ形ドーパントを導入して形成してもよい
が、これは余り望ましいことではない。
4bを形成し、次にＮ−領域90c,94cを形成するために単
結晶半導体柱90、多結晶領域92および単結晶半導体領域
94の成長期間中にドーピングレベルを変えることが望ま
しいが、このことが絶対に必要という訳ではない。N-領
域90cはエピタキシヤル成長により形成した単結晶半導
体柱90の表面90sまで延長してもよい。Ｐ領域90dはマス
ク層73（第３図Ｆ）に関連したエピタキシヤル成長完了
後にできればイオン注入によってエピタキシヤル成長に
より形成した単結晶半導体柱90の上方部分に形成され
る。しかし、Ｐ領域90dもエピタキシヤル成長工程の最
終段階の間にＰ形ドーパントを導入して形成してもよい
が、これは余り望ましいことではない。
穴81,82および84はそれぞれ単結晶半導体柱90、多結
晶領域92および単結晶半導体領域94によって完全に充て
んする必要はない（第３図Ｆ）。エピタキシヤル成長に
より形成した単結晶半導体柱90の表面90sをP+多結晶導
体層65のレベルにまで、又はそのレベルの上まで延長さ
せ、Ｐ領域90dとP+多結晶導体層65の間の単結晶半導体
柱90の周辺部において横方向の接触（コンタクト）を形
成することだけが必要である。Ｐ領域90dを形成するた
めにイオン注入を用いる場合には、多結晶領域92又は単
結晶半導体領域94のＰ形ドーピングを避けるためにマス
ク層73（第３図Ｆ）が用いられる。穴83の下方のP+多結
晶導体層65の部分65cをＰ領域90dの形成期間中にドーピ
ングするかどうかは問題ではない。またこの工程の期間
中に単結晶半導体領域94をドーピングするかどうかも問
題ではない。
晶領域92および単結晶半導体領域94によって完全に充て
んする必要はない（第３図Ｆ）。エピタキシヤル成長に
より形成した単結晶半導体柱90の表面90sをP+多結晶導
体層65のレベルにまで、又はそのレベルの上まで延長さ
せ、Ｐ領域90dとP+多結晶導体層65の間の単結晶半導体
柱90の周辺部において横方向の接触（コンタクト）を形
成することだけが必要である。Ｐ領域90dを形成するた
めにイオン注入を用いる場合には、多結晶領域92又は単
結晶半導体領域94のＰ形ドーピングを避けるためにマス
ク層73（第３図Ｆ）が用いられる。穴83の下方のP+多結
晶導体層65の部分65cをＰ領域90dの形成期間中にドーピ
ングするかどうかは問題ではない。またこの工程の期間
中に単結晶半導体領域94をドーピングするかどうかも問
題ではない。
次に、穴83の底の誘電体層67の部分67gを除去する
（第３図Ｇ）。これはマスク層73を除去する前又は後に
行うディップ又はブランクトエッチングによって行うの
が好都合である。追加のマスク工程は必要ない。エッチ
ングプロセスは半導体領域に優先して誘電体領域をエッ
チングするように選択的に行なわれることが望ましい。
このような技術は技術上周知である。誘電体層66の上部
の一部分をエッチングする工程も何ら害を与えずに行う
ことができる。
（第３図Ｇ）。これはマスク層73を除去する前又は後に
行うディップ又はブランクトエッチングによって行うの
が好都合である。追加のマスク工程は必要ない。エッチ
ングプロセスは半導体領域に優先して誘電体領域をエッ
チングするように選択的に行なわれることが望ましい。
このような技術は技術上周知である。誘電体層66の上部
の一部分をエッチングする工程も何ら害を与えずに行う
ことができる。
誘電体層67の部分67gの除去後、導体層（図示されて
いない）を形成し、エミッタ、ベースおよびコレクタ接
触（コンタクト）を形成してもよい。ドーピングした多
結晶を用いることによって、エミッタ接触はエミッタ領
域を形成する拡散源として使用することができる。しか
し、改良された半導体デバイスは第３図Ｇ乃至第３図Ｉ
に図示されている方法により形成される。
いない）を形成し、エミッタ、ベースおよびコレクタ接
触（コンタクト）を形成してもよい。ドーピングした多
結晶を用いることによって、エミッタ接触はエミッタ領
域を形成する拡散源として使用することができる。しか
し、改良された半導体デバイスは第３図Ｇ乃至第３図Ｉ
に図示されている方法により形成される。
第３図Ｇにおいて、マスク層73と誘電体層67の部分67
gを除去した結果できる構造は、ほぼ均等な誘電体層76
によって全面に覆われている。誘電体層76は厚さ約0.1
−0.5μｍの酸化シリコン、又は窒化シリコン、又はそ
れらの組み合わせとすると好都合である。しかし、その
他の誘電体層および厚さも使用できる。誘電体層76は誘
電体層66の残りの部分および単結晶半導体柱90の上方の
部分76a、および誘電体層66、単結晶半導体柱90およびP
+多結晶半導体柱90の導体層65の部分65cの間に形成され
た段差部又は角部における部分76bを有する。誘電体層7
6の厚さ76fを除去するため誘電体層76を異方性エッチン
グする。この工程により誘電体層76の部分76aは除去さ
れるが、誘電体層66の開口部810,830および840のエッジ
における部分は残す（第３図Ｈ）。これにより誘電体層
66の開口部のエッジにおける横方向誘電体スペーサが形
成される。
gを除去した結果できる構造は、ほぼ均等な誘電体層76
によって全面に覆われている。誘電体層76は厚さ約0.1
−0.5μｍの酸化シリコン、又は窒化シリコン、又はそ
れらの組み合わせとすると好都合である。しかし、その
他の誘電体層および厚さも使用できる。誘電体層76は誘
電体層66の残りの部分および単結晶半導体柱90の上方の
部分76a、および誘電体層66、単結晶半導体柱90およびP
+多結晶半導体柱90の導体層65の部分65cの間に形成され
た段差部又は角部における部分76bを有する。誘電体層7
6の厚さ76fを除去するため誘電体層76を異方性エッチン
グする。この工程により誘電体層76の部分76aは除去さ
れるが、誘電体層66の開口部810,830および840のエッジ
における部分は残す（第３図Ｈ）。これにより誘電体層
66の開口部のエッジにおける横方向誘電体スペーサが形
成される。
第３図Ｈはベース領域となるＰ領域90dが横方向誘電
体スペーサ76bの形成前にイオン注入によって形成され
た状態を示す。この工程ではマスク層73は単結晶半導体
柱90へのＰ形イオン注入を制限するために用いられた。
しかし、これは絶対に必要ということではない。Ｐ領域
90dは横方向誘電体スペーサの形成後でも同様にうまく
形成することができたと思われる。横方向誘電体スペー
サ76bはエミッタ領域90eがP+多結晶導体層65とＰ領域
（Ｐ形ベース領域）90dとの間の界面から離れたエピタ
キシヤル領域90の中心部に置かれることを保証する（第
３図Ｉ）。
体スペーサ76bの形成前にイオン注入によって形成され
た状態を示す。この工程ではマスク層73は単結晶半導体
柱90へのＰ形イオン注入を制限するために用いられた。
しかし、これは絶対に必要ということではない。Ｐ領域
90dは横方向誘電体スペーサの形成後でも同様にうまく
形成することができたと思われる。横方向誘電体スペー
サ76bはエミッタ領域90eがP+多結晶導体層65とＰ領域
（Ｐ形ベース領域）90dとの間の界面から離れたエピタ
キシヤル領域90の中心部に置かれることを保証する（第
３図Ｉ）。
層96を形成してパターニングによりエミッタ領域96
e、ベース接触96bおよびコレクタ接触96cを形成する。
e、ベース接触96bおよびコレクタ接触96cを形成する。
層96は任意の適当な導体、後てば多結晶シリコン、珪
化物、金属、金属間化合物又はその他の半導体でよい。
エミッタ領域90eは任意の便利な方法によってＰ領域90d
内に形成される。これは例えば多結晶からなる層96の部
分（エミッタ接触）96eからのN+ドーパントの拡散（out
−diffusion）によって行うのが便利かもしれない。層9
6のコレクタ接触96cおよびエミッタ接触96eのＮ形ドー
ピングおよびベース接触96bのＰ形ドーピングの方法は
技術上周知であり、例えばマスク（図示されていない）
を用いてベース接触96bを覆いコレクタ接触96cおよびエ
ミッタ接触96e内へのＮ形イオン注入を用い、次にマス
ク（図示されていない）を用いてコレクタ接触96cおよ
びエミッタ接触96eを覆い、ベース接触96b内へＰ形イオ
ン注入を行う。そのような技術は周知である。その他の
方法を用いてもよい。これらのマスク工程は精密な整合
を行う必要がない。という訳は、エミッタ領域90eの位
置は開口部810および横方向誘電体スペーサ76bの位置に
よってほぼ決定されるからである。
化物、金属、金属間化合物又はその他の半導体でよい。
エミッタ領域90eは任意の便利な方法によってＰ領域90d
内に形成される。これは例えば多結晶からなる層96の部
分（エミッタ接触）96eからのN+ドーパントの拡散（out
−diffusion）によって行うのが便利かもしれない。層9
6のコレクタ接触96cおよびエミッタ接触96eのＮ形ドー
ピングおよびベース接触96bのＰ形ドーピングの方法は
技術上周知であり、例えばマスク（図示されていない）
を用いてベース接触96bを覆いコレクタ接触96cおよびエ
ミッタ接触96e内へのＮ形イオン注入を用い、次にマス
ク（図示されていない）を用いてコレクタ接触96cおよ
びエミッタ接触96eを覆い、ベース接触96b内へＰ形イオ
ン注入を行う。そのような技術は周知である。その他の
方法を用いてもよい。これらのマスク工程は精密な整合
を行う必要がない。という訳は、エミッタ領域90eの位
置は開口部810および横方向誘電体スペーサ76bの位置に
よってほぼ決定されるからである。
ダイオードを例えばN+多結晶導体層63と直列に組み込
むことが所望される場合には、層96のコレクタ接触96c
を高濃度のＰ形にしてもよい。この場合には、PN接合は
多結晶領域92の内部に形成される。このような構成はダ
イオードが負荷デバイスとなる高速バイポーラトランジ
スタにおいて特に有用である。N+多結晶導体層63によっ
てコレクタ領域となるＮ領域、N+領域90b、N-領域90cに
結合した２つの多結晶領域92、即ちダイオードを形成す
るためP+コンタクトを有する第１多結晶柱およびN+コン
タクトを有する第２多結晶柱を形成することにより、N+
コンタクトを介して単結晶半導体柱90のコレクタ領域
（90a,90b,90c）、またP+コンタクトを介して直列PNダ
イオードに直接的に接触することができる。
むことが所望される場合には、層96のコレクタ接触96c
を高濃度のＰ形にしてもよい。この場合には、PN接合は
多結晶領域92の内部に形成される。このような構成はダ
イオードが負荷デバイスとなる高速バイポーラトランジ
スタにおいて特に有用である。N+多結晶導体層63によっ
てコレクタ領域となるＮ領域、N+領域90b、N-領域90cに
結合した２つの多結晶領域92、即ちダイオードを形成す
るためP+コンタクトを有する第１多結晶柱およびN+コン
タクトを有する第２多結晶柱を形成することにより、N+
コンタクトを介して単結晶半導体柱90のコレクタ領域
（90a,90b,90c）、またP+コンタクトを介して直列PNダ
イオードに直接的に接触することができる。
第３図Ｃに関連して、マスク層71に部分71aを含める
ことによって破線62tで示す誘電体層および／又は誘電
体層67の部分67aが穴84の底部に保持されることを説明
した。エピタキシヤル成長により形成された単結晶半導
体柱90および多結晶領域92を第３図Ｆに関連して説明し
た技術を用いてその構造で形成すると、穴84は半導体材
料を殆んど含まない。これはエピタキシヤル成長が技術
上周知の方法を用いて構成されているので誘電体層表面
上において核生成が殆んど又は全く生じないからであ
る。次に、穴84を誘電体層で充てんすることができる。
これはスピンオンガラス、多結晶堆積および酸化、又は
技術上周知のその他の方法を用いて行ってもよい。
ことによって破線62tで示す誘電体層および／又は誘電
体層67の部分67aが穴84の底部に保持されることを説明
した。エピタキシヤル成長により形成された単結晶半導
体柱90および多結晶領域92を第３図Ｆに関連して説明し
た技術を用いてその構造で形成すると、穴84は半導体材
料を殆んど含まない。これはエピタキシヤル成長が技術
上周知の方法を用いて構成されているので誘電体層表面
上において核生成が殆んど又は全く生じないからであ
る。次に、穴84を誘電体層で充てんすることができる。
これはスピンオンガラス、多結晶堆積および酸化、又は
技術上周知のその他の方法を用いて行ってもよい。
第４図Ａ乃至第４図Ｉは本発明の別の実施例としての
多結晶側壁接触半導体デバイスの製造方法を示す。即
ち、異なる製造工程期間中の第２図Ａ乃至第２図Ｄに示
した半導体デバイスの、第３図Ａ乃至第３図Ｉと同様の
断面図を示す。Ｐ形基板61および誘電体層62,64,66は第
３図Ａに関連して説明したものと同様である。但し、誘
電体層62のサンドイッチ構造が特に示されている。誘電
体層62は、酸化シリコンで形成されていることが好まし
い下部層621と窒化シリコンで形成されていることが好
ましい上部層622とからなる。各誘電体層の厚さは第２
図Ａに関連して上記に述べた厚さと同様である。マスク
層68は第３図Ａの場合と同じ機能を有するが開口部830
を欠いている別の変形例が第４図Ａに示されている。第
４図Ａ乃至第４図Ｂの穴81,82および84は第３図Ａ乃至
第３図Ｂの穴81,82および84と同じ方法で形成される。
但し、第４図Ａ乃至第４図Ｂはエッチングを穴81内の誘
電体層62の下部層621の表面621sにおいて停止した状態
を示す。これは異なったエッチング特性を有する上部層
622および下部層621を選択することによって容易に行わ
れる。第４図Ｃの誘電体層67およびマスク層71は第３図
Ｃの場合と同じ方法で形成され、同じ機能を有する。誘
電体層67の部分67aを除去し、誘電体層67の部分67bを残
す。第４図Ｄは下部層621の部分621dがＰ形基板61の部
分61dの上方に残されている状態を示す。しかし、下部
層621の部分621dをもまた除去してもよい。
多結晶側壁接触半導体デバイスの製造方法を示す。即
ち、異なる製造工程期間中の第２図Ａ乃至第２図Ｄに示
した半導体デバイスの、第３図Ａ乃至第３図Ｉと同様の
断面図を示す。Ｐ形基板61および誘電体層62,64,66は第
３図Ａに関連して説明したものと同様である。但し、誘
電体層62のサンドイッチ構造が特に示されている。誘電
体層62は、酸化シリコンで形成されていることが好まし
い下部層621と窒化シリコンで形成されていることが好
ましい上部層622とからなる。各誘電体層の厚さは第２
図Ａに関連して上記に述べた厚さと同様である。マスク
層68は第３図Ａの場合と同じ機能を有するが開口部830
を欠いている別の変形例が第４図Ａに示されている。第
４図Ａ乃至第４図Ｂの穴81,82および84は第３図Ａ乃至
第３図Ｂの穴81,82および84と同じ方法で形成される。
但し、第４図Ａ乃至第４図Ｂはエッチングを穴81内の誘
電体層62の下部層621の表面621sにおいて停止した状態
を示す。これは異なったエッチング特性を有する上部層
622および下部層621を選択することによって容易に行わ
れる。第４図Ｃの誘電体層67およびマスク層71は第３図
Ｃの場合と同じ方法で形成され、同じ機能を有する。誘
電体層67の部分67aを除去し、誘電体層67の部分67bを残
す。第４図Ｄは下部層621の部分621dがＰ形基板61の部
分61dの上方に残されている状態を示す。しかし、下部
層621の部分621dをもまた除去してもよい。
第３図Ｄ乃至第３図Ｅの場合と同様な方法で工程を進
めてマスク層72を形成し誘電体層67の部分67dを除去す
る（第４図Ｄ乃至第４図Ｅ）。下部層621の部分621aも
また除去してＰ形基板61の部分61aを露出させる。第３
図Ｆに関連して説明したのと同様の方法で単結晶半導体
柱90および多結晶領域92を形成し、ドーピングを行う
（第４図Ｆ）。Ｐ形基板61の部分61dが下部層621の部分
621dによって覆われているので、第４図Ｆにおいては単
結晶半導体領域94（第３図Ｆ）は形成されない。好まし
い成長条件下では、半導体材料は誘電体の上では殆んど
核形成をしない。第３図Ｇ乃至第３図Ｈに関連して用い
たのと実質的に同様の方法で誘電体層76を形成しエッチ
ングし、第４図Ｇ乃至第４図Ｈの横方向誘導体スペーサ
76bを形成する。
めてマスク層72を形成し誘電体層67の部分67dを除去す
る（第４図Ｄ乃至第４図Ｅ）。下部層621の部分621aも
また除去してＰ形基板61の部分61aを露出させる。第３
図Ｆに関連して説明したのと同様の方法で単結晶半導体
柱90および多結晶領域92を形成し、ドーピングを行う
（第４図Ｆ）。Ｐ形基板61の部分61dが下部層621の部分
621dによって覆われているので、第４図Ｆにおいては単
結晶半導体領域94（第３図Ｆ）は形成されない。好まし
い成長条件下では、半導体材料は誘電体の上では殆んど
核形成をしない。第３図Ｇ乃至第３図Ｈに関連して用い
たのと実質的に同様の方法で誘電体層76を形成しエッチ
ングし、第４図Ｇ乃至第４図Ｈの横方向誘導体スペーサ
76bを形成する。
第３図Ａ乃至第３図Ｈの製造工程とは異なり、第４図
Ａ乃至第４図Ｈの製造工程は開口部830がマスク層68か
ら省かれているので自動的にコンタクトホール（穴）83
を形成することはない。従って、P+多結晶導体層65の部
分65cを露出し、誘電体層66を貫通して延長している穴8
3を形成するために、開口部830を有するマスク層74が必
要となる（第４図Ｈ）。穴83は誘電体層76を堆積する前
に開口してもよく、その後に開口してもよい。完成した
半導体デバイスを第４図Ｉに図示する。コレクタ接触96
c、エミッタ接触96eおよびベース接触96bおよびエミッ
タ領域90eは第３図Ｉとほぼ同様の方法で形成される。
エミッタ領域90eは穴83を開口する前に形成してもよ
く、穴83を開口した後に形成してもよい。第４図Ｉは更
に穴84が誘電体領域94dによって充てんされた状態を示
す。これはスピンオンガラス（spin on glasses）又は
技術上周知の他の方法によって行われる。
Ａ乃至第４図Ｈの製造工程は開口部830がマスク層68か
ら省かれているので自動的にコンタクトホール（穴）83
を形成することはない。従って、P+多結晶導体層65の部
分65cを露出し、誘電体層66を貫通して延長している穴8
3を形成するために、開口部830を有するマスク層74が必
要となる（第４図Ｈ）。穴83は誘電体層76を堆積する前
に開口してもよく、その後に開口してもよい。完成した
半導体デバイスを第４図Ｉに図示する。コレクタ接触96
c、エミッタ接触96eおよびベース接触96bおよびエミッ
タ領域90eは第３図Ｉとほぼ同様の方法で形成される。
エミッタ領域90eは穴83を開口する前に形成してもよ
く、穴83を開口した後に形成してもよい。第４図Ｉは更
に穴84が誘電体領域94dによって充てんされた状態を示
す。これはスピンオンガラス（spin on glasses）又は
技術上周知の他の方法によって行われる。
第５図Ａ乃至第５図Ｄは第２図Ａ乃至第２図ＤのNPN
バイポーラデバイス40および／又は第３図Ａ乃至第３図
Ｉ又は第４図Ａ乃至第４図Ｉの半導体デバイス60に類似
した半導体デバイス60の相互接続アレイ100の簡略化し
た概略平面図（第５図Ａ）および断面図（第５図Ｂ乃至
第５図Ｄ）を示す。個々の半導体デバイス60間の分離さ
れ埋込まれたセルフアライン配線チャネルを自動的に形
成するため、どのように本発明の手段および方法を使用
できるかを示す。明確にするため第５図Ａ乃至第５図Ｄ
においては個々の半導体デバイスの一部詳細は省略して
ある。分離壁94eは第２図Ａ乃至第２図Ｄ、第３図Ａ乃
至第３図Ｉおよび／又は第４図Ａ乃至第４図Ｉのいくつ
かの代わりの部分に対応している。アレイ100はエミッ
タ接触Ｅ、ベース接触Ｂおよびコレクタ接触Ｃを有する
バイポーラデバイスについて示してある。コレクタ接点
Ｃは第３図Ｉ又は第４図Ｉに示してある種類のものでよ
く、直列ダイオードはあってもなくてもよい。分離壁94
eは各半導体デバイス60を取り囲んでおり、誘電体層67
の部分67bは各多結晶領域92を取り囲んでおり、明確に
するため線影をつけてある。埋込まれたN+多結晶導体層
63およびP+多結晶導体層65には少数の点々をつけてあ
る。表面相互接続部101にはそれより多数の点々をつけ
てあり、これは半導体、金属間化合物、金属、半金属又
はそれらの組み合わせから形成されていてもよい。数字
１はN+多結晶導体層63に対する表面接触が行われるか又
はできる場所を示し、数字２はP+多結晶導体層65に対す
る接触が行われるか又はできる場所を示す。その他の接
触場所の配置も可能である。第５図Ｂ乃至第５図Ｄは種
々の場所で第５図Ａを切断した断面図を示す。
バイポーラデバイス40および／又は第３図Ａ乃至第３図
Ｉ又は第４図Ａ乃至第４図Ｉの半導体デバイス60に類似
した半導体デバイス60の相互接続アレイ100の簡略化し
た概略平面図（第５図Ａ）および断面図（第５図Ｂ乃至
第５図Ｄ）を示す。個々の半導体デバイス60間の分離さ
れ埋込まれたセルフアライン配線チャネルを自動的に形
成するため、どのように本発明の手段および方法を使用
できるかを示す。明確にするため第５図Ａ乃至第５図Ｄ
においては個々の半導体デバイスの一部詳細は省略して
ある。分離壁94eは第２図Ａ乃至第２図Ｄ、第３図Ａ乃
至第３図Ｉおよび／又は第４図Ａ乃至第４図Ｉのいくつ
かの代わりの部分に対応している。アレイ100はエミッ
タ接触Ｅ、ベース接触Ｂおよびコレクタ接触Ｃを有する
バイポーラデバイスについて示してある。コレクタ接点
Ｃは第３図Ｉ又は第４図Ｉに示してある種類のものでよ
く、直列ダイオードはあってもなくてもよい。分離壁94
eは各半導体デバイス60を取り囲んでおり、誘電体層67
の部分67bは各多結晶領域92を取り囲んでおり、明確に
するため線影をつけてある。埋込まれたN+多結晶導体層
63およびP+多結晶導体層65には少数の点々をつけてあ
る。表面相互接続部101にはそれより多数の点々をつけ
てあり、これは半導体、金属間化合物、金属、半金属又
はそれらの組み合わせから形成されていてもよい。数字
１はN+多結晶導体層63に対する表面接触が行われるか又
はできる場所を示し、数字２はP+多結晶導体層65に対す
る接触が行われるか又はできる場所を示す。その他の接
触場所の配置も可能である。第５図Ｂ乃至第５図Ｄは種
々の場所で第５図Ａを切断した断面図を示す。
その各々が分離壁94eで取り囲まれた４つの半導体デ
バイス60がこの例では配線チャネル６及び７によって分
離された矩形アレイ内に配置されている。各半導体デバ
イス60のコレクタ接触Ｃは第５図Ａおよび第５図Ｂにみ
られるように配線チャネル６内の場所２においてP+多結
晶導体層65の埋込み多結晶導体部分105に接続されてい
る。エミッタ接触Ｅは第５図および第５図Ｄにみられる
ように配線チャネル７内の場所１においてN+多結晶導体
層63の埋込み多結晶導体部分103に接続されている。N+
多結晶導体層63又はP+多結晶導体層への接続場所１又は
２はいずれかの配線チャネルの任意の所望する点におい
て表面までもってくることができる。接続場所１は第３
図Ｆ乃至第３図Ｉ又は第４図Ｆ乃至第４図Ｉの多結晶領
域92の形成と同時に同じ方法で形成される。接続場所２
は第３図Ｆ乃至第３図Ｉ又は第４図Ｆ乃至第４図ＩのP+
多結晶導体層65の部分65cへの接続と同時に同じ方法で
形成される。配線チャネル内の各層は独自に接触されて
いてもよい。配線チャネル6,7は所望する接続点の数に
応じて幅を広くしても又は狭くしてもよい。またN+多結
晶導体層63の部分103およびP+多結晶導体層65の部分105
は配線チャネル6,7のなかを連続して通っていてもよ
く、又は部分110におけるように分離壁94eを延長させる
ことによって中断してもよい。上方のN+多結晶導体層63
は、多結晶性およびそれを取り囲む分離壁（誘電体層67
の部分）67bが配線チャネルを完全に横切るように延長
させることによって部分111に示すように、中断されて
いてもよい。上述した方法の特徴は、配線チャネルおよ
びそれへの接触、分離壁、デバイスおよびそれへの接触
の一部又は全部を自己整合化形成され、かつ配置されて
いるという点である。これはきわめて集積密度の高いレ
イアウトを可能にする。第５図Ａ乃至第５図Ｄに示した
構成は複雑な集積回路用のきわめて融通性に富んだ、集
積度の高い相互接続構成を提供している。
バイス60がこの例では配線チャネル６及び７によって分
離された矩形アレイ内に配置されている。各半導体デバ
イス60のコレクタ接触Ｃは第５図Ａおよび第５図Ｂにみ
られるように配線チャネル６内の場所２においてP+多結
晶導体層65の埋込み多結晶導体部分105に接続されてい
る。エミッタ接触Ｅは第５図および第５図Ｄにみられる
ように配線チャネル７内の場所１においてN+多結晶導体
層63の埋込み多結晶導体部分103に接続されている。N+
多結晶導体層63又はP+多結晶導体層への接続場所１又は
２はいずれかの配線チャネルの任意の所望する点におい
て表面までもってくることができる。接続場所１は第３
図Ｆ乃至第３図Ｉ又は第４図Ｆ乃至第４図Ｉの多結晶領
域92の形成と同時に同じ方法で形成される。接続場所２
は第３図Ｆ乃至第３図Ｉ又は第４図Ｆ乃至第４図ＩのP+
多結晶導体層65の部分65cへの接続と同時に同じ方法で
形成される。配線チャネル内の各層は独自に接触されて
いてもよい。配線チャネル6,7は所望する接続点の数に
応じて幅を広くしても又は狭くしてもよい。またN+多結
晶導体層63の部分103およびP+多結晶導体層65の部分105
は配線チャネル6,7のなかを連続して通っていてもよ
く、又は部分110におけるように分離壁94eを延長させる
ことによって中断してもよい。上方のN+多結晶導体層63
は、多結晶性およびそれを取り囲む分離壁（誘電体層67
の部分）67bが配線チャネルを完全に横切るように延長
させることによって部分111に示すように、中断されて
いてもよい。上述した方法の特徴は、配線チャネルおよ
びそれへの接触、分離壁、デバイスおよびそれへの接触
の一部又は全部を自己整合化形成され、かつ配置されて
いるという点である。これはきわめて集積密度の高いレ
イアウトを可能にする。第５図Ａ乃至第５図Ｄに示した
構成は複雑な集積回路用のきわめて融通性に富んだ、集
積度の高い相互接続構成を提供している。
上記に本発明について説明したが、本発明の多結晶側
壁接触半導体デバイスの製造方法により最小の寄生接合
面積を有し、PN接合によってのみでなく誘電体領域によ
って互いに、また基板から分離されている多数の横方向
側壁接触を有する、共通の半導体基板上に分離された半
導体デバイスを製造することができる。更に、説明した
多結晶側壁接触半導体デバイスの製造方法により、一部
又は全部の半導体デバイスおよび埋込み接続および接触
面積が単一のマスク層によって定められる自己整合化形
成された構造を提供することができる。説明した多結晶
側壁接触半導体デバイスの製造方法は高密度集積回路に
用いるのに特に適している。
壁接触半導体デバイスの製造方法により最小の寄生接合
面積を有し、PN接合によってのみでなく誘電体領域によ
って互いに、また基板から分離されている多数の横方向
側壁接触を有する、共通の半導体基板上に分離された半
導体デバイスを製造することができる。更に、説明した
多結晶側壁接触半導体デバイスの製造方法により、一部
又は全部の半導体デバイスおよび埋込み接続および接触
面積が単一のマスク層によって定められる自己整合化形
成された構造を提供することができる。説明した多結晶
側壁接触半導体デバイスの製造方法は高密度集積回路に
用いるのに特に適している。
本発明の製造方法は特定の導電型および特定のデバイ
スの種類の組み合わせについて説明したが、これらは例
証することを意図しているのにすぎないのであって、本
発明の方法は逆の導電型および他の種類の半導体デバイ
スの他の組み合わせにおいても説明できることを当業者
は理解するものと思われる。例えば、本発明の方法はダ
イオード、バイポーラトランジスタ、サイリスタ、横形
トランジスタ、電界効果デバイス、抵抗、コンデンサお
よび多層相互接続部を作るのに使用できるが、これらに
限定されるものではない。
スの種類の組み合わせについて説明したが、これらは例
証することを意図しているのにすぎないのであって、本
発明の方法は逆の導電型および他の種類の半導体デバイ
スの他の組み合わせにおいても説明できることを当業者
は理解するものと思われる。例えば、本発明の方法はダ
イオード、バイポーラトランジスタ、サイリスタ、横形
トランジスタ、電界効果デバイス、抵抗、コンデンサお
よび多層相互接続部を作るのに使用できるが、これらに
限定されるものではない。
第１図Ａ及び第１図Ｂは先行技術により形成された半導
体デバイスの一部分の簡略化した模式的断面図および平
断面図を示す。 第１図Ｃは先行技術において知られている別のバイポー
ラデバイス構造の模式的断面図を示す。 第２図Ａは本発明による多結晶側壁接触半導体デバイス
の一部分の簡略化した模式的断面図および第２図Ｂ乃至
第２図Ｄは多結晶側壁接触半導体デバイスの平断面図を
示す。 第３図Ａ乃至第３図Ｉは好ましい実施例による第２図Ａ
乃至第２図Ｄの種々の製造工程における半導体デバイス
の一部分の簡略化した模式的断面図を第２図よりも詳細
に示した図を示す。 第４図Ａ乃至第４図Ｉは別の実施例による別の製造工程
における第２図Ａ乃至第２図Ｄの半導体デバイスの一部
分の簡略化した模式的断面図を示す。 第５図Ａ乃至第５図Ｄは本発明により相互接続したデバ
イスのアレイの簡略化した模式的平断面図および側断面
図を示す。 6,7……配線チャネル 10,30,60……半導体デバイス 11,41,61……Ｐ形基板 12……エピタキシヤル層 13,31,42,44,46,47c,59a,62,64,66,67,76……誘電体層 14,15……誘電体分離壁 16,90b,94b……N+領域 17,49b……Ｎ形コレクタ領域 18……N+コレクタ接触（コンタクト）領域 19,49c……Ｐ形ベース領域 20……P+ベース接触（コンタクト）領域 21……単結晶基板 22a,22b,22c……電気的接触（コンタクト） 23,49d……N+エミッタ領域 26……埋込みコレクタ領域 27……柱状単結晶デバイス領域 28……コレクタ領域 29……ベース領域 32a,32b,32c……金属 33,90e……エミッタ領域 34……P+多結晶シリコン層 40……NPNバイポーラデバイス 43,45……多結晶領域 47a……多結晶コレクタコンタクト（接触）領域（横方
向コンタクト部分） 47b……多結晶コレクタコンタクト（接触）領域（柱状
領域） 48a……多結晶ベース接触領域（横方向コンタクト部
分） 48b……多結晶ベース接触領域（垂直接触部分） 49……単結晶半導体柱 49a……N+埋込みコレクタ領域 50a,50b,50c……外部コンタクト領域 59……単結晶又は誘電体領域 61a,61d……Ｐ形基板61の部分 61p……P+チャネルストッパ領域 62a,62b,62d……誘電体層62の部分 62e,63e,63g,64e,65e,65f,65g,66e……側面 62s,62t,99a,99b,99c……破線 63……N+多結晶導体層 63a,63b,63d……N+多結晶導体層63の部分 63f,63s……N+多結晶導体層63の表面 64a,64b,64d……誘電体層64の部分 65……P+多結晶導体層 65a,65b,65c,65d……P+多結晶導体層65の部分 65h……65cの表面 67a,67b,67d,67g……誘電体層67の部分 67e……誘電体層67の厚さ 68,69,70,71,72,73,74……マスク層 71a……マスク層71の部分 76a……誘電体層76の部分 76b……誘電体層76の部分（横方向誘電体スペーサ） 76f……誘電体層76の厚さ 81,82,83,84……穴 90……単結晶半導体柱 90a,94a……Ｎ領域 90c,94c……N-領域 90d……Ｐ領域 90s……単結晶半導体柱の表面 92……多結晶領域（多結晶導体柱） 94……単結晶半導体領域 94d……誘電体領域 94e……分離壁 96b……ベース接触 96c……コレクタ接触 96e……エミッタ接触 101……表面相互接続部 103,105……埋込み多結晶導体部分 110,111……部分 621……下部層 621a,621d……下部層621の部分 622……上部層 810,820,830,840,850,860……開口部
体デバイスの一部分の簡略化した模式的断面図および平
断面図を示す。 第１図Ｃは先行技術において知られている別のバイポー
ラデバイス構造の模式的断面図を示す。 第２図Ａは本発明による多結晶側壁接触半導体デバイス
の一部分の簡略化した模式的断面図および第２図Ｂ乃至
第２図Ｄは多結晶側壁接触半導体デバイスの平断面図を
示す。 第３図Ａ乃至第３図Ｉは好ましい実施例による第２図Ａ
乃至第２図Ｄの種々の製造工程における半導体デバイス
の一部分の簡略化した模式的断面図を第２図よりも詳細
に示した図を示す。 第４図Ａ乃至第４図Ｉは別の実施例による別の製造工程
における第２図Ａ乃至第２図Ｄの半導体デバイスの一部
分の簡略化した模式的断面図を示す。 第５図Ａ乃至第５図Ｄは本発明により相互接続したデバ
イスのアレイの簡略化した模式的平断面図および側断面
図を示す。 6,7……配線チャネル 10,30,60……半導体デバイス 11,41,61……Ｐ形基板 12……エピタキシヤル層 13,31,42,44,46,47c,59a,62,64,66,67,76……誘電体層 14,15……誘電体分離壁 16,90b,94b……N+領域 17,49b……Ｎ形コレクタ領域 18……N+コレクタ接触（コンタクト）領域 19,49c……Ｐ形ベース領域 20……P+ベース接触（コンタクト）領域 21……単結晶基板 22a,22b,22c……電気的接触（コンタクト） 23,49d……N+エミッタ領域 26……埋込みコレクタ領域 27……柱状単結晶デバイス領域 28……コレクタ領域 29……ベース領域 32a,32b,32c……金属 33,90e……エミッタ領域 34……P+多結晶シリコン層 40……NPNバイポーラデバイス 43,45……多結晶領域 47a……多結晶コレクタコンタクト（接触）領域（横方
向コンタクト部分） 47b……多結晶コレクタコンタクト（接触）領域（柱状
領域） 48a……多結晶ベース接触領域（横方向コンタクト部
分） 48b……多結晶ベース接触領域（垂直接触部分） 49……単結晶半導体柱 49a……N+埋込みコレクタ領域 50a,50b,50c……外部コンタクト領域 59……単結晶又は誘電体領域 61a,61d……Ｐ形基板61の部分 61p……P+チャネルストッパ領域 62a,62b,62d……誘電体層62の部分 62e,63e,63g,64e,65e,65f,65g,66e……側面 62s,62t,99a,99b,99c……破線 63……N+多結晶導体層 63a,63b,63d……N+多結晶導体層63の部分 63f,63s……N+多結晶導体層63の表面 64a,64b,64d……誘電体層64の部分 65……P+多結晶導体層 65a,65b,65c,65d……P+多結晶導体層65の部分 65h……65cの表面 67a,67b,67d,67g……誘電体層67の部分 67e……誘電体層67の厚さ 68,69,70,71,72,73,74……マスク層 71a……マスク層71の部分 76a……誘電体層76の部分 76b……誘電体層76の部分（横方向誘電体スペーサ） 76f……誘電体層76の厚さ 81,82,83,84……穴 90……単結晶半導体柱 90a,94a……Ｎ領域 90c,94c……N-領域 90d……Ｐ領域 90s……単結晶半導体柱の表面 92……多結晶領域（多結晶導体柱） 94……単結晶半導体領域 94d……誘電体領域 94e……分離壁 96b……ベース接触 96c……コレクタ接触 96e……エミッタ接触 101……表面相互接続部 103,105……埋込み多結晶導体部分 110,111……部分 621……下部層 621a,621d……下部層621の部分 622……上部層 810,820,830,840,850,860……開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/43 29/73 29/74 29/80 Ｈ０１Ｌ 29/46 Ａ 29/72 9171−4Ｍ 29/80 Ｖ 29/74 Ｇ
Claims (3)
- 【請求項１】半導体基板（61）を形成する第１の工程
と、 第１の誘電体層（62）と第１の多結晶導体層（63）と、
第２の誘電体層（64）と、第２の多結晶導体層（65）と
および外表面を有する第３の誘電体層（66）とからなる
実質的に連続した重畳層を前記半導体基板（61）上にマ
スク工程なしに形成する第２の工程と、 前記半導体基板（61）、第１の誘電体層（62）、第２の
誘電体層（64）および第３の誘電体層（66）および第１
の多結晶導体層（63）および第２の多結晶導体層（65）
の各々の第１の部分，第２の部分および第３の部分の上
方に第１の開口部（810），第２の開口部（820）および
第３の開口部（830）をそれぞれ有する第１のマスク層
（68）を前記外表面上に形成する第３の工程と、 第１の開口部（810）の下の第１の多結晶導体層（63）
および第２の多結晶導体層（65）および第１の誘電体層
（62）、第２の誘電体層（64）および第３の誘電体層
（66）の第１の側面（62e,63e,64e,65e,66e）と、前記
半導体基板（61）の第１の部分（61a）と、第１の多結
晶導体層（63）の第２の部分（63b）と、第２の開口部
（820）の下の第２の多結晶導体層（65）の第２の側面
（65f）および第２の誘電体層（64）および第３の誘電
体層（66）の第２の側面、および第３の開口部（830）
の下の第２の多結晶導体層（65）の第３の部分（65c）
を露出させる第４の工程と、 前記第３の誘電体層（66）の外表面および前記第４の工
程において露出された表面全面に第４の誘電体層（67）
を形成する第５の工程と、 第２の開口部（820）を取り囲んでいる第４の開口部（8
50）を有する別のマスク層（71）で第４の誘電体層（6
7）を覆う第６の工程と、 第４の開口部（850）内に露出された第４の誘電体層（6
7）の部分を異方性エッチングし、第１の多結晶導体層
（63）の第２の部分（63b）の上方の第４の誘電体層（6
7）の部分（67a）は除去するが、第２の多結晶導体層
（65）の第２の側面（65f）上の第４の誘電体層（67）
の部分（67b）は殆んど除去しない第７の工程と、 第１の開口部（810）を取り囲む第５の開口部（860）を
有する追加のマスク層（72）で第４の誘電体層（67）を
覆う第８の工程と、 第５の開口部（860）内に露出された第４の誘電体層（6
7）の部分（67b）を異方性エッチングし、第１の多結晶
導体層（63）および第２の多結晶導体層（65）の第１の
側面（63e,65e）および前記半導体基板（61）の第１の
部分（61a）上の第４の誘電体層（67）の部分を少なく
とも除去する第９の工程と、 次に、前記半導体基板（61）の第１の部分（61a）の上
方にあって第１の多結晶導体層（63）および第２の多結
晶導体層（65）の第１の側面（63e,65e）と接触してい
る単結晶半導体柱（90）を形成し、第１の多結晶導体層
（63）の第２の部分（63b）の上方に、および接触して
多結晶導体柱（92）を形成する第10の工程と、 単結晶半導体柱（90）内に半導体デバイスを形成する第
11の工程と、 第２の多結晶導体層（65）の第３の部分（65c）、単結
晶半導体柱（90）および多結晶導体柱（92）への電気的
接触（96b,96c,96e）を形成する第12の工程とを含む、 多結晶側壁接触半導体デバイス（60）の製造方法。 - 【請求項２】前記第４の工程は、 第１のマスク層（68）の第１の開口部（810），第２の
開口部（820）および第３の開口部（830）を使用して第
３の誘電体層（66）の第１の部分，第２の部分および第
３の部分をそれぞれ除去し、そこに第１の開口部（81
0），第２の開口部（820）および第３の開口部（830）
をそれぞれ形成する第13の工程と、 第３の開口部（830）を覆う第２のマスク層（69）を形
成し、第１の開口部（810）および第２の開口部（820）
の下の第２の多結晶導体層（65）および第２の誘電体層
（64）の第１の部分（64a,65a）および第２の部分（64
b,65b）を除去する第14の工程と、 第２の開口部（820）を覆う第３のマスク層（70）を形
成し、第１の開口部（810）の下の第１の多結晶導体層
（63）の第１の部分（63a）および第１の誘電体層（6
2）の第１の部分（62a）を除去する第15の工程を含む、
特許請求の範囲第１項記載の多結晶側壁接触半導体デバ
イスの製造方法。 - 【請求項３】第１の誘電体層（62）を具備する半導体基
板（61）を形成する第１の工程と、 介在するマスク工程なしに、第１の誘電体層（62）上の
実質的に連続したパターニングされていない第２および
第３の誘電体層（64,66）によって分離され埋込まれた
実質的に水平な第１および第２の多結晶導体層（63,6
5）を形成する第２の工程と、 前記埋込まれた実質的に水平な第１および第２の多結晶
導体層（63,65）を貫通する第１の穴（81）をエッチン
グ形成する第３の工程と、 前記埋込まれた実質的に水平な第１および第２の多結晶
導体層（63,65）の内の一方の第２の多結晶導体層（6
5）を貫通する第２の穴（82）をエッチング形成し、前
記埋込まれた実質的に水平な第１および第２の多結晶導
体層（63,65）の内の他方の第１の多結晶導体層（63）
の部分（63b）を露出する第４の工程と、 前記埋込まれた実質的に水平な第１および第２の多結晶
導体層（63,65）の第１の側面（63e,65e）および前記半
導体基板（61）の一部分（61a）と接触する単結晶半導
体柱（90）で第１の穴（81）を充填する第５の工程と、 前記埋込まれた実質的に水平な第１および第２の多結晶
導体層（63,65）の内の他方の第１の多結晶導体層（6
3）の部分（63b）と接触し、また、前記埋込まれた実質
的に水平な第１および第２の多結晶導体層（63,65）の
内の一方の第２の多結晶導体層（65）から誘電体層（6
7）の部分（67b）を介して絶縁されている多結晶導体柱
（92）で第２の穴（82）を充填する第６の工程と、 前記埋込まれた実質的に水平な第１および第２の多結晶
導体層（63,65）を貫通していて間隔をおいて置かれて
いる分離壁（94e）を備え、第１の穴（81）内の単結晶
半導体柱（90）内に形成された個々の半導体デバイス
（60）を分離し、分離壁（94e）間に配線チャネル（6,
7）を残し、一部の分離した半導体デバイスを結合させ
るための相互接続点として配線チャネル（6,7）内に前
記埋込まれた実質的に水平な第１および第２の多結晶導
体層（63,65）の埋込み多結晶導体部分（103,105）を残
す第７の工程とを含む、 多結晶側壁接触半導体デバイスの製造方法。
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| US06/785,414 US4696097A (en) | 1985-10-08 | 1985-10-08 | Poly-sidewall contact semiconductor device method |
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