JPS6126159A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6126159A JPS6126159A JP14740184A JP14740184A JPS6126159A JP S6126159 A JPS6126159 A JP S6126159A JP 14740184 A JP14740184 A JP 14740184A JP 14740184 A JP14740184 A JP 14740184A JP S6126159 A JPS6126159 A JP S6126159A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- constitution
- selection
- address
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、情報処理装置に関し、特にＣＰＵが自から制
御出来る周辺機器、およびメモリを自動的に知り、それ
に基づいて最適な制御をプログラムにより実行する情報
処理装置に関する′ものである。
御出来る周辺機器、およびメモリを自動的に知り、それ
に基づいて最適な制御をプログラムにより実行する情報
処理装置に関する′ものである。
従来技術
従来、中央処理装置（ＣＰｔＪ）を含む情報処理装置の
システム全体の構成は、固定したものが前提であり、シ
ステムが変わる毎に、異なった制御を行なうプログラム
を実行させるが、あるいは、ディップ・スイッチ、ＰＲ
ＯＭ等でシステム構成を表し、ＣＰＵがそれを読んで適
切なプログラムを選択する方法を用いている。一方、プ
リント回路基板（Ｐｒｉｎｔｅｄ Ｃ１ｒｃｕｉｔ Ｂ
ｏａｒｄｓ、以下、ＰＣＢという）が実装されている時
に、実装済みの信号をＰＣＢ毎に出力してシステム構成
をＣＰＵに知らせる方法もある。
システム全体の構成は、固定したものが前提であり、シ
ステムが変わる毎に、異なった制御を行なうプログラム
を実行させるが、あるいは、ディップ・スイッチ、ＰＲ
ＯＭ等でシステム構成を表し、ＣＰＵがそれを読んで適
切なプログラムを選択する方法を用いている。一方、プ
リント回路基板（Ｐｒｉｎｔｅｄ Ｃ１ｒｃｕｉｔ Ｂ
ｏａｒｄｓ、以下、ＰＣＢという）が実装されている時
に、実装済みの信号をＰＣＢ毎に出力してシステム構成
をＣＰＵに知らせる方法もある。
しかし、従来のディップ・スイッチ、ＦＲＯＭ等を用い
る方法では、システム構成が変る毎に、ディップ・スイ
ッチの設定の変更、あるいは、ＰＲＯＭ等の交換が必要
であり、これらを手動で選択していたので、設定の間違
い、あるいは、回路が変更された場合、設定のやり直し
等が必要であるという欠点があった。一方、従来のＰＣ
Ｂ実装信号を用いる方法では、自動的にシステム構成を
知ることができるが、ＰＣＢ単位でのシステム構成しか
わからず、それに要する信号もＰＣＢ１枚毎に１本必要
であり、ＰＣＢが多くなると信号線も多くなり、ＰＣＢ
外のバス信号を圧迫するという欠点があった。
る方法では、システム構成が変る毎に、ディップ・スイ
ッチの設定の変更、あるいは、ＰＲＯＭ等の交換が必要
であり、これらを手動で選択していたので、設定の間違
い、あるいは、回路が変更された場合、設定のやり直し
等が必要であるという欠点があった。一方、従来のＰＣ
Ｂ実装信号を用いる方法では、自動的にシステム構成を
知ることができるが、ＰＣＢ単位でのシステム構成しか
わからず、それに要する信号もＰＣＢ１枚毎に１本必要
であり、ＰＣＢが多くなると信号線も多くなり、ＰＣＢ
外のバス信号を圧迫するという欠点があった。
目 的
本発明の目的は、このような従来の欠点を解消し、シス
テムの構成を簡単な回路構成で正確に認識することによ
り、最適なプログラムが実行可能な情報処理装置を提供
することにある。
テムの構成を簡単な回路構成で正確に認識することによ
り、最適なプログラムが実行可能な情報処理装置を提供
することにある。
構成
上記目的を達成するために、本発明では、ＣＰＵ。
複数の周辺機器、複数のメモリ等を有する情報処理装置
において、各周辺機器、あるいは、各メモリ等を選択す
るためのＣＰＵからの選択信号を受け、前記周辺機器あ
るいは、メモリ等が実装されているときのみ、前記選択
信号を送り返す手段と、送り返された前記選択信号を取
り込む手段を設けたことに特徴がある。
において、各周辺機器、あるいは、各メモリ等を選択す
るためのＣＰＵからの選択信号を受け、前記周辺機器あ
るいは、メモリ等が実装されているときのみ、前記選択
信号を送り返す手段と、送り返された前記選択信号を取
り込む手段を設けたことに特徴がある。
以下、本発明の構成を実施例により説明する。
第１図は、本発明の一実施例を示す情報処理装置の構成
ブロック図である。
ブロック図である。
第１図において、１はＣＰＵ、２はラッチ回路、３はＯ
Ｒ，回路、４はＩＯ／Ｍ群（Ｉ ０７Ｍ （１） 、
Ｉ ０７Ｍ（２） 、 Ｉ ０７Ｍ （３） 、 −、
■０／Ｍ （ｉ） −ＩＯ／Ｍ（ｎ） ）、 Ｓ ｓ
。
Ｒ，回路、４はＩＯ／Ｍ群（Ｉ ０７Ｍ （１） 、
Ｉ ０７Ｍ（２） 、 Ｉ ０７Ｍ （３） 、 −、
■０／Ｍ （ｉ） −ＩＯ／Ｍ（ｎ） ）、 Ｓ ｓ
。
Ｓ２．Ｓ３．・・・、Ｓｌ、・・・ＳｎおよびＳは選択
確認信号、Ｔはトリガー信号である。
確認信号、Ｔはトリガー信号である。
ｃｐｕｌは、周辺回路としてＩ Ｏ／Ｍ群牛、すなわち
、ＩＯ／Ｍ （１） 、 ＩＯ／Ｍ （２） 、 １０
／Ｍ （３） 、・・・、ＩＯ／Ｍ （ｉ） 、 −、
ＩＯ／Ｍ （ｎ）を持つ。Ｉ ０７Ｍ（ｉ ）は、■０
用周辺回路、あるいは、メモリーのブロックである。
、ＩＯ／Ｍ （１） 、 ＩＯ／Ｍ （２） 、 １０
／Ｍ （３） 、・・・、ＩＯ／Ｍ （ｉ） 、 −、
ＩＯ／Ｍ （ｎ）を持つ。Ｉ ０７Ｍ（ｉ ）は、■０
用周辺回路、あるいは、メモリーのブロックである。
まず、ＣＰＩＪｌはアドレスバス５によりＩ ０７Ｍ（
１） 、 Ｉ Ｏ／ｉｖｌ （２） 、 Ｉ ０７Ｍ
（３） 、・・・、ＩＯ／Ｍ （ｉ） 、・・・、ＩＯ
／Ｍ （ｎ）のどれかを選択し、選択されたＩ ０７Ｍ
が実装されていれば、選択確認信号Ｓ４．Ｓ２．Ｓ３゜
”・＋ ｓ、 ｌ 、、−ｓ、を返す。ＳＩ ＋ Ｓ２
ｔ Ｓ３ ｒ ”’ ＋ Ｓｉ＋・・・、Ｓｎは、同
時に二つ以上選択されることはないので、その信号をＯ
Ｒ回路３で選択確認信号ＳとしてＣＰＵ１に返す。ＣＰ
Ｕ１は、トリガー信号Ｔにより選択確認信号Ｓをラッチ
し、次のサイクルでデータとして取り込む。トリガー信
号Ｔとしては、選択されたアドレス信号に続いて出るＣ
ＰＬｌｌからのＲＥＡＤ信号を用いればよい。ＣＰＵ１
ば、どの周辺回路が選択されているかわかっているので
、選択確認信号Ｓにより、周辺回路の有無がわかる。
１） 、 Ｉ Ｏ／ｉｖｌ （２） 、 Ｉ ０７Ｍ
（３） 、・・・、ＩＯ／Ｍ （ｉ） 、・・・、ＩＯ
／Ｍ （ｎ）のどれかを選択し、選択されたＩ ０７Ｍ
が実装されていれば、選択確認信号Ｓ４．Ｓ２．Ｓ３゜
”・＋ ｓ、 ｌ 、、−ｓ、を返す。ＳＩ ＋ Ｓ２
ｔ Ｓ３ ｒ ”’ ＋ Ｓｉ＋・・・、Ｓｎは、同
時に二つ以上選択されることはないので、その信号をＯ
Ｒ回路３で選択確認信号ＳとしてＣＰＵ１に返す。ＣＰ
Ｕ１は、トリガー信号Ｔにより選択確認信号Ｓをラッチ
し、次のサイクルでデータとして取り込む。トリガー信
号Ｔとしては、選択されたアドレス信号に続いて出るＣ
ＰＬｌｌからのＲＥＡＤ信号を用いればよい。ＣＰＵ１
ば、どの周辺回路が選択されているかわかっているので
、選択確認信号Ｓにより、周辺回路の有無がわかる。
以上の動作を順次行なえば、すべての周辺回路の有無が
わかり、最適なシステムのプログラムを実行することが
できる。また、選択確認信号Ｓをバス上に出せばバス上
の信号は一本で済む。この場合、ＯＲ回路３はトライス
テート出力をすべて結ぶか、あるいはワイアードＯＲ回
路を用いればよく、Ｉ ０７Ｍ （１） 、 Ｉ ０７
Ｍ （２） 、Ｉ ０７Ｍ （３） 、・・・、ＩＯ／
Ｍ （ｉ） 、 −・・、 Ｉ Ｏ／：Ｊ（ｎ）がどの
ＰＣＢ上にあってもよ（＼。
わかり、最適なシステムのプログラムを実行することが
できる。また、選択確認信号Ｓをバス上に出せばバス上
の信号は一本で済む。この場合、ＯＲ回路３はトライス
テート出力をすべて結ぶか、あるいはワイアードＯＲ回
路を用いればよく、Ｉ ０７Ｍ （１） 、 Ｉ ０７
Ｍ （２） 、Ｉ ０７Ｍ （３） 、・・・、ＩＯ／
Ｍ （ｉ） 、 −・・、 Ｉ Ｏ／：Ｊ（ｎ）がどの
ＰＣＢ上にあってもよ（＼。
第２図は、第１図のＩＯ／Ｍ群生の任意のＩＯ／Ｍ（１
）の構成図である。
）の構成図である。
ＩＯ／Ｍ（ｉ）は、アドレスセレクタ７、ＩＯ／ＭＬＳ
ｉ８、ゲート回路９より構成され、ＣＰｔＪｌからのア
ドレス信号をアドレスセレクタ７で受けて、■０７ＭＬ
Ｓ１δに入力するチップセレクト信号Ｓ。
ｉ８、ゲート回路９より構成され、ＣＰｔＪｌからのア
ドレス信号をアドレスセレクタ７で受けて、■０７ＭＬ
Ｓ１δに入力するチップセレクト信号Ｓ。
を出す。また、Ｉ ０７Ｍ Ｌ Ｓ ｉ上のいくつかの
メモリセルまたは、ＩＯレジスタを選択するために、下
位ｂｉｔのアドレスバスがそのまま入力されている。
メモリセルまたは、ＩＯレジスタを選択するために、下
位ｂｉｔのアドレスバスがそのまま入力されている。
−力、チップセレクト信号Ｓｃは、このＩ ０７Ｍ （
ｉ）が選択されると常に出力される信号であるため、こ
のボード上に常に一定レベルに保持されている信号（Ｇ
ＮＤと同じレベル）とゲートを取ることにより選択され
、がっ、ボードが実装されている状態の場合のみ、ゲー
ト回路９より選択確認信号Ｓｉが発生する。
ｉ）が選択されると常に出力される信号であるため、こ
のボード上に常に一定レベルに保持されている信号（Ｇ
ＮＤと同じレベル）とゲートを取ることにより選択され
、がっ、ボードが実装されている状態の場合のみ、ゲー
ト回路９より選択確認信号Ｓｉが発生する。
第３図は、第１図におけるＯＲ回路３の詳細説明図であ
る。第１図に示すＯＲ回路３は、ワイヤードＯＲ回路構
成となっている。
る。第１図に示すＯＲ回路３は、ワイヤードＯＲ回路構
成となっている。
第３図において、１ｏはＩＯ／Ｍのゲート回路（排他的
論理和）、Ｒは抵抗、Ｓ、〜Ｓｎは選択確認信号、Ｓは
選択確認信号である。
論理和）、Ｒは抵抗、Ｓ、〜Ｓｎは選択確認信号、Ｓは
選択確認信号である。
チップセレクト１．〜．ｎは排他的に選択されるので、
選択確認信号Ｓ８．〜．Ｓｎが二つ選択されるというこ
とはない。オンボード信号は、ボード上に回路がある場
合にのみアクティブとなる信号である。
選択確認信号Ｓ８．〜．Ｓｎが二つ選択されるというこ
とはない。オンボード信号は、ボード上に回路がある場
合にのみアクティブとなる信号である。
このようにして、ＣＰＵ１がアクセスできる１１０イン
ターフエイス、メモリ容量を正確に知ることができる。
ターフエイス、メモリ容量を正確に知ることができる。
効果
以上説明したように、本発明によれば、システムの構成
を簡単な回路構成で正確に認識することにより、最適な
プログラムを実行することができる。
を簡単な回路構成で正確に認識することにより、最適な
プログラムを実行することができる。
第１図は本発明の一実施例を示す情報処理装置の構成ブ
ロック図、第２図はＩ Ｏ／Ｍ （ｉ）の構成図、第３
図は第１図のＯＲ回路の詳細説明図である。 １：ｃＰ［Ｊ、２：ラッチ回路、３：ＯＲ回路、４ ：
１０／Ｍ群、５ニアドレスバス、６：データバス、７
：アドレスセレクタ、ｌＯ：排他的論理和、ＳＩ ＋
８２ ＋ ８３ ＋ ”・＋ Ｓｌ＋ 、、、ｓｎ：選
択確認信号、Ｒ：抵抗、Ｓ：選択確認信号、Ｔ ： ）
ＩＪガー信号。 第 １ 図
ロック図、第２図はＩ Ｏ／Ｍ （ｉ）の構成図、第３
図は第１図のＯＲ回路の詳細説明図である。 １：ｃＰ［Ｊ、２：ラッチ回路、３：ＯＲ回路、４ ：
１０／Ｍ群、５ニアドレスバス、６：データバス、７
：アドレスセレクタ、ｌＯ：排他的論理和、ＳＩ ＋
８２ ＋ ８３ ＋ ”・＋ Ｓｌ＋ 、、、ｓｎ：選
択確認信号、Ｒ：抵抗、Ｓ：選択確認信号、Ｔ ： ）
ＩＪガー信号。 第 １ 図
Claims (1)
- ＣＰＵ、複数の周辺機器、複数のメモリ等を有する情報
処理装置において、各周辺機器、あるいは各メモリ等を
選択するためのＣＰＵからの選択信号を受け、前記周辺
機器、あるいはメモリ等が実装されているときのみ、前
記選択信号を送り返す手段と、送り返された前記選択信
号を取り込む手段を設けたことを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14740184A JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14740184A JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6126159A true JPS6126159A (ja) | 1986-02-05 |
Family
ID=15429451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14740184A Pending JPS6126159A (ja) | 1984-07-16 | 1984-07-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6126159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249259A (ja) * | 1986-04-23 | 1987-10-30 | Mitsubishi Electric Corp | コンピユ−タシステム |
-
1984
- 1984-07-16 JP JP14740184A patent/JPS6126159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62249259A (ja) * | 1986-04-23 | 1987-10-30 | Mitsubishi Electric Corp | コンピユ−タシステム |
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