JPS6339945B2 - - Google Patents
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- JPS6339945B2 JPS6339945B2 JP55075548A JP7554880A JPS6339945B2 JP S6339945 B2 JPS6339945 B2 JP S6339945B2 JP 55075548 A JP55075548 A JP 55075548A JP 7554880 A JP7554880 A JP 7554880A JP S6339945 B2 JPS6339945 B2 JP S6339945B2
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- 239000013598 vector Substances 0.000 claims description 74
- 238000012545 processing Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005192 partition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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Description
【発明の詳細な説明】
本発明は、ベクトル演算が高速に実行可能なベ
クトル処理向きデイジタル型電子計算機（以下こ
れをベクトルプロセツサとよぶ）に関し、特にベ
クトルを格納するベクトルレジスタの出力信号線
数を一定のまま、ベクトルレジスタ数を増加させ
ることが可能なベクトルレジスタ制御方式に関す
る。
クトル処理向きデイジタル型電子計算機（以下こ
れをベクトルプロセツサとよぶ）に関し、特にベ
クトルを格納するベクトルレジスタの出力信号線
数を一定のまま、ベクトルレジスタ数を増加させ
ることが可能なベクトルレジスタ制御方式に関す
る。
従来のベクトルプロセツサ（例えば米国特許第
4128880号参照）においてベクトル演算をする場
合、第１図のごとくベクトルレジスタVRに格納
されたベクトル要素間で演算する方式がある。こ
のとき、使用するベクトルレジスタVRは図のご
とく、命令レジスタIRのＲ１，Ｒ２，Ｒ３のレ
ジスタ指定フイールドにより指定する。
4128880号参照）においてベクトル演算をする場
合、第１図のごとくベクトルレジスタVRに格納
されたベクトル要素間で演算する方式がある。こ
のとき、使用するベクトルレジスタVRは図のご
とく、命令レジスタIRのＲ１，Ｒ２，Ｒ３のレ
ジスタ指定フイールドにより指定する。
ところで、ベクトルレジスタVRは通常、メモ
リ素子により構成される。ベクトルレジスタVR0
〜VRo-1とその周辺の概略回路をあらわしたのが
第２図である。すなわち、命令レジスタIRのう
ち、Ｒ２およびＲ３フイールドの内容は、図のご
とくそれぞれセレクタＡ、Ｂを制御し、Ｒ２，Ｒ
３フイールド中に指定されるベクトル・レジスタ
VRi，VRjの出力を選択して演算器に送出する。
一方、Ｒ１フイールドの内容はデコーダによつて
デコードされてVRkの書込み許可信号となる。
これにより、演算器の出力は、Ｒ１フイールドで
指定されたVRkの１つに格納される。各VRl内の
どのベクトル要素をセレクタに送出するか、また
はどのベクトル要素の領域に格納するかを指定す
るのが、各VRlに設けられたアドレスレジスタ
ARで通常、アドレスレジスタを＋１加算器ADD
により１ずつ増加させて、レジスタREGを介す
ることにより次々とベクトル要素を読出したり、
また格納していく。
リ素子により構成される。ベクトルレジスタVR0
〜VRo-1とその周辺の概略回路をあらわしたのが
第２図である。すなわち、命令レジスタIRのう
ち、Ｒ２およびＲ３フイールドの内容は、図のご
とくそれぞれセレクタＡ、Ｂを制御し、Ｒ２，Ｒ
３フイールド中に指定されるベクトル・レジスタ
VRi，VRjの出力を選択して演算器に送出する。
一方、Ｒ１フイールドの内容はデコーダによつて
デコードされてVRkの書込み許可信号となる。
これにより、演算器の出力は、Ｒ１フイールドで
指定されたVRkの１つに格納される。各VRl内の
どのベクトル要素をセレクタに送出するか、また
はどのベクトル要素の領域に格納するかを指定す
るのが、各VRlに設けられたアドレスレジスタ
ARで通常、アドレスレジスタを＋１加算器ADD
により１ずつ増加させて、レジスタREGを介す
ることにより次々とベクトル要素を読出したり、
また格納していく。
ここで、VRの数はプログラムの作成のしやす
さ、あるいはベクトルプロセツサの性能向上のた
めに、できるだけ多数であることが要求される。
一方、これはハードウエア設計上の大きな問題の
１つとなる。例えば、VRの数を16とすると、こ
の場合、１つのセレクタには、VRの出力である
８バイト（信号線はデータ線、パリテイ線含めて
72本）×16の入力があり、８バイトの出力がある。
従つて入力として1152本の信号線があり、出力と
して72本の信号線があることになる。このような
セレクタが、演算器の数（演算器は１つではな
く、数個あるのが普通）の２倍（ベクトルを演算
するため）だけ必要となる。VRの数が３２とな
るとセレクタの入力信号線は2302本、６４となる
と4604本となる。ベクトル選択動作を高速で動作
させるためには、セレクタをLSI化する必要があ
るが、LSIのピン数には限界（LSIのピン数は多
くても80〜100ピンが限度）があり、上記のよう
な多数の入力信号のセレクタを実現するには多数
のLSIを配置する必要がある。たとえば、64個の
VRのセレクタをLSIで構成するには、1LSIにて
１ビツト分のセレクタ（64ビツト入力、１ビツト
出力）しか構成できない。従つて８バイトのセレ
クタには72個のLSIが必要となり、これらLSIを
実装するプリント基板も数枚に及ぶ。このため、
VR用のメモリ素子からセレクタ用LSIまでの信
号線が長くなつて信号伝播に時間を要し、ベクト
ルプロセツサの高速化が阻まれることになる。
さ、あるいはベクトルプロセツサの性能向上のた
めに、できるだけ多数であることが要求される。
一方、これはハードウエア設計上の大きな問題の
１つとなる。例えば、VRの数を16とすると、こ
の場合、１つのセレクタには、VRの出力である
８バイト（信号線はデータ線、パリテイ線含めて
72本）×16の入力があり、８バイトの出力がある。
従つて入力として1152本の信号線があり、出力と
して72本の信号線があることになる。このような
セレクタが、演算器の数（演算器は１つではな
く、数個あるのが普通）の２倍（ベクトルを演算
するため）だけ必要となる。VRの数が３２とな
るとセレクタの入力信号線は2302本、６４となる
と4604本となる。ベクトル選択動作を高速で動作
させるためには、セレクタをLSI化する必要があ
るが、LSIのピン数には限界（LSIのピン数は多
くても80〜100ピンが限度）があり、上記のよう
な多数の入力信号のセレクタを実現するには多数
のLSIを配置する必要がある。たとえば、64個の
VRのセレクタをLSIで構成するには、1LSIにて
１ビツト分のセレクタ（64ビツト入力、１ビツト
出力）しか構成できない。従つて８バイトのセレ
クタには72個のLSIが必要となり、これらLSIを
実装するプリント基板も数枚に及ぶ。このため、
VR用のメモリ素子からセレクタ用LSIまでの信
号線が長くなつて信号伝播に時間を要し、ベクト
ルプロセツサの高速化が阻まれることになる。
本発明は、上述した欠点を解消するために、ベ
クトルレジスタ指定に一定の制約を加えることに
より、複数ベクトルレジスタ出力から１出力を選
択するセレクタの入力信号線数を一定のまま、ベ
クトルレジスタ数を容易に増加させ得る手段を提
供するものである。
クトルレジスタ指定に一定の制約を加えることに
より、複数ベクトルレジスタ出力から１出力を選
択するセレクタの入力信号線数を一定のまま、ベ
クトルレジスタ数を容易に増加させ得る手段を提
供するものである。
上記の目的を達成するために、本発明を用いる
ベクトルプロセツサにおいては、ベクトルレジス
タVRの構成に際して、指定されたVR番号をNVR
とすると、mod（NVR，2m）（NVRを2mで除した剰
余）が同一のVRは同一のメモリ素子内に入れる
ことにより、セレクタの入力信号線数を８バイト
×2mにおさえ、VR数が増加してもセレクタの入
力信号線数はかわらないようにする。従つて、た
とえばVR1とVRi+2 m，VRi+2 m+1等は同一メモリ
素子に入れるため、ベクトル命令のＲ１，Ｒ２，
Ｒ３フイールドにこれらの関係にあるVRは同時
に指定できない。このため、命令実行前にVRの
指定の関係をあらかじめチエツクし、不当な指定
関係にある場合には実行を抑止する。
ベクトルプロセツサにおいては、ベクトルレジス
タVRの構成に際して、指定されたVR番号をNVR
とすると、mod（NVR，2m）（NVRを2mで除した剰
余）が同一のVRは同一のメモリ素子内に入れる
ことにより、セレクタの入力信号線数を８バイト
×2mにおさえ、VR数が増加してもセレクタの入
力信号線数はかわらないようにする。従つて、た
とえばVR1とVRi+2 m，VRi+2 m+1等は同一メモリ
素子に入れるため、ベクトル命令のＲ１，Ｒ２，
Ｒ３フイールドにこれらの関係にあるVRは同時
に指定できない。このため、命令実行前にVRの
指定の関係をあらかじめチエツクし、不当な指定
関係にある場合には実行を抑止する。
以下、本発明を実施例によつて詳しく説明す
る。第３図は本発明の詳細をあらわしたものであ
る。図中、１１は命令レジスタのうち、レジスタ
指定フイールドのみをとり出したものである。Ｒ
１，Ｒ２，Ｒ３の各レジスタ指定フイールドはｒ
ビツトあるとし、このうち、下のｍビツトが同時
に指定可能なベクトルレジスタ（VR）を指定す
るものとする。メモリ装置はM0からM2 m -1まで
の2m個用意し、メモリMiには、ベクトルレジス
タVRi，VRi+2 m，VRi+2 m+1，…，VRi+2r-2 mまで
の2r-m個を格納する。つまり、VRi，VRi+2 m，
VRi+2 m+1，…，VRi+2 r -2 mは同時に指定すること
はできない。この指定をした場合には、命令の実
行ができないので実行を抑止する必要がある。こ
れを検出するために、レジスタ１１の各レジスタ
指定フイールドの下ｍビツトを比較する。図にお
いて、１２はＲ１，Ｒ２フイールドの比較器，１
３はＲ１，Ｒ３フイールドの比較器、２３はＲ
２，Ｒ３フイールドの比較器で、比較器は下位ｍ
ビツトの２つの入力がすべて一致すると出力が１
になるように構成されている。３つの比較器１
２，１３，２３の出力は１６のオアゲートでオア
され、信号線１７で制御回路（ここには図示して
いない）に報告される。Ｒ１，Ｒ２，Ｒ３フイー
ルドの下ｍビツトのいずれか２つ以上が等しい
と、信号線１７が“１”となり、これが制御回路
に報告されて指定例外の割込みを起し、命令の実
行を抑止することになる。
る。第３図は本発明の詳細をあらわしたものであ
る。図中、１１は命令レジスタのうち、レジスタ
指定フイールドのみをとり出したものである。Ｒ
１，Ｒ２，Ｒ３の各レジスタ指定フイールドはｒ
ビツトあるとし、このうち、下のｍビツトが同時
に指定可能なベクトルレジスタ（VR）を指定す
るものとする。メモリ装置はM0からM2 m -1まで
の2m個用意し、メモリMiには、ベクトルレジス
タVRi，VRi+2 m，VRi+2 m+1，…，VRi+2r-2 mまで
の2r-m個を格納する。つまり、VRi，VRi+2 m，
VRi+2 m+1，…，VRi+2 r -2 mは同時に指定すること
はできない。この指定をした場合には、命令の実
行ができないので実行を抑止する必要がある。こ
れを検出するために、レジスタ１１の各レジスタ
指定フイールドの下ｍビツトを比較する。図にお
いて、１２はＲ１，Ｒ２フイールドの比較器，１
３はＲ１，Ｒ３フイールドの比較器、２３はＲ
２，Ｒ３フイールドの比較器で、比較器は下位ｍ
ビツトの２つの入力がすべて一致すると出力が１
になるように構成されている。３つの比較器１
２，１３，２３の出力は１６のオアゲートでオア
され、信号線１７で制御回路（ここには図示して
いない）に報告される。Ｒ１，Ｒ２，Ｒ３フイー
ルドの下ｍビツトのいずれか２つ以上が等しい
と、信号線１７が“１”となり、これが制御回路
に報告されて指定例外の割込みを起し、命令の実
行を抑止することになる。
一方、VRi，VRi+2 m，VRi+2 m+1…は、同一メ
モリ素子に入つているので、VR指定時にこれを
区別する必要がある。以下にこの方式を説明す
る。図は、2m個のVRのうちVRi，VRj，VRRを
とりあげ、とくにVRiを詳細に示しているが各
VRはすべて同一の構成である。以下では、VRi
について詳細に説明する。
モリ素子に入つているので、VR指定時にこれを
区別する必要がある。以下にこの方式を説明す
る。図は、2m個のVRのうちVRi，VRj，VRRを
とりあげ、とくにVRiを詳細に示しているが各
VRはすべて同一の構成である。以下では、VRi
について詳細に説明する。
VRi中にある１ｉはメモリ素子で、DIはデー
タ入力、DOはデータ出力、Ａはアドレス入力、
WEは書込み制御端子である。これは従来のVR
を構成するメモリ素子と同一である。ただし、メ
モリ素子内に、VRi，VRi+2 m，…，VRi+2 r -2 m一
括して入つている点が従来と異なる。これを区別
するための区分レジスタが５ｉである。５ｉとア
ドレスレジスタ２ｉの出力をあわせて、メモリ素
子１ｉのアドレス入力とする。アドレスレジスタ
２ｉおよびその＋１加算器４ｉ、その出力のラツ
チ３ｉの制御は従来と同一である。区分レジスタ
５ｉはセレクタ６ｉの出力を保持する。セレクタ
６ｉには、レジスタ１１の各フイールドの上位
（ｒ−ｍ）ビツトの出力７１，７２，７３が選択
されるデータとして入力されている。また、これ
らの選択制御線として、レジスタ１１の各フイー
ルドの下ｍビツトをデコーダ８，９，１０でデコ
ードした出力８ｉ，９ｉ，１０ｉが入力されてい
る。デコーダ８〜１０は、入力データが２ｉのと
き、メモリ装置Miに接続された制御線８ｉ，９
ｉ，１０ｉを１にするようになつている。セレク
タ６ｉは、制御線８ｉが１のとき入力データ線７
１を、制御線９ｉが１のとき入力データ線７２
を、制御線１０ｉが１のとき入力データ線７３を
選択する。制御線が２つ以上１のときには前述の
ように別の回路でチエツクしているので、セレク
タ６ｉの動作は保障しなくてよい。セレクタ６ｉ
により選ばれた（ｒ−ｍ）ビツトは、アドレスレ
ジスタ２ｉ内のデータとともに、メモリ素子１ｉ
をアクセスするアドレスを形成する。すなわち
（ｒ−ｍ）ビツトのデータは、メモリ素子１ｉを
2r-m個に分割して得られる領域の１つすなわち、
１つのベクトルレジスタ領域を指定し、アドレス
レジスタ２ｉ内のデータは、この指定されたベク
トルレジスタ領域内のベクトル要素の１つを指定
するのに用いられる。
タ入力、DOはデータ出力、Ａはアドレス入力、
WEは書込み制御端子である。これは従来のVR
を構成するメモリ素子と同一である。ただし、メ
モリ素子内に、VRi，VRi+2 m，…，VRi+2 r -2 m一
括して入つている点が従来と異なる。これを区別
するための区分レジスタが５ｉである。５ｉとア
ドレスレジスタ２ｉの出力をあわせて、メモリ素
子１ｉのアドレス入力とする。アドレスレジスタ
２ｉおよびその＋１加算器４ｉ、その出力のラツ
チ３ｉの制御は従来と同一である。区分レジスタ
５ｉはセレクタ６ｉの出力を保持する。セレクタ
６ｉには、レジスタ１１の各フイールドの上位
（ｒ−ｍ）ビツトの出力７１，７２，７３が選択
されるデータとして入力されている。また、これ
らの選択制御線として、レジスタ１１の各フイー
ルドの下ｍビツトをデコーダ８，９，１０でデコ
ードした出力８ｉ，９ｉ，１０ｉが入力されてい
る。デコーダ８〜１０は、入力データが２ｉのと
き、メモリ装置Miに接続された制御線８ｉ，９
ｉ，１０ｉを１にするようになつている。セレク
タ６ｉは、制御線８ｉが１のとき入力データ線７
１を、制御線９ｉが１のとき入力データ線７２
を、制御線１０ｉが１のとき入力データ線７３を
選択する。制御線が２つ以上１のときには前述の
ように別の回路でチエツクしているので、セレク
タ６ｉの動作は保障しなくてよい。セレクタ６ｉ
により選ばれた（ｒ−ｍ）ビツトは、アドレスレ
ジスタ２ｉ内のデータとともに、メモリ素子１ｉ
をアクセスするアドレスを形成する。すなわち
（ｒ−ｍ）ビツトのデータは、メモリ素子１ｉを
2r-m個に分割して得られる領域の１つすなわち、
１つのベクトルレジスタ領域を指定し、アドレス
レジスタ２ｉ内のデータは、この指定されたベク
トルレジスタ領域内のベクトル要素の１つを指定
するのに用いられる。
レジスタ指定フイールドＲ２，Ｒ３がたとえ
ば、メモリ装置Mj，Mk内のベクトルレジスタを
それぞれ指定していると、デコーダ９，１０の出
力に応答してメモリ装置Mj，Mkから、これらの
レジスタ指定フイールドで指定されたベクトルレ
ジスタ内のアドレスレジスタで指定される要素が
それぞれセレクタ３０，４０へ続出される。セレ
クタ３０，４０は、それぞれ、レジスタ指定フイ
ールドＲ２，Ｒ３の下位ｍビツトに応答して、メ
モリ装置Mj，Mkの出力をセレクトし演算器（図
示せず）に出力する。図では、セレクタ３０，４
０の制御信号線は省略してある。一方、レジスタ
指定フイールドＲ１が、たとえば、メモリ装置
Mi内のベクトルレジスタを指定しているとメモ
リ装置Miは、デコーダ８からの出力を書込み信
号（WE）端子に受けて、演算器による演算結果
を、レジスタ指定で指定されるベクトルレジスタ
内の、アドレスレジスタ２ｉで指定される要素領
域に書込む。
ば、メモリ装置Mj，Mk内のベクトルレジスタを
それぞれ指定していると、デコーダ９，１０の出
力に応答してメモリ装置Mj，Mkから、これらの
レジスタ指定フイールドで指定されたベクトルレ
ジスタ内のアドレスレジスタで指定される要素が
それぞれセレクタ３０，４０へ続出される。セレ
クタ３０，４０は、それぞれ、レジスタ指定フイ
ールドＲ２，Ｒ３の下位ｍビツトに応答して、メ
モリ装置Mj，Mkの出力をセレクトし演算器（図
示せず）に出力する。図では、セレクタ３０，４
０の制御信号線は省略してある。一方、レジスタ
指定フイールドＲ１が、たとえば、メモリ装置
Mi内のベクトルレジスタを指定しているとメモ
リ装置Miは、デコーダ８からの出力を書込み信
号（WE）端子に受けて、演算器による演算結果
を、レジスタ指定で指定されるベクトルレジスタ
内の、アドレスレジスタ２ｉで指定される要素領
域に書込む。
以上から分かるように、セレクタ３０，４０の
選択のための信号は、ｒビツトのレジスタ指定フ
イールドＲ２，Ｒ３の内のｍビツトのみでよく、
ベクトルレジスタ数を増大させても、メモリ装置
数を増大させない限り、この信号数は増大しな
い。
選択のための信号は、ｒビツトのレジスタ指定フ
イールドＲ２，Ｒ３の内のｍビツトのみでよく、
ベクトルレジスタ数を増大させても、メモリ装置
数を増大させない限り、この信号数は増大しな
い。
以上のように、本発明によれば、演算器へ入力
するデータをセレクトするセレクタへの入力デー
タ数は、ベクトルレジスタの数よりも少くでき
る。メモリ素子１ｉは、実際には複数のメモリ素
子に分割してもよい。この場合には、第４図に示
すように通常のメモリ素子の入力端子の一つであ
るチツプイネーブル（CE）端子を利用し、先先
の説明におけるアドレス入力の内、（ｒ−ｍ）ビ
ツトをデコードするためのデコーダ２０を設ける
とともに、その出力をCE端子に接続する。第４
図は、メモリ素子は従来と同一サイズのものを使
用し、増加させたVRの分つまり2r-m個だけメモ
リ素子m0〜ｍ（2r-m−１）を追加させた場合の構
成を示す。この場合、区分レジスタ５ｉの内容が
デコーダ２０によりデコードされ、対応するメモ
リ素子にチツプイネーブル信号が出力される。メ
モリ素子mo〜ｍ（2r-m−１）の出力は、オアされ
てセレクタ３０，４０（第３図と同じもの）に入
力される。第４図において、区分レジスタへのデ
ータの書込み、書込み許可信号の発生、アドレス
レジスタの更新は、第３図の場合と同じ回路によ
り実現されるが、これらの回路は、簡単化のため
に図示されていない。
するデータをセレクトするセレクタへの入力デー
タ数は、ベクトルレジスタの数よりも少くでき
る。メモリ素子１ｉは、実際には複数のメモリ素
子に分割してもよい。この場合には、第４図に示
すように通常のメモリ素子の入力端子の一つであ
るチツプイネーブル（CE）端子を利用し、先先
の説明におけるアドレス入力の内、（ｒ−ｍ）ビ
ツトをデコードするためのデコーダ２０を設ける
とともに、その出力をCE端子に接続する。第４
図は、メモリ素子は従来と同一サイズのものを使
用し、増加させたVRの分つまり2r-m個だけメモ
リ素子m0〜ｍ（2r-m−１）を追加させた場合の構
成を示す。この場合、区分レジスタ５ｉの内容が
デコーダ２０によりデコードされ、対応するメモ
リ素子にチツプイネーブル信号が出力される。メ
モリ素子mo〜ｍ（2r-m−１）の出力は、オアされ
てセレクタ３０，４０（第３図と同じもの）に入
力される。第４図において、区分レジスタへのデ
ータの書込み、書込み許可信号の発生、アドレス
レジスタの更新は、第３図の場合と同じ回路によ
り実現されるが、これらの回路は、簡単化のため
に図示されていない。
第１図はベクトル演算のようすを示す図、第２
図は従来のベクトルレジスタ制御を示す図、第３
図は本発明におけるベクトルレジスタ制御を示す
図、第４図は本発明におけるベクトルレジスタの
メモリ素子の構成の一例を示す図である。第３図
において１ｉは複数個のベクトルレジスタを入れ
たメモリ素子、２ｉは各ベクトルレジスタ内のベ
クトル要素をポイントするアドレスレジスタ、４
ｉは＋１加算器、３ｉはその出力の保持レジス
タ、５ｉは、同一メモリ素子内にある複数ベクト
ルレジスタを区別するための区分レジスタ、６ｉ
は、レジスタ指定の上位ビツトデータを選択する
セレクタ、８〜１０はレジスタ指定の下位ビツト
のデコーダ、１１は命令レジスタのレジスタ指定
フイールド部分、１２，１３，２３はレジスタ指
定における同一番号指定検出用の比較器である。
図は従来のベクトルレジスタ制御を示す図、第３
図は本発明におけるベクトルレジスタ制御を示す
図、第４図は本発明におけるベクトルレジスタの
メモリ素子の構成の一例を示す図である。第３図
において１ｉは複数個のベクトルレジスタを入れ
たメモリ素子、２ｉは各ベクトルレジスタ内のベ
クトル要素をポイントするアドレスレジスタ、４
ｉは＋１加算器、３ｉはその出力の保持レジス
タ、５ｉは、同一メモリ素子内にある複数ベクト
ルレジスタを区別するための区分レジスタ、６ｉ
は、レジスタ指定の上位ビツトデータを選択する
セレクタ、８〜１０はレジスタ指定の下位ビツト
のデコーダ、１１は命令レジスタのレジスタ指定
フイールド部分、１２，１３，２３はレジスタ指
定における同一番号指定検出用の比較器である。
Claims (1)
- 【特許請求の範囲】 １ 共通のデータ入力端および共通のデータ出力
端を介してそれぞれデータ入力およびデータ出力
を行うように構成された複数のベクトルレジスタ
からなるベクトルレジスタ群を複数有するように
群分けされた複数のベクトルレジスタと、 少くとも一つの演算器と、 該複数のベクトルレジスタ群のデータ出力端の
一つを該演算器の入力端に選択的に接続する手段
と、 命令が指定するベクトルレジスタ番号に応答し
て、該指定された番号のベクトルレジスタが属す
る一つのベクトルレジスタ群のデータ出力端を選
択するように該接続手段に指示し、該一つのベク
トルレジスタに対して選択的に読み出し動作の実
行を指示する制御手段と を有するベクトル処理装置。 ２ 該接続手段は、該複数のベクトルレジスタ群
のデータ出力端の一つを該演算器の第１の入力端
に接続する第１の接続手段と、該複数のベクトル
レジスタ群のデータ出力端の一つを該演算器の第
２の入力端に接続する第２の接続手段からなり、 該制御手段は、命令が指定する第１，第２のベ
クトルレジスタ番号の各々に応答して、該第１，
第２のベクトルレジスタ番号をそれぞれ有する第
１，第２のベクトルレジスタが同一ベクトルレジ
スタ群に属するか否かを判別する手段と、該第
１，第２のベクトルレジスタが異なる群に属する
ときに、該第１，第２のベクトルレジスタが属す
るベクトルレジスタ群の出力端をそれぞれ該第
１，第２の入力端に接続するように該第１，第２
の接続手段に指示し、該第１，第２のベクトルレ
ジスタに対して読み出し動作の実行を指示する手
段とを有する第１項のベクトル処理装置。 ３ 該制御手段は該接続手段への接続の指令を、
命令が指定するベクトルレジスタ番号の上位ビツ
トに基づいて行い、該番号のベクトルレジスタへ
の読み出しの指定は、該番号の下位ビツトに基づ
いて実行するものである第２項のベクトル処理装
置。 ４ 同一群内のベクトルレジスタは、共通のメモ
リ装置内の異なる領域に形成されていることを特
徴とする第１項から第３項のいずれか一つのベク
トル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554880A JPS573172A (en) | 1980-06-06 | 1980-06-06 | Vector register control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7554880A JPS573172A (en) | 1980-06-06 | 1980-06-06 | Vector register control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS573172A JPS573172A (en) | 1982-01-08 |
| JPS6339945B2 true JPS6339945B2 (ja) | 1988-08-09 |
Family
ID=13579352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7554880A Granted JPS573172A (en) | 1980-06-06 | 1980-06-06 | Vector register control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS573172A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965378A (ja) * | 1982-10-06 | 1984-04-13 | Fujitsu Ltd | ベクトル処理装置のレジスタ連結処理方式 |
| JPS6479860A (en) * | 1987-09-21 | 1989-03-24 | Hitachi Ltd | Vector processor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493342A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Vector register |
-
1980
- 1980-06-06 JP JP7554880A patent/JPS573172A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493342A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Vector register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS573172A (en) | 1982-01-08 |
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