JPH0241502A - プログラマブル・コントローラ - Google Patents
プログラマブル・コントローラInfo
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- JPH0241502A JPH0241502A JP12271689A JP12271689A JPH0241502A JP H0241502 A JPH0241502 A JP H0241502A JP 12271689 A JP12271689 A JP 12271689A JP 12271689 A JP12271689 A JP 12271689A JP H0241502 A JPH0241502 A JP H0241502A
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- 238000010168 coupling process Methods 0.000 claims 13
- 238000005859 coupling reaction Methods 0.000 claims 13
- 238000000034 method Methods 0.000 abstract description 4
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- 238000001514 detection method Methods 0.000 description 4
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- YAVWDJDEOLOYQO-UHFFFAOYSA-N OOOOOOOOOO Chemical compound OOOOOOOOOO YAVWDJDEOLOYQO-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1185—Feedback of output status to input module and compare with command
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は6111Mlプログラムの実行に応答して機械
を操作する異なる機能を実行する複数個のモジュールを
有するプログラマブル・コントローラに関係し、特にプ
ログラマブル・コントローラ内のモジュールの各型式を
識別゛する機構に関係する。
を操作する異なる機能を実行する複数個のモジュールを
有するプログラマブル・コントローラに関係し、特にプ
ログラマブル・コントローラ内のモジュールの各型式を
識別゛する機構に関係する。
(従来の技術)
、プログラマブル・コントローラは標準的には組立ライ
ンや機械工具のような工業tj!器に接続され、記憶し
た&1lIllIlプログラムに従って機器を連続的に
操作する。このようなプログラマブル・コントローラの
1例は米国特許第4.293,924号に開示され、い
くつかの機能モジュールを含むラックから構成される。
ンや機械工具のような工業tj!器に接続され、記憶し
た&1lIllIlプログラムに従って機器を連続的に
操作する。このようなプログラマブル・コントローラの
1例は米国特許第4.293,924号に開示され、い
くつかの機能モジュールを含むラックから構成される。
ラックのバックプレーンは機能モジュールを電気的に結
合する信号バスとコネクタを提供する。これらのモジュ
ールの1つは制御70グラムを連続的に実行するプロセ
ッサを含む。制御プログラムはプロセッサ・モジュール
内のメモリに記憶され、制御機器上の選択した検出装置
の状態を検査し、又は1個以上の検査した検出装置の状
態しだいで制御機器の選択した操作装置を付勢消勢する
よう実行する。ラック内には、プロセッサを検出及び操
作装置へインターフェースする多数の入出力(Ilo)
モジュールも含まれる。特定のプログラマブル・コント
ローラは交流入出力、直流入出力、アナログ入出力、間
又は閏ループ位置決モジュールのような各種の異なる型
式のI10モジュールを有する。
合する信号バスとコネクタを提供する。これらのモジュ
ールの1つは制御70グラムを連続的に実行するプロセ
ッサを含む。制御プログラムはプロセッサ・モジュール
内のメモリに記憶され、制御機器上の選択した検出装置
の状態を検査し、又は1個以上の検査した検出装置の状
態しだいで制御機器の選択した操作装置を付勢消勢する
よう実行する。ラック内には、プロセッサを検出及び操
作装置へインターフェースする多数の入出力(Ilo)
モジュールも含まれる。特定のプログラマブル・コント
ローラは交流入出力、直流入出力、アナログ入出力、間
又は閏ループ位置決モジュールのような各種の異なる型
式のI10モジュールを有する。
この種のプログラマブル・コントローラの利点の1つは
、I10モジュール型式のU在を変更することにより、
広範囲の機器を操作できるよう構成可能な点であり、そ
の構成も機器への変更にともなって変更可能な点である
。しかしながら、この利点は、プログラマブル・コント
ローラ中のモジュールを異なる型式のものと交換した時
に制御プログラムをこれに応じて編集しなければならな
い点に問題を生じる。[10モジユールの1つを異なる
型式のモジュールと不注意に交換した場合、又は対応す
るプログラムの編集なしにI10モジュールの意図的な
交換が行なわれた場合、制御プログラムは機器を適当に
操作できず、ひどい結果となる可能性がある。
、I10モジュール型式のU在を変更することにより、
広範囲の機器を操作できるよう構成可能な点であり、そ
の構成も機器への変更にともなって変更可能な点である
。しかしながら、この利点は、プログラマブル・コント
ローラ中のモジュールを異なる型式のものと交換した時
に制御プログラムをこれに応じて編集しなければならな
い点に問題を生じる。[10モジユールの1つを異なる
型式のモジュールと不注意に交換した場合、又は対応す
るプログラムの編集なしにI10モジュールの意図的な
交換が行なわれた場合、制御プログラムは機器を適当に
操作できず、ひどい結果となる可能性がある。
それ故、$制御プログラムを実行する前に、プログラマ
ブル・コントローラは装置内の各110モジユールの型
式を識別し、各モジュールが制御プログラムの実行によ
り見出されると予想される型式のものに対応しているこ
とを確認可能であることが望ましい。従来、モジュール
識別はモジュールの読取専用メモリ中に1組の識別バイ
トを記憶させることにより行なわれた。しかしながら、
[非知性型J110モジュールはこのようなメモリを必
要とせず、識別用にのみこれらを追加することはコスト
的に有効ではない。
ブル・コントローラは装置内の各110モジユールの型
式を識別し、各モジュールが制御プログラムの実行によ
り見出されると予想される型式のものに対応しているこ
とを確認可能であることが望ましい。従来、モジュール
識別はモジュールの読取専用メモリ中に1組の識別バイ
トを記憶させることにより行なわれた。しかしながら、
[非知性型J110モジュールはこのようなメモリを必
要とせず、識別用にのみこれらを追加することはコスト
的に有効ではない。
(発明の要旨)
プログラマブル・コントローラは特定の機能を実行する
ため機械の操作を指示する1III mプログラムを実
行するプロセッサを有する。プログラマブル・コントロ
ーラには又プロセッサを機械の検出及び操作装置へイン
ターフェースする11J以上の入出カモジュールが含ま
れる。I10モジュールの各々はプロセッサにI10モ
ジュールの型式を識別させる回路を含む。この回路は入
力ポートと出力ポートを含み、望ましい実施例ではその
各々は並列データ・ビットの各々にraPを有する多重
ビツト並列ポートである。入力及び出力ポートの両方共
プロセッサによりアドレス可能であり、プロセッサが出
カポ−!・ヘデータを送信し、入力ポートからデータを
受信できる。入出力ポートは■10モジュールの特定の
型式に従って所定の方法で相互接続され、プロセッサ・
モジュールが出力ポートへデータを自込み、入力ポート
からデータを読出してI10モジュールの型式を識別で
きる。
ため機械の操作を指示する1III mプログラムを実
行するプロセッサを有する。プログラマブル・コントロ
ーラには又プロセッサを機械の検出及び操作装置へイン
ターフェースする11J以上の入出カモジュールが含ま
れる。I10モジュールの各々はプロセッサにI10モ
ジュールの型式を識別させる回路を含む。この回路は入
力ポートと出力ポートを含み、望ましい実施例ではその
各々は並列データ・ビットの各々にraPを有する多重
ビツト並列ポートである。入力及び出力ポートの両方共
プロセッサによりアドレス可能であり、プロセッサが出
カポ−!・ヘデータを送信し、入力ポートからデータを
受信できる。入出力ポートは■10モジュールの特定の
型式に従って所定の方法で相互接続され、プロセッサ・
モジュールが出力ポートへデータを自込み、入力ポート
からデータを読出してI10モジュールの型式を識別で
きる。
本発明の全体の目的は、プログラマブル・コント0−ラ
に含まれる各110モジユールの特性をプロセッサに識
別可能とするプログラマブル・コントローラを提供する
ことである。
に含まれる各110モジユールの特性をプロセッサに識
別可能とするプログラマブル・コントローラを提供する
ことである。
他の目的は、モジュールの入出力ポートを用いて前記識
別を提供することである。
別を提供することである。
さらに他の目的は、多数の異なる型式のモジュールを識
別可能とする方法で単一の入力及び単・−の出力ポート
を利用するモジュール特性を識別する装置を提供するこ
とである。
別可能とする方法で単一の入力及び単・−の出力ポート
を利用するモジュール特性を識別する装置を提供するこ
とである。
本発明の別な目的は、異なる型式のモジュール数が増大
するにつれ拡張可能な識別装置を提供することである。
するにつれ拡張可能な識別装置を提供することである。
(実施例)
最初に第1図及び第2図を参照すると、全体を10で指
示するプログラマブル・コントローラは各々別個の電源
14.15を有する2(1!Iのラック12.13を含
む。ラック12.13の各々は異なる機能モジュール1
6.17を受入可渣な多数のスロットを有する。受入れ
たモジュールをアクセスするため固有のアドレスが各ラ
ック・スロットに割当てられる。2個のラック12.1
3は又各々バックプレーン18.18’を含み、これは
Illllタモジュール167を相互接続し、電源14
.15からモジュールへ電力を与える電気的コネクタ及
び導体バスを有する。特に、バックプレーン18.18
’ は並列のアドレス・バス32、並列のデータ・バス
33.1組の1LlJIIl線34及び5ビット並列ス
ロット・アドレス・バス35を含む。別々のアドレス及
びデータ・バスが図示されているが、アドレス及びデー
タ信号の両方が時分υ1されている共通バスも使用可能
である。ラック中の各スロットには別々のコネクタがバ
ックプレーンに設けられ、これらのバスと制御線をスロ
ット中のモジュールへ接続する。多線り゛−プル20は
2つのラック12.13のバックプレーン18゜18′
を相互接続して19で指示する共通装置バックプレーン
を形成する。他の多線ケーブル20が第25ツク13か
ら図示していないプログラマブル・コントローラの他の
ラックへ装置バックプレーンを延長する。ラックはケー
ブル20.20′によりデージ−・チエインで接続され
る。
示するプログラマブル・コントローラは各々別個の電源
14.15を有する2(1!Iのラック12.13を含
む。ラック12.13の各々は異なる機能モジュール1
6.17を受入可渣な多数のスロットを有する。受入れ
たモジュールをアクセスするため固有のアドレスが各ラ
ック・スロットに割当てられる。2個のラック12.1
3は又各々バックプレーン18.18’を含み、これは
Illllタモジュール167を相互接続し、電源14
.15からモジュールへ電力を与える電気的コネクタ及
び導体バスを有する。特に、バックプレーン18.18
’ は並列のアドレス・バス32、並列のデータ・バス
33.1組の1LlJIIl線34及び5ビット並列ス
ロット・アドレス・バス35を含む。別々のアドレス及
びデータ・バスが図示されているが、アドレス及びデー
タ信号の両方が時分υ1されている共通バスも使用可能
である。ラック中の各スロットには別々のコネクタがバ
ックプレーンに設けられ、これらのバスと制御線をスロ
ット中のモジュールへ接続する。多線り゛−プル20は
2つのラック12.13のバックプレーン18゜18′
を相互接続して19で指示する共通装置バックプレーン
を形成する。他の多線ケーブル20が第25ツク13か
ら図示していないプログラマブル・コントローラの他の
ラックへ装置バックプレーンを延長する。ラックはケー
ブル20.20′によりデージ−・チエインで接続され
る。
第1ラツク12は、モジュールのメモリに記憶したユー
ザ定義制御プログラムを実行し、プログラマブル・コン
トローラ10に結合した機械を操作するプロセッサ・モ
ジュール16を含む。プログラマブル・コントローラの
動作を監視し、プロセッサ・モジュール16をプログラ
ムするためケーブル22によりプロセツナ・モジュール
16ヘプログラム端末21が接続される。プロセッサ・
モジュール16はバックブレーン・バス32,33.3
5と制御線34に接続される。
ザ定義制御プログラムを実行し、プログラマブル・コン
トローラ10に結合した機械を操作するプロセッサ・モ
ジュール16を含む。プログラマブル・コントローラの
動作を監視し、プロセッサ・モジュール16をプログラ
ムするためケーブル22によりプロセツナ・モジュール
16ヘプログラム端末21が接続される。プロセッサ・
モジュール16はバックブレーン・バス32,33.3
5と制御線34に接続される。
第1ラツク12は又プログラマブル・コントローラ10
により制御される機械の検出及び操作装置へプロセッサ
16を電気的にインターフェースする多数の入出カモジ
ュール17も含む。本明細占で用いるように、用語I1
0モジュールは被制御1機械の外部装置へインターフェ
ースするモジュールを参照する。このようなI10モジ
ュールは入力機能のみ、出力機能のみ、又は人力と出力
機能の両方を有する。入力機能を与えるI10モジュー
ルは、プロセッサ・モジュール16を被1i11御機械
の検出装置へ結合し、−力出力機能モジュールは被&l
J mI機械の操作装置へインターフェースする。I1
0モジュールの各々は交流入力又は出力装置か、直流入
力又は出力装置であるか、又はレゾルバや位置指示器の
ようなアナログ装置への入出力インターフェースを与え
る。標準的なプログラマブル・コントローラ1oは異な
る型式のI10モジュールの混在を含む。
により制御される機械の検出及び操作装置へプロセッサ
16を電気的にインターフェースする多数の入出カモジ
ュール17も含む。本明細占で用いるように、用語I1
0モジュールは被制御1機械の外部装置へインターフェ
ースするモジュールを参照する。このようなI10モジ
ュールは入力機能のみ、出力機能のみ、又は人力と出力
機能の両方を有する。入力機能を与えるI10モジュー
ルは、プロセッサ・モジュール16を被1i11御機械
の検出装置へ結合し、−力出力機能モジュールは被&l
J mI機械の操作装置へインターフェースする。I1
0モジュールの各々は交流入力又は出力装置か、直流入
力又は出力装置であるか、又はレゾルバや位置指示器の
ようなアナログ装置への入出力インターフェースを与え
る。標準的なプログラマブル・コントローラ1oは異な
る型式のI10モジュールの混在を含む。
第3図に概略的に図示するプロセッサ・モジュール16
の異なる構成部品は3本の内部バスの組、すなわち異な
る構成部品間を走行する多数の個々の制御線から構成さ
れるIII制御バス24、並列データ・バス25、並列
アドレス・バス26により相互接続される。マイクロブ
0セツサ28の型に応じて、アドレス及びデータ信号は
共有バス上に多重化され、特定時に共有バスにはどちら
の型の信号が担持されているかを指示する制御信号を有
する。マイクロブロセツ#j28はプログラマブル・コ
ントローラ10の全体の動作を制御する読取専用メモリ
(ROM)29に記憶されたオペレーティング・システ
ム・プログラムを実行し、ランダム・アクセス・メモリ
(RAM)30内に記憶されたユーザ定義の機械制御プ
ログラムを実行する。
の異なる構成部品は3本の内部バスの組、すなわち異な
る構成部品間を走行する多数の個々の制御線から構成さ
れるIII制御バス24、並列データ・バス25、並列
アドレス・バス26により相互接続される。マイクロブ
0セツサ28の型に応じて、アドレス及びデータ信号は
共有バス上に多重化され、特定時に共有バスにはどちら
の型の信号が担持されているかを指示する制御信号を有
する。マイクロブロセツ#j28はプログラマブル・コ
ントローラ10の全体の動作を制御する読取専用メモリ
(ROM)29に記憶されたオペレーティング・システ
ム・プログラムを実行し、ランダム・アクセス・メモリ
(RAM)30内に記憶されたユーザ定義の機械制御プ
ログラムを実行する。
RAM30には検出及び操作装置の状態を保持する標準
の入出力データ表も記憶されている。
の入出力データ表も記憶されている。
RAM30は又カウンタやタイマ、そしてオペレーティ
ング・システム及びユーザ制御プログラムを実行する際
にマイクロプロセッサ28により用いられる中間計算値
用の記憶位置も提供する。アドレス・デコーダ31は、
メモリ29.30と共に装置バックプレーン19をマイ
クロプロセッサがアクセス可能とする制御信号をバス2
4上に発生することによりモジュール・アドレス・バス
26を介して送られた特定のアドレスに応答する。
ング・システム及びユーザ制御プログラムを実行する際
にマイクロプロセッサ28により用いられる中間計算値
用の記憶位置も提供する。アドレス・デコーダ31は、
メモリ29.30と共に装置バックプレーン19をマイ
クロプロセッサがアクセス可能とする制御信号をバス2
4上に発生することによりモジュール・アドレス・バス
26を介して送られた特定のアドレスに応答する。
プロセッサ・モジュール16又は他のモジュールのどち
らかによる装置バックプレーンへのアクセスは、バス・
アクセス・アービトレーションを行ういくつかの公知回
路を含むバス間制御回路36により支配される。適正な
要求信号に応答して、バス間制御回路36は1組の両方
向データ・バッファ37を付勢し、プロセッサ・モジュ
ール16の内部データ・バスをバックプレーン・データ
・バス33へ結合する。同様に、内部バス制御部36は
1組のアドレス・バッファ38を付勢し、プロセッサ・
モジュール・アドレス・バス26をバックプレーン・ア
ドレス・バス32へ結合する。
らかによる装置バックプレーンへのアクセスは、バス・
アクセス・アービトレーションを行ういくつかの公知回
路を含むバス間制御回路36により支配される。適正な
要求信号に応答して、バス間制御回路36は1組の両方
向データ・バッファ37を付勢し、プロセッサ・モジュ
ール16の内部データ・バスをバックプレーン・データ
・バス33へ結合する。同様に、内部バス制御部36は
1組のアドレス・バッファ38を付勢し、プロセッサ・
モジュール・アドレス・バス26をバックプレーン・ア
ドレス・バス32へ結合する。
スロット・アドレス・ラッチ39はバス間制御回路36
により付勢されて、並列の5ビツト・データ語をプロセ
ッサ・モジュール・データ・バス25からバックプレー
ン・スロット・アドレス・バス35へ印加する。
により付勢されて、並列の5ビツト・データ語をプロセ
ッサ・モジュール・データ・バス25からバックプレー
ン・スロット・アドレス・バス35へ印加する。
バックプレーン19へのプロセッサ・モジュール16の
内部バスの相互接続はマイクロプロセッサ28がラック
12.13のI10モジュール17を選択的にアクセス
可能とする。プロセッサ・モジュール16の動作に関す
る限り、相互接続のラックは多くのスロットとモジュー
ルを有する1つの大きなラックとして見られる。このよ
うな装置では、プロセッサ・モジュール16に最近接の
スロットがスロット1と指定され、プロセッサ・モジュ
ールから離れる各スロットのアドレスはチェーンに沿っ
て増加する。第1ラツク12はプロセッサ・モジュール
を配置したものを含めて7個のスロット・アドレスO−
6を有し、第2ラツク13の4個のスロットはアドレス
7−10を有する。特定のモジュールをアドレスするた
め、マイクロプロセッサはモジュールのスロットのアド
レスをスロット・アドレス・ラツy−39に記憶する。
内部バスの相互接続はマイクロプロセッサ28がラック
12.13のI10モジュール17を選択的にアクセス
可能とする。プロセッサ・モジュール16の動作に関す
る限り、相互接続のラックは多くのスロットとモジュー
ルを有する1つの大きなラックとして見られる。このよ
うな装置では、プロセッサ・モジュール16に最近接の
スロットがスロット1と指定され、プロセッサ・モジュ
ールから離れる各スロットのアドレスはチェーンに沿っ
て増加する。第1ラツク12はプロセッサ・モジュール
を配置したものを含めて7個のスロット・アドレスO−
6を有し、第2ラツク13の4個のスロットはアドレス
7−10を有する。特定のモジュールをアドレスするた
め、マイクロプロセッサはモジュールのスロットのアド
レスをスロット・アドレス・ラツy−39に記憶する。
バス間IIJ I11回路36はスロット・アドレス・
ラッチ39を付勢して、装置バックプレーン19を越え
てその内容をスロット・アドレス・バス35へ印加する
。各ラックのバックプレーンは第2図に示すスロット・
アドレス処理回路40を含み、これは当該スロットのス
ロット選択信号を発生することによりラック内のスロッ
トのアドレスに応答する。スロット選択信号は各スロッ
トのモジュールを作動させて他のバックプレーン・バス
上の信号に応答する。スロット・アドレスが一旦送られ
ると、バス間制御回路36にアドレス・バッファ38の
組を付勢させることによりバックプレーン・アドレス・
バス32を介して選択したモジュール内の構成部のアド
レスを送信する。同時に、バス間制御回路36はデータ
・バッファ37の組を付勢するため、データはアドレス
されたI10モジュール17とプロセッサ・モジュール
16間で交換される。
ラッチ39を付勢して、装置バックプレーン19を越え
てその内容をスロット・アドレス・バス35へ印加する
。各ラックのバックプレーンは第2図に示すスロット・
アドレス処理回路40を含み、これは当該スロットのス
ロット選択信号を発生することによりラック内のスロッ
トのアドレスに応答する。スロット選択信号は各スロッ
トのモジュールを作動させて他のバックプレーン・バス
上の信号に応答する。スロット・アドレスが一旦送られ
ると、バス間制御回路36にアドレス・バッファ38の
組を付勢させることによりバックプレーン・アドレス・
バス32を介して選択したモジュール内の構成部のアド
レスを送信する。同時に、バス間制御回路36はデータ
・バッファ37の組を付勢するため、データはアドレス
されたI10モジュール17とプロセッサ・モジュール
16間で交換される。
このアドレッシング技術を用いることにより、プロセッ
サ・モジλ−ル16は入力モジュールからセンサ・デー
タを得て、ラックの出力モジュールを介して操作装置へ
状態データを送信可能である。−最的な離散入力モジュ
ール60は第4図に概略的に図示しである。入力モジュ
ール60はバックプレーン・アドレス・バス32に結合
した部品アドレス・デコーダ62を有する。特定のモジ
ュールの部品アドレス・デコーダ62は第1ANDゲー
ト63に印加された高レベル・スロット選択信号とバッ
クプレーン制御IIIgからの高レベル・アドレス・ス
トローブ信号により付勢される。
サ・モジλ−ル16は入力モジュールからセンサ・デー
タを得て、ラックの出力モジュールを介して操作装置へ
状態データを送信可能である。−最的な離散入力モジュ
ール60は第4図に概略的に図示しである。入力モジュ
ール60はバックプレーン・アドレス・バス32に結合
した部品アドレス・デコーダ62を有する。特定のモジ
ュールの部品アドレス・デコーダ62は第1ANDゲー
ト63に印加された高レベル・スロット選択信号とバッ
クプレーン制御IIIgからの高レベル・アドレス・ス
トローブ信号により付勢される。
付勢されると、部品アドレス・デコーダ62は、第2A
NDゲート65の入力に接続した線路64上の高レベル
・データ入力付勢信号を発生することによりアドレス・
バス32上を送られた第1の所定アドレスに応答する。
NDゲート65の入力に接続した線路64上の高レベル
・データ入力付勢信号を発生することによりアドレス・
バス32上を送られた第1の所定アドレスに応答する。
第2ANDゲート65の他方の入力はバックプレーン1
IIjIOバス#i!61からの能動オン高110
REA[)信号を受取る。
IIjIOバス#i!61からの能動オン高110
REA[)信号を受取る。
I10モジュール60が高レベル・アドレス・スl−0
−ブ、スロット選択、Ilo READ信号と共にバ
ックプレーン・バスを介してMlの所定アドレスを同時
に受取ると、センサ・データ入力回路66が付勢される
。これは検出装置からバンクプレーン・データ・バス3
3ヘデータを与える。特に、外部検出装置1(図示せず
)はモジュール前部の1組の端子68により信号レベル
・シフト回路67の8データ入力へ接続される(第1図
参照)。標準的には、各検出装置はスイッチとして動作
し、閉じられた時に特定の電圧レベル、例えば交流23
0■をデータ入力端子68の一方へ印加する。信号レベ
ル・シック回路67は検出装置からの電圧レベルをプロ
グラマブル・コントローラ・モジュールの論理装置と互
換の相対的に低電圧に変換する。8人力に対応°する信
号レベル・シフタ67の8出力は、プログラマブル・コ
ントローラ10の残りの回路から検出装置を電気的に分
離する分離回路69に接続される。分離回路69は検出
装置からの各データ入力に対し別々の電子光学カップラ
を含む。分離回路69の8本の出力は、バックプレーン
・データ◆バス33に接続した8個のトライステート・
データ・バッファ70の組の入力へ接続される。データ
・バッファ70が第2ANDゲート65からの信号によ
り付勢されると、分離回路出力はバックプレーン・デー
タ・バス33の線路へ送られる。これは検出装置からの
8ビツトのデータをプロセッサ・モジュール16へ印加
する。
−ブ、スロット選択、Ilo READ信号と共にバ
ックプレーン・バスを介してMlの所定アドレスを同時
に受取ると、センサ・データ入力回路66が付勢される
。これは検出装置からバンクプレーン・データ・バス3
3ヘデータを与える。特に、外部検出装置1(図示せず
)はモジュール前部の1組の端子68により信号レベル
・シフト回路67の8データ入力へ接続される(第1図
参照)。標準的には、各検出装置はスイッチとして動作
し、閉じられた時に特定の電圧レベル、例えば交流23
0■をデータ入力端子68の一方へ印加する。信号レベ
ル・シック回路67は検出装置からの電圧レベルをプロ
グラマブル・コントローラ・モジュールの論理装置と互
換の相対的に低電圧に変換する。8人力に対応°する信
号レベル・シフタ67の8出力は、プログラマブル・コ
ントローラ10の残りの回路から検出装置を電気的に分
離する分離回路69に接続される。分離回路69は検出
装置からの各データ入力に対し別々の電子光学カップラ
を含む。分離回路69の8本の出力は、バックプレーン
・データ◆バス33に接続した8個のトライステート・
データ・バッファ70の組の入力へ接続される。データ
・バッファ70が第2ANDゲート65からの信号によ
り付勢されると、分離回路出力はバックプレーン・デー
タ・バス33の線路へ送られる。これは検出装置からの
8ビツトのデータをプロセッサ・モジュール16へ印加
する。
I10モジュール60は又バイトと共に送られたパリテ
ィ・ビットとデータ・バス上で受信したデータの各バイ
トのパリティを検査する回路71を含む。パリティが合
わない場合、回路71は、全てのI10モジュール17
に共通のバックプレーン制御バス34の線路73上の割
込信号を発生する。割込信号はプロセッサ・モジュール
16のマイクロプロセッサの周期的ボール入力へ送られ
る。割込信号は又第3ANDゲート72の入力へも送ら
れ、このANDゲートはバックプレーン・スロット・ア
ドレス処理回路40からのスロット選択信号を受取る他
の入力を有する。第3ANDゲート72の出力はバック
プレーン制御バス34の割込識別(IQ)&1JI01
i174に接続される。割込rosItm線74はプロ
セッサ・モジュール・マイクロプロセッサ28の入力に
接続される。
ィ・ビットとデータ・バス上で受信したデータの各バイ
トのパリティを検査する回路71を含む。パリティが合
わない場合、回路71は、全てのI10モジュール17
に共通のバックプレーン制御バス34の線路73上の割
込信号を発生する。割込信号はプロセッサ・モジュール
16のマイクロプロセッサの周期的ボール入力へ送られ
る。割込信号は又第3ANDゲート72の入力へも送ら
れ、このANDゲートはバックプレーン・スロット・ア
ドレス処理回路40からのスロット選択信号を受取る他
の入力を有する。第3ANDゲート72の出力はバック
プレーン制御バス34の割込識別(IQ)&1JI01
i174に接続される。割込rosItm線74はプロ
セッサ・モジュール・マイクロプロセッサ28の入力に
接続される。
高論理レベル割込信号がパリティ検査回路71により発
生されると、プロセッサ・モジュール16のマイクロプ
ロセッサ28はその通常のプログラム実行に割込み、パ
リティ割込処理ルーチンを開始する。このルーチンは各
I10モジュールを連続的(アドレスし、バックプレー
ン制御バス34上の割込IQ制1111i!74のレベ
ルを検査して割込発生モジュールを見出す。割込信号を
発生したI10モジュールをアドレスすると、そのスロ
ット選択線が高状態となる。第3ANDゲート72へ印
加されるこの高論理レベルと共に割込信号の高論理レベ
ルは割込I D 1lNI御線74に高レベレを発生す
る。線路74上のこの信号はマイクロプロセッサ28に
どのI10モジュールがパリティ割込を発生したか、そ
して多分どの割込処理にルーチンを実行すべきかを指示
する。他の型式のI10モジュールでは、外部信号又は
モジュール信号処理エラーに応答して割込信号が発生さ
れる。いくつかのI10モジュールが別々の割込を同時
に発生ずる場合、各々はスロット・アドレス順にボール
され、その割込は順番に処理される。
生されると、プロセッサ・モジュール16のマイクロプ
ロセッサ28はその通常のプログラム実行に割込み、パ
リティ割込処理ルーチンを開始する。このルーチンは各
I10モジュールを連続的(アドレスし、バックプレー
ン制御バス34上の割込IQ制1111i!74のレベ
ルを検査して割込発生モジュールを見出す。割込信号を
発生したI10モジュールをアドレスすると、そのスロ
ット選択線が高状態となる。第3ANDゲート72へ印
加されるこの高論理レベルと共に割込信号の高論理レベ
ルは割込I D 1lNI御線74に高レベレを発生す
る。線路74上のこの信号はマイクロプロセッサ28に
どのI10モジュールがパリティ割込を発生したか、そ
して多分どの割込処理にルーチンを実行すべきかを指示
する。他の型式のI10モジュールでは、外部信号又は
モジュール信号処理エラーに応答して割込信号が発生さ
れる。いくつかのI10モジュールが別々の割込を同時
に発生ずる場合、各々はスロット・アドレス順にボール
され、その割込は順番に処理される。
I10モジュール17はラック・スロット中で交換可能
なため、制御プログラムで指定したものとは異なるスロ
ットに2個以上のモジュールが挿入される可能性が存在
する。モジュールがラック中で誤って配置された場合、
異なる検出及び操作装置がプログラム実行中にプロセッ
サによりアドレスされる。誤って配置したモジュールを
検出するため、各モジュールはいくつかの識別コードを
プロセッサ・モジュールへ返すアドレス可能回路を有す
る。標準的には、各型式のI10モジュールはこれらの
コードの異なる組を有しているが、このコードを用いて
波調rs機械に対して異なる機能を有する同じ型式のモ
ジュール間でも弁別可能である。
なため、制御プログラムで指定したものとは異なるスロ
ットに2個以上のモジュールが挿入される可能性が存在
する。モジュールがラック中で誤って配置された場合、
異なる検出及び操作装置がプログラム実行中にプロセッ
サによりアドレスされる。誤って配置したモジュールを
検出するため、各モジュールはいくつかの識別コードを
プロセッサ・モジュールへ返すアドレス可能回路を有す
る。標準的には、各型式のI10モジュールはこれらの
コードの異なる組を有しているが、このコードを用いて
波調rs機械に対して異なる機能を有する同じ型式のモ
ジュール間でも弁別可能である。
モジュール識別回路は第4図の概略図に図示されている
。スロット選択及びアドレス・ストローブ信号により付
勢された時部品アドレス・デコーダ62は又線路76上
に高レベル識別付勢信号を発生することにより第2の所
定アドレスに応答する。この付勢1a76は第4及び第
5ANDゲート77.78の入力へそれぞれ結合される
。第4ANDゲート77の第2人力はバックプレーン制
御バス34からのI10書込制61111179へ接続
される。第4ANDゲート77の出力は、データ入力を
バックプレーン・データ・バス33の4木の線に結合さ
れた4ビツトTD出力データ・ラッチ8oの付勢入力へ
接続される。出力データ・ラツチ80からの4本の出力
OB −0B3は2個の別々のトライステート・デー
タ・バッファ81゜82に接続される。2本の出力OB
1とOB3はデータ・バッファ81又は82のデータ入
力に結合され、一方他の2本の出力OBoとOB2はこ
れらデータ・バッファの出力付勢入力へ接続される。2
個のデータ・バッファ81.82の出力は各IQ 0
LITOとID 0LJT1と指示され、2ビット並
列出力ポートを形成する。
。スロット選択及びアドレス・ストローブ信号により付
勢された時部品アドレス・デコーダ62は又線路76上
に高レベル識別付勢信号を発生することにより第2の所
定アドレスに応答する。この付勢1a76は第4及び第
5ANDゲート77.78の入力へそれぞれ結合される
。第4ANDゲート77の第2人力はバックプレーン制
御バス34からのI10書込制61111179へ接続
される。第4ANDゲート77の出力は、データ入力を
バックプレーン・データ・バス33の4木の線に結合さ
れた4ビツトTD出力データ・ラッチ8oの付勢入力へ
接続される。出力データ・ラツチ80からの4本の出力
OB −0B3は2個の別々のトライステート・デー
タ・バッファ81゜82に接続される。2本の出力OB
1とOB3はデータ・バッファ81又は82のデータ入
力に結合され、一方他の2本の出力OBoとOB2はこ
れらデータ・バッファの出力付勢入力へ接続される。2
個のデータ・バッファ81.82の出力は各IQ 0
LITOとID 0LJT1と指示され、2ビット並
列出力ポートを形成する。
第5ANDゲート78の出力は、そのトライステート出
力をバックプレーン・データ・バス33の下位5ビツト
線に接続された5個のID入力データ・バッファ84の
組の付勢入力に接続される。
力をバックプレーン・データ・バス33の下位5ビツト
線に接続された5個のID入力データ・バッファ84の
組の付勢入力に接続される。
5個のデータ・バッファの組84の各入力■B。
−ID4は5個のバッファ増幅器91−95の内の1つ
の出力に接続される。別々のプルアップ抵抗が5個のバ
ッファ増幅器の各入力を正電圧源V+へ結合する。5個
のバッファ増幅器91−95の入力はID INOか
ら10 1N4と指定されて並列入力ポートを集団的に
形成する。
の出力に接続される。別々のプルアップ抵抗が5個のバ
ッファ増幅器の各入力を正電圧源V+へ結合する。5個
のバッファ増幅器91−95の入力はID INOか
ら10 1N4と指定されて並列入力ポートを集団的に
形成する。
特定のI10モジュールの識別コードは、入力ポートの
選択したピット線を接地電位及び/又は出力ポートのビ
ット線に接続することにより形成される。異なるID入
力ポートl1lD INOから10 1N4をアース
に結合することにより形成される1組のコードは、本明
細書でI10重合端報として参照されるI10モジュー
ルの入出力の数を識別する。これらのコードの例示組は
付録Aの表に与えられている。32のI10混合型が1
0人力ポート線の異なる接続により識別可能である。各
110混合型に対し、5つのID入力ポート線の論理レ
ベルが図示されている。表中の「0」は線路が接地され
ていることを示す。表中の「1」は線路が接地されず、
プルアップ抵抗により高レベルに保持されていることを
指示する。
選択したピット線を接地電位及び/又は出力ポートのビ
ット線に接続することにより形成される。異なるID入
力ポートl1lD INOから10 1N4をアース
に結合することにより形成される1組のコードは、本明
細書でI10重合端報として参照されるI10モジュー
ルの入出力の数を識別する。これらのコードの例示組は
付録Aの表に与えられている。32のI10混合型が1
0人力ポート線の異なる接続により識別可能である。各
110混合型に対し、5つのID入力ポート線の論理レ
ベルが図示されている。表中の「0」は線路が接地され
ていることを示す。表中の「1」は線路が接地されず、
プルアップ抵抗により高レベルに保持されていることを
指示する。
第2組の識別コードはモジュールの電気的特性を与える
。これらのコードの例示の組は付録Bの表に与えられて
いる。モジュールの電気的特性を識別するコードは、I
D出力ポート線の一方又は両方(ID 0UTOと1
0 0U−rl)を特定のID入力ポート線へ接続する
ことにより定義される。付録Bに示すようなこの相互接
続は、入力モジュールの信号(交流、直流等)や出力モ
ジュールのスイッチング素子(リレー トライアック等
)に関する情報を与える。
。これらのコードの例示の組は付録Bの表に与えられて
いる。モジュールの電気的特性を識別するコードは、I
D出力ポート線の一方又は両方(ID 0UTOと1
0 0U−rl)を特定のID入力ポート線へ接続する
ことにより定義される。付録Bに示すようなこの相互接
続は、入力モジュールの信号(交流、直流等)や出力モ
ジュールのスイッチング素子(リレー トライアック等
)に関する情報を与える。
第4図に図示した特定のI10モジュール60を参照す
ると、入力ポートの線路ID IN2゜10 IN
3.IOIN4は直接接地されている。この接地により
、モジュールが8本の入力と0本の出力を有しているこ
とを指示する00011のI10混合入力ビット・パタ
ーンが生じる(付録Δ参照)。出力ポートの2本のll
ID0UTOと10 0UTIは抵抗86.87により
各々入力ポートのピット11110 1N1とIQIN
Oに結合される。この相互接続は230vの交流入力を
有するものとしてモジュールを識別する(付録B参照)
。他の識別コード接続では、単一の入力ポート線がアー
スと別々の抵抗による出力ポート線の両方へ結合される
。
ると、入力ポートの線路ID IN2゜10 IN
3.IOIN4は直接接地されている。この接地により
、モジュールが8本の入力と0本の出力を有しているこ
とを指示する00011のI10混合入力ビット・パタ
ーンが生じる(付録Δ参照)。出力ポートの2本のll
ID0UTOと10 0UTIは抵抗86.87により
各々入力ポートのピット11110 1N1とIQIN
Oに結合される。この相互接続は230vの交流入力を
有するものとしてモジュールを識別する(付録B参照)
。他の識別コード接続では、単一の入力ポート線がアー
スと別々の抵抗による出力ポート線の両方へ結合される
。
プロセッサ・モジュール16が制御プログラム実行モー
ドに置かれると、最初に各ラック・スロットの走査を実
行してスロット中のモジュールの型式を決める。I10
モジュール識別ルーチンの流れ図は第5A図及び第5B
図に示しである。このルーチンは第2図のプロセッサ・
モジュールのマイクロプロセッサ28により開始し、段
階100でルーチンで用いる変数を初期化する。次いで
段階101で、マイクロプロセッサ28は識別すべきモ
ジュール17を含むラック・スロットのアドレスにより
スロット・アドレス・ラッチ39をロードする。プロセ
ッサ・モジュール16が装置バックプレーン19をアク
セスすると、アドレスはスロット・アドレス・バス35
を介して送られる。バックプレーン19のスロット・ア
ドレス信号に応答して、アドレスされたスロットを含む
ラック中のラック・スロット・アドレス処理回路40は
スロット中のモジュール17へ11動スロット選択信号
を送信する。
ドに置かれると、最初に各ラック・スロットの走査を実
行してスロット中のモジュールの型式を決める。I10
モジュール識別ルーチンの流れ図は第5A図及び第5B
図に示しである。このルーチンは第2図のプロセッサ・
モジュールのマイクロプロセッサ28により開始し、段
階100でルーチンで用いる変数を初期化する。次いで
段階101で、マイクロプロセッサ28は識別すべきモ
ジュール17を含むラック・スロットのアドレスにより
スロット・アドレス・ラッチ39をロードする。プロセ
ッサ・モジュール16が装置バックプレーン19をアク
セスすると、アドレスはスロット・アドレス・バス35
を介して送られる。バックプレーン19のスロット・ア
ドレス信号に応答して、アドレスされたスロットを含む
ラック中のラック・スロット・アドレス処理回路40は
スロット中のモジュール17へ11動スロット選択信号
を送信する。
次いで段階102でIO出力ポートを消勢する10出力
データ・ラッチ80ヘデータが送られる。
データ・ラッチ80ヘデータが送られる。
これは、モジュールへのバックブレーン・アドレス・バ
ス32を介してそのIDポートの第2の所定アドレスを
送信するマイクロプロセッサ28により成される。10
人力及び出力ポートの両方が、どのポートがバックプレ
ーン・データ・バス33へ結合されるかを決定する11
0読取及び書込制御信号によりこの第2アドレスを共有
する。この時点で、プロセッサ・モジュール16のバス
間制御回路36は制御バス34の7ドレス・ストローブ
とI10書込線を介して能動信号を送信するよう指令さ
れる。これらに信号に応答して、部品アドレス・デコー
ダ62(第4図)は線路76上で能動ID付勢信号を送
信する。第ANDゲート77で能動I10書込信号と組
合されたこの付勢信号は、ID出力データ・ラッチ80
にデータ・バス33からのデータの4ビツトを記憶させ
る。これらの4データ・バス・ビットはデータ・ラッチ
80の出力のビットOB ’−0B3となる。ピットO
B とOB2は低状態に保持され、データ・バッファ8
1.82をトライステート、すなわち高インピーダンス
出力モードにする。それ故、このモードでは論理レベル
信号は入出力ポート間の抵抗86.87を介しては印加
されない。
ス32を介してそのIDポートの第2の所定アドレスを
送信するマイクロプロセッサ28により成される。10
人力及び出力ポートの両方が、どのポートがバックプレ
ーン・データ・バス33へ結合されるかを決定する11
0読取及び書込制御信号によりこの第2アドレスを共有
する。この時点で、プロセッサ・モジュール16のバス
間制御回路36は制御バス34の7ドレス・ストローブ
とI10書込線を介して能動信号を送信するよう指令さ
れる。これらに信号に応答して、部品アドレス・デコー
ダ62(第4図)は線路76上で能動ID付勢信号を送
信する。第ANDゲート77で能動I10書込信号と組
合されたこの付勢信号は、ID出力データ・ラッチ80
にデータ・バス33からのデータの4ビツトを記憶させ
る。これらの4データ・バス・ビットはデータ・ラッチ
80の出力のビットOB ’−0B3となる。ピットO
B とOB2は低状態に保持され、データ・バッファ8
1.82をトライステート、すなわち高インピーダンス
出力モードにする。それ故、このモードでは論理レベル
信号は入出力ポート間の抵抗86.87を介しては印加
されない。
10ポート・アドレスがアドレス・バス32上を依然と
して送信されているため、マイクロプロセッサ28は流
れ図の段階103で能動ID付勢信号を除き、fblJ
ll161上ニl10nN信号’fr与える。この動作
によりID入力データ・バッファ84は5個のバッファ
増幅器91−95からのデータ・ビットIS −lN
4をデータ・バス33へ結合させる。これらのビットは
、rD入入水ポート選択したビット線(すなわち第4図
に図示したl10−EジーL −/lz 60 (7)
線路[D lN2、ID lN3、ID lN4
)を接地させることにより生じた論理レベルを表わす。
して送信されているため、マイクロプロセッサ28は流
れ図の段階103で能動ID付勢信号を除き、fblJ
ll161上ニl10nN信号’fr与える。この動作
によりID入力データ・バッファ84は5個のバッファ
増幅器91−95からのデータ・ビットIS −lN
4をデータ・バス33へ結合させる。これらのビットは
、rD入入水ポート選択したビット線(すなわち第4図
に図示したl10−EジーL −/lz 60 (7)
線路[D lN2、ID lN3、ID lN4
)を接地させることにより生じた論理レベルを表わす。
マイクロプロセッサ28はこれらのビットを読取り、付
録Aのl10混合表により与えられるl/○モジュール
60の離散入出力の数を決定する。上述したように、例
示モジュール6oの端子ID lN2からID l
N4の接地によりビット・パターン00011が入力ポ
ートに発生される。この2進パターンはI10混合型3
を指示し、付録Aに示すようにモジュールは8本の入力
と0本の出力を有していることを指示する。このモジュ
ール用[10混合の2進指定は段階104でプロセッサ
・モジュール16のRAM30に記憶される。
録Aのl10混合表により与えられるl/○モジュール
60の離散入出力の数を決定する。上述したように、例
示モジュール6oの端子ID lN2からID l
N4の接地によりビット・パターン00011が入力ポ
ートに発生される。この2進パターンはI10混合型3
を指示し、付録Aに示すようにモジュールは8本の入力
と0本の出力を有していることを指示する。このモジュ
ール用[10混合の2進指定は段階104でプロセッサ
・モジュール16のRAM30に記憶される。
識別ルーチンは次にモジュールの電気的特性を識別する
。段階105で最初に、マイクロプロセッサ28は再び
ID出力ポートをアドレスしてID出力データ・ラッチ
80にビット・パターン0001を記憶する。このパタ
ーンにより第1バツフア増幅器81は低レベル出力(0
)を発生し、−力筒2バッファJtIIiii器82は
高インピーダンス(HI Z)トライステート状態を保
持する。
。段階105で最初に、マイクロプロセッサ28は再び
ID出力ポートをアドレスしてID出力データ・ラッチ
80にビット・パターン0001を記憶する。このパタ
ーンにより第1バツフア増幅器81は低レベル出力(0
)を発生し、−力筒2バッファJtIIiii器82は
高インピーダンス(HI Z)トライステート状態を保
持する。
ID入力ポートは次いでマイクロプロセッサ28により
読取られて段111106でID入力データ・バッファ
84からデータ・ビットを得る。これらのデータ・ビッ
トは段111107でTEMPlと指示したRAM30
の位5に記憶される。次いで段階108で、マイクロプ
ロセッサ28はID出力データ・ラッチ8oを変更して
、端子ID0LITOの第1バツフア増幅器81から高
論理レベルを発生し、その間第2バッファ増幅器82は
トライステート状態に保持する。段階109で【D入力
ポートが再び読込まれ、段階110で結果はTEMP2
と指示した位置のRAM30に記憶される。
読取られて段111106でID入力データ・バッファ
84からデータ・ビットを得る。これらのデータ・ビッ
トは段111107でTEMPlと指示したRAM30
の位5に記憶される。次いで段階108で、マイクロプ
ロセッサ28はID出力データ・ラッチ8oを変更して
、端子ID0LITOの第1バツフア増幅器81から高
論理レベルを発生し、その間第2バッファ増幅器82は
トライステート状態に保持する。段階109で【D入力
ポートが再び読込まれ、段階110で結果はTEMP2
と指示した位置のRAM30に記憶される。
どのIO入カポート線へ10 0LJTO端子が結合さ
れているかを決めるため、TEMPlとTEMP2の値
を排他OR(XOR)L、なければならない。これはI
10混合コードを与える5個のバッファ増幅器91−9
5の入カブルアツブ抵抗と接地接続の効果をマスクする
。段階111の排他ORの結果は、10 0UTO線が
結合されたビット位置に1を有する2進数00010′
r−ある。
れているかを決めるため、TEMPlとTEMP2の値
を排他OR(XOR)L、なければならない。これはI
10混合コードを与える5個のバッファ増幅器91−9
5の入カブルアツブ抵抗と接地接続の効果をマスクする
。段階111の排他ORの結果は、10 0UTO線が
結合されたビット位置に1を有する2進数00010′
r−ある。
この数は次いで5TATEOと指示される変数どして記
憶される。
憶される。
10出力ポート線の内の1つを1と0の間でトグルし、
ID入カポートを読取る過程を出力ポート線ID 0
UT1に対して段階112から117で繰返す。ID入
力ポートから読取った結果、T E M P 3 、!
: T E M P 4 Gt排他ORされて変数5T
ATEIに割当てた2進数0001を発生し、これは第
6B図の段階118で出力ポートのピット線ID 0
UTIに結合されている入力ポートのピッ]・線を指示
する。
ID入カポートを読取る過程を出力ポート線ID 0
UT1に対して段階112から117で繰返す。ID入
力ポートから読取った結果、T E M P 3 、!
: T E M P 4 Gt排他ORされて変数5T
ATEIに割当てた2進数0001を発生し、これは第
6B図の段階118で出力ポートのピット線ID 0
UTIに結合されている入力ポートのピッ]・線を指示
する。
5TATEOと5TATE1の値は付録Bで指示するI
10モジュールの電気特性のクラスに対応する単一の数
に変換されなければならない。この変換は段階119で
開始されるモジュール識別ルーチンの次の部分で実行さ
れ、ここでビット・カウンタ変数N5は1にセットされ
CLASSと呼ばれる変数が0にセットされる。次いで
、5TATEOと5TATEIの値を検査して電気特性
クラスを計算する。段W13120で、マイクロプロセ
ッサ28は5TATE、OのビットOが1に等しいかど
うかを検査する、これはID入力ポートの下位がID出
力ポートのID 0U10ビツト線に結合されたこと
を示す。等号が成立すると、Nの値が変数CLASSに
加算される。段階121で5TATE1の値が同様に検
査され、そのビットOが1に等しい場合、Nの値の6倍
がCLASSに加算される。段階122で、マイクロプ
ロセッサ28は変数5TATEOと5TATEIのビッ
トを1ビツト右ヘシフトし、次の下位ピットが次のルー
プでモジュール識別ルーチンのこの部分により検査可能
とする。次いで段階123で、ビット・カウンタNを増
加し、決定段階124でNの新たな値を検査して変数5
TASEOと5TATEIの全てのビットを検査したか
どうかを決定する。Nが6より小さく、検査すべきビッ
トがまだ残っていることを示している場合、ルーチンは
段階120へ戻る。変数5TATEOと5TATEIの
全てのヒツトを検査した後、ルーチンは段1!I!11
25へ進む。
10モジュールの電気特性のクラスに対応する単一の数
に変換されなければならない。この変換は段階119で
開始されるモジュール識別ルーチンの次の部分で実行さ
れ、ここでビット・カウンタ変数N5は1にセットされ
CLASSと呼ばれる変数が0にセットされる。次いで
、5TATEOと5TATEIの値を検査して電気特性
クラスを計算する。段W13120で、マイクロプロセ
ッサ28は5TATE、OのビットOが1に等しいかど
うかを検査する、これはID入力ポートの下位がID出
力ポートのID 0U10ビツト線に結合されたこと
を示す。等号が成立すると、Nの値が変数CLASSに
加算される。段階121で5TATE1の値が同様に検
査され、そのビットOが1に等しい場合、Nの値の6倍
がCLASSに加算される。段階122で、マイクロプ
ロセッサ28は変数5TATEOと5TATEIのビッ
トを1ビツト右ヘシフトし、次の下位ピットが次のルー
プでモジュール識別ルーチンのこの部分により検査可能
とする。次いで段階123で、ビット・カウンタNを増
加し、決定段階124でNの新たな値を検査して変数5
TASEOと5TATEIの全てのビットを検査したか
どうかを決定する。Nが6より小さく、検査すべきビッ
トがまだ残っていることを示している場合、ルーチンは
段階120へ戻る。変数5TATEOと5TATEIの
全てのヒツトを検査した後、ルーチンは段1!I!11
25へ進む。
全てのビットを検査すると、変数CL A S Sの値
は付録Bの表に与えるモジュールの電気的特性のクラス
に対応する。I10混合コードと電気特性コードは段階
125でユーザにより装置構成時にこのモジュールに対
して定めた値と比較される。
は付録Bの表に与えるモジュールの電気的特性のクラス
に対応する。I10混合コードと電気特性コードは段階
125でユーザにより装置構成時にこのモジュールに対
して定めた値と比較される。
モジュールから読出したコードが段階126で決定した
構成データと一致しない場合、プログラム実行は段階1
27へ進み、ここでエラー・メツセージが端末21(第
1図)を介してユーザへ送られる。プログラム実行は終
了し、主装置プログラムへ戻って訂正動作を待機する。
構成データと一致しない場合、プログラム実行は段階1
27へ進み、ここでエラー・メツセージが端末21(第
1図)を介してユーザへ送られる。プログラム実行は終
了し、主装置プログラムへ戻って訂正動作を待機する。
段18126で、モジュールが装置構成データに指示す
るものであることがわかった場合、モージュール識別ル
ーチンは段階128で他のラック・スロットが残ってい
るかどうかを検査する。その場合、プログラム実行は段
階100へ戻り、次のスロットのモジュールが識別され
る。各スロットに対してこの過程が繰返され、次いで主
プログラムへ戻る。
るものであることがわかった場合、モージュール識別ル
ーチンは段階128で他のラック・スロットが残ってい
るかどうかを検査する。その場合、プログラム実行は段
階100へ戻り、次のスロットのモジュールが識別され
る。各スロットに対してこの過程が繰返され、次いで主
プログラムへ戻る。
寸coco寸■の寸[F]の
へ?■のへCo寸0
『一への
y Oy Or−Oy OFOy Oy Oy Oy
Oy Oc−y OOy −00Fr−00c−c−0
0y y OOv−t−0F−一一〇〇〇〇−−−−〇
〇〇〇−−−−r−y r−y y OOOOOOOO
y y y y−y y yooooor−r−豐−r
r r r r r r r r r mへl−の
N 二ooo。
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ooooo。
ooooo。
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つ寸旧ロト
の■Q r−C’Jの
で− で−C%J (%J C’J (%J寸0
[F]トの■ へへへへへへ OFc′IJ(v)!唖 のののののの 4、
[F]トの■ へへへへへへ OFc′IJ(v)!唖 のののののの 4、
第1図は本発明によるプログラマブル・コントローラの
図式表現、第2図はプログラマブル・コントローラのラ
ックとモジュールの電気的相互接続の概略図、第3図は
プログラマブル・コントローラ・プロセッサ・モジュー
ルの概略ブロック図、第4図は一般的な入力型I10モ
ジュールのブロック概略図、第5A図及び第5B図はプ
ロセッサ・モジュールにより実行されるモジュール識別
ルーチンの流れ図を形成する。 10・・・プログラマ1ル・コントローラ、16・・・
プロセッサ・モジュール、 17・・・I10モジュール、19・・・バックプレー
ン、28・・・マイクロプロセッサ、 32・・・アドレス・バス、33・・・データ・バス、
34・・・!II mバス、 35・・・スロット・アドレス会バス、40・・・スロ
ット・アドレス処理回路、36・・・バス間制御回路、 66・・・センサ・データ入力回路、 80・・・ID出力データ・ラッチ、 84・・・10人力データ・バッファ。
図式表現、第2図はプログラマブル・コントローラのラ
ックとモジュールの電気的相互接続の概略図、第3図は
プログラマブル・コントローラ・プロセッサ・モジュー
ルの概略ブロック図、第4図は一般的な入力型I10モ
ジュールのブロック概略図、第5A図及び第5B図はプ
ロセッサ・モジュールにより実行されるモジュール識別
ルーチンの流れ図を形成する。 10・・・プログラマ1ル・コントローラ、16・・・
プロセッサ・モジュール、 17・・・I10モジュール、19・・・バックプレー
ン、28・・・マイクロプロセッサ、 32・・・アドレス・バス、33・・・データ・バス、
34・・・!II mバス、 35・・・スロット・アドレス会バス、40・・・スロ
ット・アドレス処理回路、36・・・バス間制御回路、 66・・・センサ・データ入力回路、 80・・・ID出力データ・ラッチ、 84・・・10人力データ・バッファ。
Claims (14)
- (1)プログラマブル・コントローラにおいて、特定機
能を実行するため機械の動作を定義する制御プログラム
を実行するプロセッサと、プロセッサに結合されてプロ
セッサを機械へインターフェースする機能モジュールと
を有し、機能モジュールは、 前記プロセッサによりアドレス可能な出力ポートと、 前記プロセッサによりアドレス可能な入力ポートと、 機能モジュールの特性に関するデータをコード化するよ
うに前記入力ポートを前記出力ポートへ結合する装置と
、 を含むプログラマブル・コントローラ。 - (2)請求項第1項記載のコントローラにおいて、前記
出力ポートは前記プロセッサからの2進データを記憶す
るデータ・ラッチを含み、前記結合装置は前記データ・
ラッチの出力として前記入力ポートへ接続するプログラ
マブル・コントローラ。 - (3)請求項第2項記載のコントローラにおいて、前記
入力ポートは複数個の並列ポートを含み、前記結合装置
は前記データ・ラッチの出力を前記入力の一方へ接続す
るプログラマブル・コントローラ。 - (4)請求項第1項記載のコントローラにおいて、前記
出力ポートは複数個の並列データ・ビット出力を含み、 前記入力ポートは複数個の並列データ・ビット入力を含
み、 前記結合装置はデータ・ビット出力の内のあるものをデ
ータ・ビット入力の選択したものへ接続し、これにより
接続パターンが機能モジュールに関するデータをコード
化するプログラマブル・コントローラ。 - (5)プログラマブル・コントローラにおいて、制御プ
ログラムを実行するプロセッセと、アドレス・バスとデ
ータ・バスにより前記プロセッサへ結合されたI/Oモ
ジュールとを有し、I/Oモジュールは、 複数個の出力を有し、前記プロセッサによりアドレス可
能で出力ポートからデータを送信する並列データ出力ポ
ートと、 複数個の入力を有し、前記プロセッサによりアドレス可
能で入力ポートからデータを受信する並列データ入力ポ
ートと、 I/Oモジュールを識別する所定の方法で前記出力ポー
トの選択した出力を前記入力ポートの選択した入力へ結
合する装置と、 を含むプログラマブル・コントローラ。 - (6)請求項第5項記載のコントローラにおいて、前記
出力ポートは前記プロセッサからのデータを記憶するデ
ータ・ラッチを含むプログラマブル・コントローラ。 - (7)請求項第5項記載のコントローラにおいて、前記
入力ポートは前記入力データの各々を正又は負の電圧源
に結合する装置を含むプログラマブル・コントローラ。 - (8)プログラマブル・コントローラの動作を制御する
プロセッサを有するプログラマブル・コントローラのモ
ジュールにおいて、 前記プロセッサによりアドレス可能な出力ポートと、 前記プロセッサによりアドレス可能な入力ポートと、 モジュールに関するデータをコード化するように前記入
力ポートを前記出力ポートへ結合する装置と、 を含むプログラマブル・コントローラのモジュール。 - (9)請求項第8項記載のモジュールにおいて、前記出
力ポートは前記プロセッサからのデータを記憶する装置
を含み、この記憶装置は前記結合装置により前記入力ポ
ートへ接続された出力を有するモジュール。 - (10)請求項第9項記載のモジュールにおいて、前記
入力ポートは複数個の並列入力を含み、前記結合装置は
前記データ・ラッチの出力を前記入力の内の1つに接続
するモジュール。 - (11)請求項第8項記載のモジュールにおいて、前記
出力ポートは複数個の並列データ出力を含み、 前記入力ポートは複数個の並列データ入力を含み、 前記結合装置は前記出力を選択入力へ接続し、前記接続
パターンはI/Oモジュールに関するデータを与えるモ
ジュール。 - (12)請求項第11項記載のモジュールにおいて、前
記入力ポートは前記データ入力の各々を正又は負電圧源
へ結合する装置もさらに含むモジュール。 - (13)請求項第8項記載のモジュールにおいて、前記
出力ポートは複数個の並列データ出力を含み、 前記入力ポートは複数個の並列データ入力を含み、 前記結合装置は前記出力を選択入力へ接続し、これによ
り前記接続パターンは第1データ・コードを提供し、 前記データ入力の各々を正又は負電圧源に結合し、これ
により電圧源への前に接続パターンは第2データ・コー
ドを与える装置を含むモジュール。 - (14)請求項第13項記載のモジュールにおいて、前
記第1及び第2データ・コードはI/Oモジュールの特
性に関する情報を与えるモジュール。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US22380988A | 1988-07-25 | 1988-07-25 | |
US223809 | 1988-07-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0241502A true JPH0241502A (ja) | 1990-02-09 |
Family
ID=22838059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12271689A Pending JPH0241502A (ja) | 1988-07-25 | 1989-05-16 | プログラマブル・コントローラ |
Country Status (4)
Country | Link |
---|---|
EP (1) | EP0352683B1 (ja) |
JP (1) | JPH0241502A (ja) |
CA (1) | CA1318406C (ja) |
DE (1) | DE68920084T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006500228A (ja) * | 2002-06-07 | 2006-01-05 | アーベーベー・アーベー | 1つまたは複数のマニプレータを制御する制御システムおよび方法 |
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US5245331A (en) * | 1991-02-22 | 1993-09-14 | Allen-Bradley Company, Inc. | Multiple adapter response detection circuit |
FR2679668B1 (fr) * | 1991-07-26 | 1994-12-23 | Esswein Sa | Appareil electromenager a programmateur a microprocesseur commandant un affichage. |
EP0620510A1 (de) * | 1993-04-15 | 1994-10-19 | Siemens Aktiengesellschaft | Elektrisches Gerät mit konfigurierbarer Schnittstelle |
JP3251423B2 (ja) * | 1994-05-16 | 2002-01-28 | 三菱電機株式会社 | プログラマブルコントローラのプログラミング機器およびプログラマブルコントローラ用機能ユニット |
DE4429278C2 (de) * | 1994-08-19 | 1996-09-12 | Siemens Ag | Funktionseinheit |
DE4446286C1 (de) * | 1994-12-23 | 1996-06-20 | Siemens Ag | Responsives System zur Signalverarbeitung sowie Verfahren zur Herstellung eines responsiven Systems |
DE19624929C2 (de) | 1996-06-21 | 2001-08-02 | Siemens Ag | Prozeßautomatisierungssystem |
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DE10020075C5 (de) * | 2000-04-22 | 2011-06-22 | Pilz GmbH & Co. KG, 73760 | Sicherheitsschaltgeräte-Modulanordnung |
DE10047060B4 (de) * | 2000-09-22 | 2011-02-24 | Schneider Automation Gmbh | Produktionssystem sowie Verfahren zur Konfiguration eines solchen |
DE10204172A1 (de) | 2002-02-01 | 2003-08-07 | Heidenhain Gmbh Dr Johannes | Verfahren zur Überprüfung einer Schnittstelle |
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-
1989
- 1989-03-21 CA CA000594338A patent/CA1318406C/en not_active Expired - Lifetime
- 1989-05-16 JP JP12271689A patent/JPH0241502A/ja active Pending
- 1989-07-23 DE DE1989620084 patent/DE68920084T2/de not_active Expired - Lifetime
- 1989-07-23 EP EP19890113542 patent/EP0352683B1/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
EP0352683A2 (en) | 1990-01-31 |
EP0352683A3 (en) | 1990-08-29 |
DE68920084T2 (de) | 1995-07-20 |
EP0352683B1 (en) | 1994-12-21 |
DE68920084D1 (de) | 1995-02-02 |
CA1318406C (en) | 1993-05-25 |
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