JPH0241502A - プログラマブル・コントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は６１１１Ｍｌプログラムの実行に応答して機械
を操作する異なる機能を実行する複数個のモジュールを
有するプログラマブル・コントローラに関係し、特にプ
ログラマブル・コントローラ内のモジュールの各型式を
識別゛する機構に関係する。

（従来の技術） 、プログラマブル・コントローラは標準的には組立ライ
ンや機械工具のような工業ｔｊ！器に接続され、記憶し
た＆１ｌＩｌｌＩｌプログラムに従って機器を連続的に
操作する。このようなプログラマブル・コントローラの
１例は米国特許第４．２９３，９２４号に開示され、い
くつかの機能モジュールを含むラックから構成される。

ラックのバックプレーンは機能モジュールを電気的に結
合する信号バスとコネクタを提供する。これらのモジュ
ールの１つは制御７０グラムを連続的に実行するプロセ
ッサを含む。制御プログラムはプロセッサ・モジュール
内のメモリに記憶され、制御機器上の選択した検出装置
の状態を検査し、又は１個以上の検査した検出装置の状
態しだいで制御機器の選択した操作装置を付勢消勢する
よう実行する。ラック内には、プロセッサを検出及び操
作装置へインターフェースする多数の入出力（Ｉｌｏ）
モジュールも含まれる。特定のプログラマブル・コント
ローラは交流入出力、直流入出力、アナログ入出力、間
又は閏ループ位置決モジュールのような各種の異なる型
式のＩ１０モジュールを有する。

この種のプログラマブル・コントローラの利点の１つは
、Ｉ１０モジュール型式のＵ在を変更することにより、
広範囲の機器を操作できるよう構成可能な点であり、そ
の構成も機器への変更にともなって変更可能な点である
。しかしながら、この利点は、プログラマブル・コント
ローラ中のモジュールを異なる型式のものと交換した時
に制御プログラムをこれに応じて編集しなければならな
い点に問題を生じる。［１０モジユールの１つを異なる
型式のモジュールと不注意に交換した場合、又は対応す
るプログラムの編集なしにＩ１０モジュールの意図的な
交換が行なわれた場合、制御プログラムは機器を適当に
操作できず、ひどい結果となる可能性がある。

それ故、＄制御プログラムを実行する前に、プログラマ
ブル・コントローラは装置内の各１１０モジユールの型
式を識別し、各モジュールが制御プログラムの実行によ
り見出されると予想される型式のものに対応しているこ
とを確認可能であることが望ましい。従来、モジュール
識別はモジュールの読取専用メモリ中に１組の識別バイ
トを記憶させることにより行なわれた。しかしながら、
［非知性型Ｊ１１０モジュールはこのようなメモリを必
要とせず、識別用にのみこれらを追加することはコスト
的に有効ではない。

（発明の要旨） プログラマブル・コントローラは特定の機能を実行する
ため機械の操作を指示する１ＩＩＩ　ｍプログラムを実
行するプロセッサを有する。プログラマブル・コントロ
ーラには又プロセッサを機械の検出及び操作装置へイン
ターフェースする１１Ｊ以上の入出カモジュールが含ま
れる。Ｉ１０モジュールの各々はプロセッサにＩ１０モ
ジュールの型式を識別させる回路を含む。この回路は入
力ポートと出力ポートを含み、望ましい実施例ではその
各々は並列データ・ビットの各々にｒａＰを有する多重
ビツト並列ポートである。入力及び出力ポートの両方共
プロセッサによりアドレス可能であり、プロセッサが出
カポ−！・ヘデータを送信し、入力ポートからデータを
受信できる。入出力ポートは■１０モジュールの特定の
型式に従って所定の方法で相互接続され、プロセッサ・
モジュールが出力ポートへデータを自込み、入力ポート
からデータを読出してＩ１０モジュールの型式を識別で
きる。

本発明の全体の目的は、プログラマブル・コント０−ラ
に含まれる各１１０モジユールの特性をプロセッサに識
別可能とするプログラマブル・コントローラを提供する
ことである。

他の目的は、モジュールの入出力ポートを用いて前記識
別を提供することである。

さらに他の目的は、多数の異なる型式のモジュールを識
別可能とする方法で単一の入力及び単・−の出力ポート
を利用するモジュール特性を識別する装置を提供するこ
とである。

本発明の別な目的は、異なる型式のモジュール数が増大
するにつれ拡張可能な識別装置を提供することである。

（実施例） 最初に第１図及び第２図を参照すると、全体を１０で指
示するプログラマブル・コントローラは各々別個の電源
１４．１５を有する２（１！Ｉのラック１２．１３を含
む。ラック１２．１３の各々は異なる機能モジュール１
６．１７を受入可渣な多数のスロットを有する。受入れ
たモジュールをアクセスするため固有のアドレスが各ラ
ック・スロットに割当てられる。２個のラック１２．１
３は又各々バックプレーン１８．１８’を含み、これは
Ｉｌｌｌｌタモジュール１６７を相互接続し、電源１４
．１５からモジュールへ電力を与える電気的コネクタ及
び導体バスを有する。特に、バックプレーン１８．１８
’　は並列のアドレス・バス３２、並列のデータ・バス
３３．１組の１ＬｌＪＩＩｌ線３４及び５ビット並列ス
ロット・アドレス・バス３５を含む。別々のアドレス及
びデータ・バスが図示されているが、アドレス及びデー
タ信号の両方が時分υ１されている共通バスも使用可能
である。ラック中の各スロットには別々のコネクタがバ
ックプレーンに設けられ、これらのバスと制御線をスロ
ット中のモジュールへ接続する。多線り゛−プル２０は
２つのラック１２．１３のバックプレーン１８゜１８′
を相互接続して１９で指示する共通装置バックプレーン
を形成する。他の多線ケーブル２０が第２５ツク１３か
ら図示していないプログラマブル・コントローラの他の
ラックへ装置バックプレーンを延長する。ラックはケー
ブル２０．２０′によりデージ−・チエインで接続され
る。

第１ラツク１２は、モジュールのメモリに記憶したユー
ザ定義制御プログラムを実行し、プログラマブル・コン
トローラ１０に結合した機械を操作するプロセッサ・モ
ジュール１６を含む。プログラマブル・コントローラの
動作を監視し、プロセッサ・モジュール１６をプログラ
ムするためケーブル２２によりプロセツナ・モジュール
１６ヘプログラム端末２１が接続される。プロセッサ・
モジュール１６はバックブレーン・バス３２，３３．３
５と制御線３４に接続される。

第１ラツク１２は又プログラマブル・コントローラ１０
により制御される機械の検出及び操作装置へプロセッサ
１６を電気的にインターフェースする多数の入出カモジ
ュール１７も含む。本明細占で用いるように、用語Ｉ１
０モジュールは被制御１機械の外部装置へインターフェ
ースするモジュールを参照する。このようなＩ１０モジ
ュールは入力機能のみ、出力機能のみ、又は人力と出力
機能の両方を有する。入力機能を与えるＩ１０モジュー
ルは、プロセッサ・モジュール１６を被１ｉ１１御機械
の検出装置へ結合し、−力出力機能モジュールは被＆ｌ
Ｊ　ｍＩ機械の操作装置へインターフェースする。Ｉ１
０モジュールの各々は交流入力又は出力装置か、直流入
力又は出力装置であるか、又はレゾルバや位置指示器の
ようなアナログ装置への入出力インターフェースを与え
る。標準的なプログラマブル・コントローラ１ｏは異な
る型式のＩ１０モジュールの混在を含む。

第３図に概略的に図示するプロセッサ・モジュール１６
の異なる構成部品は３本の内部バスの組、すなわち異な
る構成部品間を走行する多数の個々の制御線から構成さ
れるＩＩＩ制御バス２４、並列データ・バス２５、並列
アドレス・バス２６により相互接続される。マイクロブ
０セツサ２８の型に応じて、アドレス及びデータ信号は
共有バス上に多重化され、特定時に共有バスにはどちら
の型の信号が担持されているかを指示する制御信号を有
する。マイクロブロセツ＃ｊ２８はプログラマブル・コ
ントローラ１０の全体の動作を制御する読取専用メモリ
（ＲＯＭ）２９に記憶されたオペレーティング・システ
ム・プログラムを実行し、ランダム・アクセス・メモリ
（ＲＡＭ）３０内に記憶されたユーザ定義の機械制御プ
ログラムを実行する。

ＲＡＭ３０には検出及び操作装置の状態を保持する標準
の入出力データ表も記憶されている。

ＲＡＭ３０は又カウンタやタイマ、そしてオペレーティ
ング・システム及びユーザ制御プログラムを実行する際
にマイクロプロセッサ２８により用いられる中間計算値
用の記憶位置も提供する。アドレス・デコーダ３１は、
メモリ２９．３０と共に装置バックプレーン１９をマイ
クロプロセッサがアクセス可能とする制御信号をバス２
４上に発生することによりモジュール・アドレス・バス
２６を介して送られた特定のアドレスに応答する。

プロセッサ・モジュール１６又は他のモジュールのどち
らかによる装置バックプレーンへのアクセスは、バス・
アクセス・アービトレーションを行ういくつかの公知回
路を含むバス間制御回路３６により支配される。適正な
要求信号に応答して、バス間制御回路３６は１組の両方
向データ・バッファ３７を付勢し、プロセッサ・モジュ
ール１６の内部データ・バスをバックプレーン・データ
・バス３３へ結合する。同様に、内部バス制御部３６は
１組のアドレス・バッファ３８を付勢し、プロセッサ・
モジュール・アドレス・バス２６をバックプレーン・ア
ドレス・バス３２へ結合する。

スロット・アドレス・ラッチ３９はバス間制御回路３６
により付勢されて、並列の５ビツト・データ語をプロセ
ッサ・モジュール・データ・バス２５からバックプレー
ン・スロット・アドレス・バス３５へ印加する。

バックプレーン１９へのプロセッサ・モジュール１６の
内部バスの相互接続はマイクロプロセッサ２８がラック
１２．１３のＩ１０モジュール１７を選択的にアクセス
可能とする。プロセッサ・モジュール１６の動作に関す
る限り、相互接続のラックは多くのスロットとモジュー
ルを有する１つの大きなラックとして見られる。このよ
うな装置では、プロセッサ・モジュール１６に最近接の
スロットがスロット１と指定され、プロセッサ・モジュ
ールから離れる各スロットのアドレスはチェーンに沿っ
て増加する。第１ラツク１２はプロセッサ・モジュール
を配置したものを含めて７個のスロット・アドレスＯ−
６を有し、第２ラツク１３の４個のスロットはアドレス
７−１０を有する。特定のモジュールをアドレスするた
め、マイクロプロセッサはモジュールのスロットのアド
レスをスロット・アドレス・ラツｙ−３９に記憶する。

バス間ＩＩＪ　Ｉ１１回路３６はスロット・アドレス・
ラッチ３９を付勢して、装置バックプレーン１９を越え
てその内容をスロット・アドレス・バス３５へ印加する
。各ラックのバックプレーンは第２図に示すスロット・
アドレス処理回路４０を含み、これは当該スロットのス
ロット選択信号を発生することによりラック内のスロッ
トのアドレスに応答する。スロット選択信号は各スロッ
トのモジュールを作動させて他のバックプレーン・バス
上の信号に応答する。スロット・アドレスが一旦送られ
ると、バス間制御回路３６にアドレス・バッファ３８の
組を付勢させることによりバックプレーン・アドレス・
バス３２を介して選択したモジュール内の構成部のアド
レスを送信する。同時に、バス間制御回路３６はデータ
・バッファ３７の組を付勢するため、データはアドレス
されたＩ１０モジュール１７とプロセッサ・モジュール
１６間で交換される。

このアドレッシング技術を用いることにより、プロセッ
サ・モジλ−ル１６は入力モジュールからセンサ・デー
タを得て、ラックの出力モジュールを介して操作装置へ
状態データを送信可能である。−最的な離散入力モジュ
ール６０は第４図に概略的に図示しである。入力モジュ
ール６０はバックプレーン・アドレス・バス３２に結合
した部品アドレス・デコーダ６２を有する。特定のモジ
ュールの部品アドレス・デコーダ６２は第１ＡＮＤゲー
ト６３に印加された高レベル・スロット選択信号とバッ
クプレーン制御ＩＩＩｇからの高レベル・アドレス・ス
トローブ信号により付勢される。

付勢されると、部品アドレス・デコーダ６２は、第２Ａ
ＮＤゲート６５の入力に接続した線路６４上の高レベル
・データ入力付勢信号を発生することによりアドレス・
バス３２上を送られた第１の所定アドレスに応答する。

第２ＡＮＤゲート６５の他方の入力はバックプレーン１
ＩＩｊＩＯバス＃ｉ！６１からの能動オン高１１０　　
ＲＥＡ［）信号を受取る。

Ｉ１０モジュール６０が高レベル・アドレス・スｌ−０
−ブ、スロット選択、Ｉｌｏ　　ＲＥＡＤ信号と共にバ
ックプレーン・バスを介してＭｌの所定アドレスを同時
に受取ると、センサ・データ入力回路６６が付勢される
。これは検出装置からバンクプレーン・データ・バス３
３ヘデータを与える。特に、外部検出装置１（図示せず
）はモジュール前部の１組の端子６８により信号レベル
・シフト回路６７の８データ入力へ接続される（第１図
参照）。標準的には、各検出装置はスイッチとして動作
し、閉じられた時に特定の電圧レベル、例えば交流２３
０■をデータ入力端子６８の一方へ印加する。信号レベ
ル・シック回路６７は検出装置からの電圧レベルをプロ
グラマブル・コントローラ・モジュールの論理装置と互
換の相対的に低電圧に変換する。８人力に対応°する信
号レベル・シフタ６７の８出力は、プログラマブル・コ
ントローラ１０の残りの回路から検出装置を電気的に分
離する分離回路６９に接続される。分離回路６９は検出
装置からの各データ入力に対し別々の電子光学カップラ
を含む。分離回路６９の８本の出力は、バックプレーン
・データ◆バス３３に接続した８個のトライステート・
データ・バッファ７０の組の入力へ接続される。データ
・バッファ７０が第２ＡＮＤゲート６５からの信号によ
り付勢されると、分離回路出力はバックプレーン・デー
タ・バス３３の線路へ送られる。これは検出装置からの
８ビツトのデータをプロセッサ・モジュール１６へ印加
する。

Ｉ１０モジュール６０は又バイトと共に送られたパリテ
ィ・ビットとデータ・バス上で受信したデータの各バイ
トのパリティを検査する回路７１を含む。パリティが合
わない場合、回路７１は、全てのＩ１０モジュール１７
に共通のバックプレーン制御バス３４の線路７３上の割
込信号を発生する。割込信号はプロセッサ・モジュール
１６のマイクロプロセッサの周期的ボール入力へ送られ
る。割込信号は又第３ＡＮＤゲート７２の入力へも送ら
れ、このＡＮＤゲートはバックプレーン・スロット・ア
ドレス処理回路４０からのスロット選択信号を受取る他
の入力を有する。第３ＡＮＤゲート７２の出力はバック
プレーン制御バス３４の割込識別（ＩＱ）＆１ＪＩ０１
ｉ１７４に接続される。割込ｒｏｓＩｔｍ線７４はプロ
セッサ・モジュール・マイクロプロセッサ２８の入力に
接続される。

高論理レベル割込信号がパリティ検査回路７１により発
生されると、プロセッサ・モジュール１６のマイクロプ
ロセッサ２８はその通常のプログラム実行に割込み、パ
リティ割込処理ルーチンを開始する。このルーチンは各
Ｉ１０モジュールを連続的（アドレスし、バックプレー
ン制御バス３４上の割込ＩＱ制１１１１ｉ！７４のレベ
ルを検査して割込発生モジュールを見出す。割込信号を
発生したＩ１０モジュールをアドレスすると、そのスロ
ット選択線が高状態となる。第３ＡＮＤゲート７２へ印
加されるこの高論理レベルと共に割込信号の高論理レベ
ルは割込Ｉ　Ｄ　１ｌＮＩ御線７４に高レベレを発生す
る。線路７４上のこの信号はマイクロプロセッサ２８に
どのＩ１０モジュールがパリティ割込を発生したか、そ
して多分どの割込処理にルーチンを実行すべきかを指示
する。他の型式のＩ１０モジュールでは、外部信号又は
モジュール信号処理エラーに応答して割込信号が発生さ
れる。いくつかのＩ１０モジュールが別々の割込を同時
に発生ずる場合、各々はスロット・アドレス順にボール
され、その割込は順番に処理される。

Ｉ１０モジュール１７はラック・スロット中で交換可能
なため、制御プログラムで指定したものとは異なるスロ
ットに２個以上のモジュールが挿入される可能性が存在
する。モジュールがラック中で誤って配置された場合、
異なる検出及び操作装置がプログラム実行中にプロセッ
サによりアドレスされる。誤って配置したモジュールを
検出するため、各モジュールはいくつかの識別コードを
プロセッサ・モジュールへ返すアドレス可能回路を有す
る。標準的には、各型式のＩ１０モジュールはこれらの
コードの異なる組を有しているが、このコードを用いて
波調ｒｓ機械に対して異なる機能を有する同じ型式のモ
ジュール間でも弁別可能である。

モジュール識別回路は第４図の概略図に図示されている
。スロット選択及びアドレス・ストローブ信号により付
勢された時部品アドレス・デコーダ６２は又線路７６上
に高レベル識別付勢信号を発生することにより第２の所
定アドレスに応答する。この付勢１ａ７６は第４及び第
５ＡＮＤゲート７７．７８の入力へそれぞれ結合される
。第４ＡＮＤゲート７７の第２人力はバックプレーン制
御バス３４からのＩ１０書込制６１１１１１７９へ接続
される。第４ＡＮＤゲート７７の出力は、データ入力を
バックプレーン・データ・バス３３の４木の線に結合さ
れた４ビツトＴＤ出力データ・ラッチ８ｏの付勢入力へ
接続される。出力データ・ラツチ８０からの４本の出力
ＯＢ　　−０Ｂ３は２個の別々のトライステート・デー
タ・バッファ８１゜８２に接続される。２本の出力ＯＢ
１とＯＢ３はデータ・バッファ８１又は８２のデータ入
力に結合され、一方他の２本の出力ＯＢｏとＯＢ２はこ
れらデータ・バッファの出力付勢入力へ接続される。２
個のデータ・バッファ８１．８２の出力は各ＩＱ　　０
ＬＩＴＯとＩＤ　　０ＬＪＴ１と指示され、２ビット並
列出力ポートを形成する。

第５ＡＮＤゲート７８の出力は、そのトライステート出
力をバックプレーン・データ・バス３３の下位５ビツト
線に接続された５個のＩＤ入力データ・バッファ８４の
組の付勢入力に接続される。

５個のデータ・バッファの組８４の各入力■Ｂ。

−ＩＤ４は５個のバッファ増幅器９１−９５の内の１つ
の出力に接続される。別々のプルアップ抵抗が５個のバ
ッファ増幅器の各入力を正電圧源Ｖ＋へ結合する。５個
のバッファ増幅器９１−９５の入力はＩＤ　　ＩＮＯか
ら１０　１Ｎ４と指定されて並列入力ポートを集団的に
形成する。

特定のＩ１０モジュールの識別コードは、入力ポートの
選択したピット線を接地電位及び／又は出力ポートのビ
ット線に接続することにより形成される。異なるＩＤ入
力ポートｌ１ｌＤ　　ＩＮＯから１０　１Ｎ４をアース
に結合することにより形成される１組のコードは、本明
細書でＩ１０重合端報として参照されるＩ１０モジュー
ルの入出力の数を識別する。これらのコードの例示組は
付録Ａの表に与えられている。３２のＩ１０混合型が１
０人力ポート線の異なる接続により識別可能である。各
１１０混合型に対し、５つのＩＤ入力ポート線の論理レ
ベルが図示されている。表中の「０」は線路が接地され
ていることを示す。表中の「１」は線路が接地されず、
プルアップ抵抗により高レベルに保持されていることを
指示する。

第２組の識別コードはモジュールの電気的特性を与える
。これらのコードの例示の組は付録Ｂの表に与えられて
いる。モジュールの電気的特性を識別するコードは、Ｉ
Ｄ出力ポート線の一方又は両方（ＩＤ　　０ＵＴＯと１
０　０Ｕ−ｒｌ）を特定のＩＤ入力ポート線へ接続する
ことにより定義される。付録Ｂに示すようなこの相互接
続は、入力モジュールの信号（交流、直流等）や出力モ
ジュールのスイッチング素子（リレー　トライアック等
）に関する情報を与える。

第４図に図示した特定のＩ１０モジュール６０を参照す
ると、入力ポートの線路ＩＤ　　ＩＮ２゜１０　　ＩＮ
３．ＩＯＩＮ４は直接接地されている。この接地により
、モジュールが８本の入力と０本の出力を有しているこ
とを指示する０００１１のＩ１０混合入力ビット・パタ
ーンが生じる（付録Δ参照）。出力ポートの２本のｌｌ
ＩＤ０ＵＴＯと１０　０ＵＴＩは抵抗８６．８７により
各々入力ポートのピット１１１１０　１Ｎ１とＩＱＩＮ
Ｏに結合される。この相互接続は２３０ｖの交流入力を
有するものとしてモジュールを識別する（付録Ｂ参照）
。他の識別コード接続では、単一の入力ポート線がアー
スと別々の抵抗による出力ポート線の両方へ結合される
。

プロセッサ・モジュール１６が制御プログラム実行モー
ドに置かれると、最初に各ラック・スロットの走査を実
行してスロット中のモジュールの型式を決める。Ｉ１０
モジュール識別ルーチンの流れ図は第５Ａ図及び第５Ｂ
図に示しである。このルーチンは第２図のプロセッサ・
モジュールのマイクロプロセッサ２８により開始し、段
階１００でルーチンで用いる変数を初期化する。次いで
段階１０１で、マイクロプロセッサ２８は識別すべきモ
ジュール１７を含むラック・スロットのアドレスにより
スロット・アドレス・ラッチ３９をロードする。プロセ
ッサ・モジュール１６が装置バックプレーン１９をアク
セスすると、アドレスはスロット・アドレス・バス３５
を介して送られる。バックプレーン１９のスロット・ア
ドレス信号に応答して、アドレスされたスロットを含む
ラック中のラック・スロット・アドレス処理回路４０は
スロット中のモジュール１７へ１１動スロット選択信号
を送信する。

次いで段階１０２でＩＯ出力ポートを消勢する１０出力
データ・ラッチ８０ヘデータが送られる。

これは、モジュールへのバックブレーン・アドレス・バ
ス３２を介してそのＩＤポートの第２の所定アドレスを
送信するマイクロプロセッサ２８により成される。１０
人力及び出力ポートの両方が、どのポートがバックプレ
ーン・データ・バス３３へ結合されるかを決定する１１
０読取及び書込制御信号によりこの第２アドレスを共有
する。この時点で、プロセッサ・モジュール１６のバス
間制御回路３６は制御バス３４の７ドレス・ストローブ
とＩ１０書込線を介して能動信号を送信するよう指令さ
れる。これらに信号に応答して、部品アドレス・デコー
ダ６２（第４図）は線路７６上で能動ＩＤ付勢信号を送
信する。第ＡＮＤゲート７７で能動Ｉ１０書込信号と組
合されたこの付勢信号は、ＩＤ出力データ・ラッチ８０
にデータ・バス３３からのデータの４ビツトを記憶させ
る。これらの４データ・バス・ビットはデータ・ラッチ
８０の出力のビットＯＢ　’−０Ｂ３となる。ピットＯ
Ｂ　とＯＢ２は低状態に保持され、データ・バッファ８
１．８２をトライステート、すなわち高インピーダンス
出力モードにする。それ故、このモードでは論理レベル
信号は入出力ポート間の抵抗８６．８７を介しては印加
されない。

１０ポート・アドレスがアドレス・バス３２上を依然と
して送信されているため、マイクロプロセッサ２８は流
れ図の段階１０３で能動ＩＤ付勢信号を除き、ｆｂｌＪ
ｌｌ１６１上ニｌ１０ｎＮ信号’ｆｒ与える。この動作
によりＩＤ入力データ・バッファ８４は５個のバッファ
増幅器９１−９５からのデータ・ビットＩＳ　　−ｌＮ
４をデータ・バス３３へ結合させる。これらのビットは
、ｒＤ入入水ポート選択したビット線（すなわち第４図
に図示したｌ１０−ＥジーＬ　−／ｌｚ　６０　（７）
線路［Ｄ　　ｌＮ２、ＩＤ　　ｌＮ３、ＩＤ　　ｌＮ４
）を接地させることにより生じた論理レベルを表わす。

マイクロプロセッサ２８はこれらのビットを読取り、付
録Ａのｌ１０混合表により与えられるｌ／○モジュール
６０の離散入出力の数を決定する。上述したように、例
示モジュール６ｏの端子ＩＤ　　ｌＮ２からＩＤ　　ｌ
Ｎ４の接地によりビット・パターン０００１１が入力ポ
ートに発生される。この２進パターンはＩ１０混合型３
を指示し、付録Ａに示すようにモジュールは８本の入力
と０本の出力を有していることを指示する。このモジュ
ール用［１０混合の２進指定は段階１０４でプロセッサ
・モジュール１６のＲＡＭ３０に記憶される。

識別ルーチンは次にモジュールの電気的特性を識別する
。段階１０５で最初に、マイクロプロセッサ２８は再び
ＩＤ出力ポートをアドレスしてＩＤ出力データ・ラッチ
８０にビット・パターン０００１を記憶する。このパタ
ーンにより第１バツフア増幅器８１は低レベル出力（０
）を発生し、−力筒２バッファＪｔＩＩｉｉｉ器８２は
高インピーダンス（ＨＩ　Ｚ）トライステート状態を保
持する。

ＩＤ入力ポートは次いでマイクロプロセッサ２８により
読取られて段１１１１０６でＩＤ入力データ・バッファ
８４からデータ・ビットを得る。これらのデータ・ビッ
トは段１１１１０７でＴＥＭＰｌと指示したＲＡＭ３０
の位５に記憶される。次いで段階１０８で、マイクロプ
ロセッサ２８はＩＤ出力データ・ラッチ８ｏを変更して
、端子ＩＤ０ＬＩＴＯの第１バツフア増幅器８１から高
論理レベルを発生し、その間第２バッファ増幅器８２は
トライステート状態に保持する。段階１０９で【Ｄ入力
ポートが再び読込まれ、段階１１０で結果はＴＥＭＰ２
と指示した位置のＲＡＭ３０に記憶される。

どのＩＯ入カポート線へ１０　０ＬＪＴＯ端子が結合さ
れているかを決めるため、ＴＥＭＰｌとＴＥＭＰ２の値
を排他ＯＲ（ＸＯＲ）Ｌ、なければならない。これはＩ
１０混合コードを与える５個のバッファ増幅器９１−９
５の入カブルアツブ抵抗と接地接続の効果をマスクする
。段階１１１の排他ＯＲの結果は、１０　０ＵＴＯ線が
結合されたビット位置に１を有する２進数０００１０′
ｒ−ある。

この数は次いで５ＴＡＴＥＯと指示される変数どして記
憶される。

１０出力ポート線の内の１つを１と０の間でトグルし、
ＩＤ入カポートを読取る過程を出力ポート線ＩＤ　　０
ＵＴ１に対して段階１１２から１１７で繰返す。ＩＤ入
力ポートから読取った結果、Ｔ　Ｅ　Ｍ　Ｐ　３　、！
：　Ｔ　Ｅ　Ｍ　Ｐ　４　Ｇｔ排他ＯＲされて変数５Ｔ
ＡＴＥＩに割当てた２進数０００１を発生し、これは第
６Ｂ図の段階１１８で出力ポートのピット線ＩＤ　　０
ＵＴＩに結合されている入力ポートのピッ］・線を指示
する。

５ＴＡＴＥＯと５ＴＡＴＥ１の値は付録Ｂで指示するＩ
１０モジュールの電気特性のクラスに対応する単一の数
に変換されなければならない。この変換は段階１１９で
開始されるモジュール識別ルーチンの次の部分で実行さ
れ、ここでビット・カウンタ変数Ｎ５は１にセットされ
ＣＬＡＳＳと呼ばれる変数が０にセットされる。次いで
、５ＴＡＴＥＯと５ＴＡＴＥＩの値を検査して電気特性
クラスを計算する。段Ｗ１３１２０で、マイクロプロセ
ッサ２８は５ＴＡＴＥ、ＯのビットＯが１に等しいかど
うかを検査する、これはＩＤ入力ポートの下位がＩＤ出
力ポートのＩＤ　　０Ｕ１０ビツト線に結合されたこと
を示す。等号が成立すると、Ｎの値が変数ＣＬＡＳＳに
加算される。段階１２１で５ＴＡＴＥ１の値が同様に検
査され、そのビットＯが１に等しい場合、Ｎの値の６倍
がＣＬＡＳＳに加算される。段階１２２で、マイクロプ
ロセッサ２８は変数５ＴＡＴＥＯと５ＴＡＴＥＩのビッ
トを１ビツト右ヘシフトし、次の下位ピットが次のルー
プでモジュール識別ルーチンのこの部分により検査可能
とする。次いで段階１２３で、ビット・カウンタＮを増
加し、決定段階１２４でＮの新たな値を検査して変数５
ＴＡＳＥＯと５ＴＡＴＥＩの全てのビットを検査したか
どうかを決定する。Ｎが６より小さく、検査すべきビッ
トがまだ残っていることを示している場合、ルーチンは
段階１２０へ戻る。変数５ＴＡＴＥＯと５ＴＡＴＥＩの
全てのヒツトを検査した後、ルーチンは段１！Ｉ！１１
２５へ進む。

全てのビットを検査すると、変数ＣＬ　Ａ　Ｓ　Ｓの値
は付録Ｂの表に与えるモジュールの電気的特性のクラス
に対応する。Ｉ１０混合コードと電気特性コードは段階
１２５でユーザにより装置構成時にこのモジュールに対
して定めた値と比較される。

モジュールから読出したコードが段階１２６で決定した
構成データと一致しない場合、プログラム実行は段階１
２７へ進み、ここでエラー・メツセージが端末２１（第
１図）を介してユーザへ送られる。プログラム実行は終
了し、主装置プログラムへ戻って訂正動作を待機する。

段１８１２６で、モジュールが装置構成データに指示す
るものであることがわかった場合、モージュール識別ル
ーチンは段階１２８で他のラック・スロットが残ってい
るかどうかを検査する。その場合、プログラム実行は段
階１００へ戻り、次のスロットのモジュールが識別され
る。各スロットに対してこの過程が繰返され、次いで主
プログラムへ戻る。

寸ｃｏｃｏ寸■の寸［Ｆ］の へ？■のへＣｏ寸０ 『一への ｙ　Ｏｙ　Ｏｒ−Ｏｙ　ＯＦＯｙ　Ｏｙ　Ｏｙ　Ｏｙ　
Ｏｙ　Ｏｃ−ｙ　ＯＯｙ　−００Ｆｒ−００ｃ−ｃ−０
０ｙ　ｙ　ＯＯｖ−ｔ−０Ｆ−一一〇〇〇〇−−−−〇
〇〇〇−−−−ｒ−ｙ　ｒ−ｙ　ｙ　ＯＯＯＯＯＯＯＯ
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【図面の簡単な説明】

第１図は本発明によるプログラマブル・コントローラの
図式表現、第２図はプログラマブル・コントローラのラ
ックとモジュールの電気的相互接続の概略図、第３図は
プログラマブル・コントローラ・プロセッサ・モジュー
ルの概略ブロック図、第４図は一般的な入力型Ｉ１０モ
ジュールのブロック概略図、第５Ａ図及び第５Ｂ図はプ
ロセッサ・モジュールにより実行されるモジュール識別
ルーチンの流れ図を形成する。 １０・・・プログラマ１ル・コントローラ、１６・・・
プロセッサ・モジュール、 １７・・・Ｉ１０モジュール、１９・・・バックプレー
ン、２８・・・マイクロプロセッサ、 ３２・・・アドレス・バス、３３・・・データ・バス、
３４・・・！ＩＩ　ｍバス、 ３５・・・スロット・アドレス会バス、４０・・・スロ
ット・アドレス処理回路、３６・・・バス間制御回路、 ６６・・・センサ・データ入力回路、 ８０・・・ＩＤ出力データ・ラッチ、 ８４・・・１０人力データ・バッファ。

Claims (14)

【特許請求の範囲】
1. （１）プログラマブル・コントローラにおいて、特定機
   能を実行するため機械の動作を定義する制御プログラム
   を実行するプロセッサと、プロセッサに結合されてプロ
   セッサを機械へインターフェースする機能モジュールと
   を有し、機能モジュールは、 前記プロセッサによりアドレス可能な出力ポートと、 前記プロセッサによりアドレス可能な入力ポートと、 機能モジュールの特性に関するデータをコード化するよ
   うに前記入力ポートを前記出力ポートへ結合する装置と
   、 を含むプログラマブル・コントローラ。
2. （２）請求項第１項記載のコントローラにおいて、前記
   出力ポートは前記プロセッサからの２進データを記憶す
   るデータ・ラッチを含み、前記結合装置は前記データ・
   ラッチの出力として前記入力ポートへ接続するプログラ
   マブル・コントローラ。
3. （３）請求項第２項記載のコントローラにおいて、前記
   入力ポートは複数個の並列ポートを含み、前記結合装置
   は前記データ・ラッチの出力を前記入力の一方へ接続す
   るプログラマブル・コントローラ。
4. （４）請求項第１項記載のコントローラにおいて、前記
   出力ポートは複数個の並列データ・ビット出力を含み、 前記入力ポートは複数個の並列データ・ビット入力を含
   み、 前記結合装置はデータ・ビット出力の内のあるものをデ
   ータ・ビット入力の選択したものへ接続し、これにより
   接続パターンが機能モジュールに関するデータをコード
   化するプログラマブル・コントローラ。
5. （５）プログラマブル・コントローラにおいて、制御プ
   ログラムを実行するプロセッセと、アドレス・バスとデ
   ータ・バスにより前記プロセッサへ結合されたＩ／Ｏモ
   ジュールとを有し、Ｉ／Ｏモジュールは、 複数個の出力を有し、前記プロセッサによりアドレス可
   能で出力ポートからデータを送信する並列データ出力ポ
   ートと、 複数個の入力を有し、前記プロセッサによりアドレス可
   能で入力ポートからデータを受信する並列データ入力ポ
   ートと、 Ｉ／Ｏモジュールを識別する所定の方法で前記出力ポー
   トの選択した出力を前記入力ポートの選択した入力へ結
   合する装置と、 を含むプログラマブル・コントローラ。
6. （６）請求項第５項記載のコントローラにおいて、前記
   出力ポートは前記プロセッサからのデータを記憶するデ
   ータ・ラッチを含むプログラマブル・コントローラ。
7. （７）請求項第５項記載のコントローラにおいて、前記
   入力ポートは前記入力データの各々を正又は負の電圧源
   に結合する装置を含むプログラマブル・コントローラ。
8. （８）プログラマブル・コントローラの動作を制御する
   プロセッサを有するプログラマブル・コントローラのモ
   ジュールにおいて、 前記プロセッサによりアドレス可能な出力ポートと、 前記プロセッサによりアドレス可能な入力ポートと、 モジュールに関するデータをコード化するように前記入
   力ポートを前記出力ポートへ結合する装置と、 を含むプログラマブル・コントローラのモジュール。
9. （９）請求項第８項記載のモジュールにおいて、前記出
   力ポートは前記プロセッサからのデータを記憶する装置
   を含み、この記憶装置は前記結合装置により前記入力ポ
   ートへ接続された出力を有するモジュール。
10. （１０）請求項第９項記載のモジュールにおいて、前記
    入力ポートは複数個の並列入力を含み、前記結合装置は
    前記データ・ラッチの出力を前記入力の内の１つに接続
    するモジュール。
11. （１１）請求項第８項記載のモジュールにおいて、前記
    出力ポートは複数個の並列データ出力を含み、 前記入力ポートは複数個の並列データ入力を含み、 前記結合装置は前記出力を選択入力へ接続し、前記接続
    パターンはＩ／Ｏモジュールに関するデータを与えるモ
    ジュール。
12. （１２）請求項第１１項記載のモジュールにおいて、前
    記入力ポートは前記データ入力の各々を正又は負電圧源
    へ結合する装置もさらに含むモジュール。
13. （１３）請求項第８項記載のモジュールにおいて、前記
    出力ポートは複数個の並列データ出力を含み、 前記入力ポートは複数個の並列データ入力を含み、 前記結合装置は前記出力を選択入力へ接続し、これによ
    り前記接続パターンは第１データ・コードを提供し、 前記データ入力の各々を正又は負電圧源に結合し、これ
    により電圧源への前に接続パターンは第２データ・コー
    ドを与える装置を含むモジュール。
14. （１４）請求項第１３項記載のモジュールにおいて、前
    記第１及び第２データ・コードはＩ／Ｏモジュールの特
    性に関する情報を与えるモジュール。