JPS592134A - 通信制御装置のバスインタフエ−ス回路 - Google Patents
通信制御装置のバスインタフエ−ス回路Info
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- JPS592134A JPS592134A JP57111341A JP11134182A JPS592134A JP S592134 A JPS592134 A JP S592134A JP 57111341 A JP57111341 A JP 57111341A JP 11134182 A JP11134182 A JP 11134182A JP S592134 A JPS592134 A JP S592134A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、通信制御装置におけるアドレスおよびデータ
のバスインタフェース回路に関するものである。
のバスインタフェース回路に関するものである。
一般に通信制御装置は、アドレスおよびデータを時分割
的に入出力するＤＭＡ （ダイレクト・メモリ・アクセ
ス）機能内蔵の回線制御部と、該回線制御部のバスと中
央処理部および主記憶部のノ（スとのインタフェースを
変換するバスインタフェース回路から構成される。この
ような通信制御装置において、ハードウェア量の削減を
図るため、バスインタフェース回路をＩＣ化、ＬＳＩ−
化する場合、通信制御装置のアドレスおよびデータの）
くス幅が大型化すると、バスインタフェース回路の外部
端子数が多（なり、該バスインタフェース回路を複数個
に分割する必要がある。このため、従来は数ビットのバ
ス幅のラッチ回路複数個と１つのバスコントロール回路
とでバスインクフェース回路を構成し、別々にＩＣ化し
ていた。
的に入出力するＤＭＡ （ダイレクト・メモリ・アクセ
ス）機能内蔵の回線制御部と、該回線制御部のバスと中
央処理部および主記憶部のノ（スとのインタフェースを
変換するバスインタフェース回路から構成される。この
ような通信制御装置において、ハードウェア量の削減を
図るため、バスインタフェース回路をＩＣ化、ＬＳＩ−
化する場合、通信制御装置のアドレスおよびデータの）
くス幅が大型化すると、バスインタフェース回路の外部
端子数が多（なり、該バスインタフェース回路を複数個
に分割する必要がある。このため、従来は数ビットのバ
ス幅のラッチ回路複数個と１つのバスコントロール回路
とでバスインクフェース回路を構成し、別々にＩＣ化し
ていた。
第１図にこの種のバスインタフェース回路の従来の構成
例を示す。第１図において、■は回線制両部、２は主記
憶部、３１と３２はラッチ回路、４はアドレス・データ
共通ハス、５はアドレスバス、６はデータバス、７はバ
スコントロール回路、８はＤＭＡ制御信号線、９はラッ
チ回路制御信号線、１０はメモリアクセス信号線、２０
は中央処理部であす、ハスインタフェース回路はバスコ
ントロール回路７とラッチ回路３Ｉ、３２で構成される
。即ち、第１図は主記憶部２のアドレスバス５およびデ
ータバス６のバス幅を２つにビットスライススル２組の
ラッチ回路３１．３２を設け、回線制御部１とラッチ回
路３１．３２の間およびラッチ回路３１．３２と主記憶
部２０間のデータ転送をバスコントロール回路７で制御
するという構成である。第１図の動作は以下の通りであ
る。
例を示す。第１図において、■は回線制両部、２は主記
憶部、３１と３２はラッチ回路、４はアドレス・データ
共通ハス、５はアドレスバス、６はデータバス、７はバ
スコントロール回路、８はＤＭＡ制御信号線、９はラッ
チ回路制御信号線、１０はメモリアクセス信号線、２０
は中央処理部であす、ハスインタフェース回路はバスコ
ントロール回路７とラッチ回路３Ｉ、３２で構成される
。即ち、第１図は主記憶部２のアドレスバス５およびデ
ータバス６のバス幅を２つにビットスライススル２組の
ラッチ回路３１．３２を設け、回線制御部１とラッチ回
路３１．３２の間およびラッチ回路３１．３２と主記憶
部２０間のデータ転送をバスコントロール回路７で制御
するという構成である。第１図の動作は以下の通りであ
る。
書込み動作：
回線制御部ｌはＤＭＡ制御信号線８を通してバスコント
ロール回路７に書込みを指示すると共に、まず書込みア
ドレスを２つにビットスライスしてアドレス・データ共
通バス４に乗せる。バスコントロール回路７は回線制御
部ｌから信号線８を通して与えられるＤＭＡ制御信号に
もとづき、ラッチ回路制御信号線９によりラッチ回路３
１．３２を制御し、アドレス・データ共通バス４上の書
込みアドレスをラッチ回路３１．３２にラッチしてアド
レスバス５に乗せる。次に、回線制御部ｌは書込みデー
タを同じく２つにビットスライスしてアドレス・データ
共通バス４に乗せ、これを同様にしてバスコントロール
回路７はラッチ回路３１，３２にラッチしてデータバス
６に乗せる。アドレスバス５とデータバス６に書込みア
ドレスと書込みデータが揃うと、バスコントロール回路
７は回線制御部１から与えられるＤＭＡ制御信号にもと
づき、メモリアクセス信号線１ｏに書込み信号を出力し
て主記憶部２をアクセスする。□ 読出し動作： 回線制御部１はＤＭＡ制御信号線８を通してバスコント
ロール回路７に読出しを指示すると共に、読出しアドレ
スを２つにビットスライスしてアドレス・データ共通ハ
ス４ Ｋｊｌｉ［る。バスコントロール回路７は、ラッ
チ回路制御信号線９によりラッチ回路３１．３２を制御
して、アドレ２・データ共通バス４上の読出しアドレス
をラッチ回路３１．３゜にラッチし、アドレスバス５に
乗せる。同時にバスコントロール回路７はメモリアクセ
ス信号線１０に読出し信号を出力し、主記憶部２をアク
セスする。主記憶部２かもの読出しデータはデータバス
６を通し、２つにビットスライスされてラッチ回路３１
．３２にラッチされた後、バスコントロール回路７の制
御のもとにアドレス・データ共通バス４経由で回線制御
部ｌへ転送される。
ロール回路７に書込みを指示すると共に、まず書込みア
ドレスを２つにビットスライスしてアドレス・データ共
通バス４に乗せる。バスコントロール回路７は回線制御
部ｌから信号線８を通して与えられるＤＭＡ制御信号に
もとづき、ラッチ回路制御信号線９によりラッチ回路３
１．３２を制御し、アドレス・データ共通バス４上の書
込みアドレスをラッチ回路３１．３２にラッチしてアド
レスバス５に乗せる。次に、回線制御部ｌは書込みデー
タを同じく２つにビットスライスしてアドレス・データ
共通バス４に乗せ、これを同様にしてバスコントロール
回路７はラッチ回路３１，３２にラッチしてデータバス
６に乗せる。アドレスバス５とデータバス６に書込みア
ドレスと書込みデータが揃うと、バスコントロール回路
７は回線制御部１から与えられるＤＭＡ制御信号にもと
づき、メモリアクセス信号線１ｏに書込み信号を出力し
て主記憶部２をアクセスする。□ 読出し動作： 回線制御部１はＤＭＡ制御信号線８を通してバスコント
ロール回路７に読出しを指示すると共に、読出しアドレ
スを２つにビットスライスしてアドレス・データ共通ハ
ス４ Ｋｊｌｉ［る。バスコントロール回路７は、ラッ
チ回路制御信号線９によりラッチ回路３１．３２を制御
して、アドレ２・データ共通バス４上の読出しアドレス
をラッチ回路３１．３゜にラッチし、アドレスバス５に
乗せる。同時にバスコントロール回路７はメモリアクセ
ス信号線１０に読出し信号を出力し、主記憶部２をアク
セスする。主記憶部２かもの読出しデータはデータバス
６を通し、２つにビットスライスされてラッチ回路３１
．３２にラッチされた後、バスコントロール回路７の制
御のもとにアドレス・データ共通バス４経由で回線制御
部ｌへ転送される。
以上のように、従来のバスインタフェース回路では、Ｉ
Ｃ化する単位がバスコントロール回路とラッチ回路の２
種類となるため、新しくバスインクフェース回°路を設
計するときに２品種のＩＣ開発を必要とし、ＩＣ開発費
用が高くなる欠点があった。又、バスコントロール回路
をラッチ回路から分離するため、それぞれＩＣ化する単
位の外部端子数が多（なるという欠点があった。
Ｃ化する単位がバスコントロール回路とラッチ回路の２
種類となるため、新しくバスインクフェース回°路を設
計するときに２品種のＩＣ開発を必要とし、ＩＣ開発費
用が高くなる欠点があった。又、バスコントロール回路
をラッチ回路から分離するため、それぞれＩＣ化する単
位の外部端子数が多（なるという欠点があった。
本発明は上記従来の欠点を除去するため、バスインタフ
ェース回路をラッチ回路とバスコントロール回路とセレ
クタ回路よりなる同一の機能単位を、ビットスライスす
る数だけ用いて構成するようにしたもので、以下、実施
例について詳細に説明する。
ェース回路をラッチ回路とバスコントロール回路とセレ
クタ回路よりなる同一の機能単位を、ビットスライスす
る数だけ用いて構成するようにしたもので、以下、実施
例について詳細に説明する。
第２図は本発明の一実施例であって、第１図と同一符号
は同一部分を示す。１１は主記憶部２がもデータを読出
すためのメモＩＪ ＩＪ−ド信号線、１２は主記憶部２
ヘデータを書込むためのメモリ・ライト信号線、１３は
メモリリード信号線１１とメモリライト信号線１２のど
ちらか一方を選択するセレクタであり、切替端子１４の
設定信号によりメモリリード信号線１１およびメモリラ
イト信号線１２の何れでも選択可能である。１５は、バ
スインタフェース回路を構成する機能単位である。この
機能単位１５はラッチ回路３とバスコントロール回路７
とセレクタ１３かも構成される。メモリアクセス信号線
１０はメモリリード信号線とメモリライト信号線よりな
り、一方の機能単位１５がら切替端子１４によりメモＩ
Ｊ ＩＪ−ド信号線１１を取り出し、他方の機能単位１
５がら切替端子１４によりメモリライト信号線１２を取
り出しＣいる。即ち、個々の機能単位１５は主記憶部２
をアクセスするメモリアクセス信号線１０のうちメモリ
リード信号線１１またはメモリライト信号線１２の何れ
か一方の信号だけを出力するが、各機能単位内でメモＩ
Ｊ ＩＪ−ド信号とメモリライト信号の両信号を作成し
、セレクタ１３で一方のみを使用するという冗長な回路
構成となっている。ここでは、上方の機能単位１５から
はメモリリード信号線１１を取り出し、下方の機能単位
１５からはメモリライト信号線１２を取り出すとして第
２図の動作を説明する。
は同一部分を示す。１１は主記憶部２がもデータを読出
すためのメモＩＪ ＩＪ−ド信号線、１２は主記憶部２
ヘデータを書込むためのメモリ・ライト信号線、１３は
メモリリード信号線１１とメモリライト信号線１２のど
ちらか一方を選択するセレクタであり、切替端子１４の
設定信号によりメモリリード信号線１１およびメモリラ
イト信号線１２の何れでも選択可能である。１５は、バ
スインタフェース回路を構成する機能単位である。この
機能単位１５はラッチ回路３とバスコントロール回路７
とセレクタ１３かも構成される。メモリアクセス信号線
１０はメモリリード信号線とメモリライト信号線よりな
り、一方の機能単位１５がら切替端子１４によりメモＩ
Ｊ ＩＪ−ド信号線１１を取り出し、他方の機能単位１
５がら切替端子１４によりメモリライト信号線１２を取
り出しＣいる。即ち、個々の機能単位１５は主記憶部２
をアクセスするメモリアクセス信号線１０のうちメモリ
リード信号線１１またはメモリライト信号線１２の何れ
か一方の信号だけを出力するが、各機能単位内でメモＩ
Ｊ ＩＪ−ド信号とメモリライト信号の両信号を作成し
、セレクタ１３で一方のみを使用するという冗長な回路
構成となっている。ここでは、上方の機能単位１５から
はメモリリード信号線１１を取り出し、下方の機能単位
１５からはメモリライト信号線１２を取り出すとして第
２図の動作を説明する。
書込み動作：
回線制御部１はＤＭＡ制御信号線８を通して各機能単位
１５のバスコントロール回路７に書込みを指示すると共
に、まず書込みアドレスを２つにビットスライスしてア
ドレス・データ共通バス４に乗せる。各機能単位１５の
バスコントロール回路７は、回線制御部１から信号線８
を通して与えられるＤＭＡ制御信号にもとづき、ラッチ
回路制御信号線９により自ラッチ回路３を制御し、アド
レス・データ共通バス４上の書込みアドレスを該当ラッ
チ回路３にラッチして、アドレスバス５に乗せる。次に
、回線制御部１は書込みデータを同じく２つにビットス
ライスしてアドレス・データ共通バヅ４に乗せ、これを
同様にして、各機能単位１５のバスコントロール回路７
は自ラッチ回路３にラッチしてデータバス６に乗せる。
１５のバスコントロール回路７に書込みを指示すると共
に、まず書込みアドレスを２つにビットスライスしてア
ドレス・データ共通バス４に乗せる。各機能単位１５の
バスコントロール回路７は、回線制御部１から信号線８
を通して与えられるＤＭＡ制御信号にもとづき、ラッチ
回路制御信号線９により自ラッチ回路３を制御し、アド
レス・データ共通バス４上の書込みアドレスを該当ラッ
チ回路３にラッチして、アドレスバス５に乗せる。次に
、回線制御部１は書込みデータを同じく２つにビットス
ライスしてアドレス・データ共通バヅ４に乗せ、これを
同様にして、各機能単位１５のバスコントロール回路７
は自ラッチ回路３にラッチしてデータバス６に乗せる。
アドレスバス５とデータバス６に書込みアドレス、書込
みデータが揃うと、各機能単位１５のバスコントロール
回路７はメモリライト信号線１２を有効とするが、書込
み動作ということで、セレクタ１３により上方の機能単
位１５のメモリライト信号線１２が選択され、主記憶部
２がアクセスされる。
みデータが揃うと、各機能単位１５のバスコントロール
回路７はメモリライト信号線１２を有効とするが、書込
み動作ということで、セレクタ１３により上方の機能単
位１５のメモリライト信号線１２が選択され、主記憶部
２がアクセスされる。
読出し動作：
回線制御部１はＤＭＡ制御信号線８を通して各機能単位
１５のバスコントロール回路７に読出しを指示すると共
に、読出しアドレスを２つにピッＩ・スライスしてアド
レス・データ共通バス４に乗せる。各機能単位１５のバ
スコントロール回路７は、ラッチ回路制御信号線９によ
り自ラッチ回路３を制御し、アドレス・データ共通バス
４上の読出しアドレスを該当ラッチ回路にラッチしてア
ドレスバス５に乗せる。同時に、各機能単位■５のバス
コントロール回路７はメモリリード信号線１■を有効と
するが、読出し動作ということで、セレクタ１３により
上方の機能単位１５のメモリリード信号線１１が選択さ
れ、主記憶部２がアクセスされる。主記憶部２からの読
出しデータはデータバス６を通し、２つにビットスライ
スされて各機能単位１５のラッチ回路３にラッチされた
後、各バスコントロール回路７の制御のもとにアドレス
・データ共通バス４経由で回線制御部１へ転送される。
１５のバスコントロール回路７に読出しを指示すると共
に、読出しアドレスを２つにピッＩ・スライスしてアド
レス・データ共通バス４に乗せる。各機能単位１５のバ
スコントロール回路７は、ラッチ回路制御信号線９によ
り自ラッチ回路３を制御し、アドレス・データ共通バス
４上の読出しアドレスを該当ラッチ回路にラッチしてア
ドレスバス５に乗せる。同時に、各機能単位■５のバス
コントロール回路７はメモリリード信号線１■を有効と
するが、読出し動作ということで、セレクタ１３により
上方の機能単位１５のメモリリード信号線１１が選択さ
れ、主記憶部２がアクセスされる。主記憶部２からの読
出しデータはデータバス６を通し、２つにビットスライ
スされて各機能単位１５のラッチ回路３にラッチされた
後、各バスコントロール回路７の制御のもとにアドレス
・データ共通バス４経由で回線制御部１へ転送される。
第２図はアドレスバス５およびデータバス６のバス幅を
２つにビットスライスするのに対応しＣ２つの機能単位
を用いた例であるが、アドレスおよびデータのバス幅が
大型化するにつれて機能単位の数も増加することは云う
までもない。
２つにビットスライスするのに対応しＣ２つの機能単位
を用いた例であるが、アドレスおよびデータのバス幅が
大型化するにつれて機能単位の数も増加することは云う
までもない。
以上説明したように、本発明によれば、バスインタフェ
ース回路を同じ回路構成の複数の機能単位に分割してい
るため、機能単位をＩＣ化することにより１品種のＩＣ
でバスインタフェース回路が構成できる利点がある。更
に、開発するＩＣが１品種で済むため、ＩＣの開発費が
少なくなることと開発した１品種のＩＣをバスインタフ
ェース回路に複数個用いるため、ＩＣの生産個数が多く
なることにより、バスインタフェース回路の構成ＩＣを
低コスト化できるという利点がある。また、バスインタ
フェース回路を構成する機能単位がラッチ回路とバスコ
ントロール回路をペアで具備しているため、機能単位間
の接続が不要になる利点がある。
ース回路を同じ回路構成の複数の機能単位に分割してい
るため、機能単位をＩＣ化することにより１品種のＩＣ
でバスインタフェース回路が構成できる利点がある。更
に、開発するＩＣが１品種で済むため、ＩＣの開発費が
少なくなることと開発した１品種のＩＣをバスインタフ
ェース回路に複数個用いるため、ＩＣの生産個数が多く
なることにより、バスインタフェース回路の構成ＩＣを
低コスト化できるという利点がある。また、バスインタ
フェース回路を構成する機能単位がラッチ回路とバスコ
ントロール回路をペアで具備しているため、機能単位間
の接続が不要になる利点がある。
第１図は従来のバスインクフェース回路の構成例を示す
図、第２図は本発明のバスインタフェース回路の一実施
例を示す図である。 ■・・・回線制御部、２・・・主記憶部、３・・・ラッ
チ回路、４・・・アドレス・データ共通バス、５・・°
アドレスバス、６・・・データバス、７・・・バスコン
トロール回路、８・・・ＤＭＡ制御信号線、９・・・ラ
ンチ回路制御信号線、１０・・・メモリアクセス信号線
、１１・・・メモリリード信号線、１２・・・メモリラ
イト信号線、１３・・・セレクタ、１４・・・切替端子
、１５・・・機能単位、２０・・・中央処理部 代理人弁理士 鈴 木 誠
図、第２図は本発明のバスインタフェース回路の一実施
例を示す図である。 ■・・・回線制御部、２・・・主記憶部、３・・・ラッ
チ回路、４・・・アドレス・データ共通バス、５・・°
アドレスバス、６・・・データバス、７・・・バスコン
トロール回路、８・・・ＤＭＡ制御信号線、９・・・ラ
ンチ回路制御信号線、１０・・・メモリアクセス信号線
、１１・・・メモリリード信号線、１２・・・メモリラ
イト信号線、１３・・・セレクタ、１４・・・切替端子
、１５・・・機能単位、２０・・・中央処理部 代理人弁理士 鈴 木 誠
Claims (1)
- （１） アドレスおよびデータを時分割的に入出力す
るＩ） Ｍ Ａ機能内蔵の回線制御部と、該回線制御部
のバスと主記憶部のバスとのインタフェースを変換する
バスインタフェース回路から構成される通信制御装置に
おいて、前記バスインタフェース回路を同一構成の複数
個の機能単位回路に分割し、各機能単位回路は、分割さ
れたアドレスとデータをラッチするラッチ回路と、前記
回線制御部のＤＭＡ制御信号をもとに回線制御部とラッ
チ回路およびラッチ回路と主記憶部間のデータ転送を制
御するバスコントロール回路と、バスコントロール回路
で生成されるメモリリード信号とメモリライト信号のい
ずれか一方を選択するセレクタ回路とよりなることを特
徴とするバスインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111341A JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111341A JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS592134A true JPS592134A (ja) | 1984-01-07 |
| JPH046029B2 JPH046029B2 (ja) | 1992-02-04 |
Family
ID=14558732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111341A Granted JPS592134A (ja) | 1982-06-28 | 1982-06-28 | 通信制御装置のバスインタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592134A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465268B2 (en) | 1997-05-22 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an electro-optical device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717048A (en) * | 1980-07-07 | 1982-01-28 | Nippon Telegr & Teleph Corp <Ntt> | Time-division information output system of data transfer circuit |
-
1982
- 1982-06-28 JP JP57111341A patent/JPS592134A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717048A (en) * | 1980-07-07 | 1982-01-28 | Nippon Telegr & Teleph Corp <Ntt> | Time-division information output system of data transfer circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046029B2 (ja) | 1992-02-04 |
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