JPH02105205A - プログラマブルコントローラ - Google Patents
プログラマブルコントローラInfo
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- JPH02105205A JPH02105205A JP1189027A JP18902789A JPH02105205A JP H02105205 A JPH02105205 A JP H02105205A JP 1189027 A JP1189027 A JP 1189027A JP 18902789 A JP18902789 A JP 18902789A JP H02105205 A JPH02105205 A JP H02105205A
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- JP
- Japan
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- rack
- slot
- address
- programmable controller
- slots
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Links
- 230000000295 complement effect Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 description 9
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0669—Configuration or reconfiguration with decentralised address assignment
- G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はコントロールプログラムの実行に応答してマシ
ンを作動させる異なる機能を実施する複数のモジュール
を有するプログラマブルコントローラに関し、より詳細
にはプログラマブルコントローラ内の各種のモジュール
を識別する機構に関する。
ンを作動させる異なる機能を実施する複数のモジュール
を有するプログラマブルコントローラに関し、より詳細
にはプログラマブルコントローラ内の各種のモジュール
を識別する機構に関する。
[従来の技術]
プログラマブルコントローラは代表的にアセンブリライ
ンや工作機械等の産業装置に接続され、記憶されたコン
トロールプログラムに従って装置を順次作動させる。こ
のようなプログラマブルコントローラの一種が米国特訂
第4.293,924号に開示されており、いくつかの
機能モジュールを含むラックからなっている。ラック裏
面は機能モジュールを電気的に接続する信号バス及びコ
ネクタを提供する。これらのモジュールの・一つはコン
トロールプログラムを順次実行するプロセッサを含んで
いる。コントロールプログラムはプロセッサ内のメモリ
に記憶され、実行されて被ill ’III装置上装置
室感知装置の状態を調べるか、あるいは1個もしくは数
個の被調査感知装置の状態に従って′?liυ制御装置
の選定作動装置を励起もしくは消勢する。また、ラック
内にはプロセッサを感知及び作動装置とインターフェイ
スするいくつかの入出力(Ilo)モジュールが収容さ
れている。所与のプログラマブルコントローラは交流入
出力、直流入出力、アナログ入出力、開)1ル一プ位置
モジュール等のさまざまな異種のI10モジュールを有
することができる。
ンや工作機械等の産業装置に接続され、記憶されたコン
トロールプログラムに従って装置を順次作動させる。こ
のようなプログラマブルコントローラの一種が米国特訂
第4.293,924号に開示されており、いくつかの
機能モジュールを含むラックからなっている。ラック裏
面は機能モジュールを電気的に接続する信号バス及びコ
ネクタを提供する。これらのモジュールの・一つはコン
トロールプログラムを順次実行するプロセッサを含んで
いる。コントロールプログラムはプロセッサ内のメモリ
に記憶され、実行されて被ill ’III装置上装置
室感知装置の状態を調べるか、あるいは1個もしくは数
個の被調査感知装置の状態に従って′?liυ制御装置
の選定作動装置を励起もしくは消勢する。また、ラック
内にはプロセッサを感知及び作動装置とインターフェイ
スするいくつかの入出力(Ilo)モジュールが収容さ
れている。所与のプログラマブルコントローラは交流入
出力、直流入出力、アナログ入出力、開)1ル一プ位置
モジュール等のさまざまな異種のI10モジュールを有
することができる。
この種のブOグラマプルコント0−ラの利点の一つは、
必要があればさらにラックを付加しその11面パスをデ
ージ−チェーンにつなぐことにより拡張できることであ
る。このような拡張コントローラにはデージ−チェーン
ラック内の各モジュールをアドレスするためのシステム
を設けなければならない。このような一つのシステムで
は、ラック内の各モジュール位置にユニークなアドレス
が割り当てられ、各ラックの裏面上にアドレスデコーダ
が組み入れられている。アドレスデコーダはアドレスさ
れる位置のモジュールヘイネーブル信号を送出すること
により、ラックのモジ、1−ル位置アドレス範囲に応答
する。
必要があればさらにラックを付加しその11面パスをデ
ージ−チェーンにつなぐことにより拡張できることであ
る。このような拡張コントローラにはデージ−チェーン
ラック内の各モジュールをアドレスするためのシステム
を設けなければならない。このような一つのシステムで
は、ラック内の各モジュール位置にユニークなアドレス
が割り当てられ、各ラックの裏面上にアドレスデコーダ
が組み入れられている。アドレスデコーダはアドレスさ
れる位置のモジュールヘイネーブル信号を送出すること
により、ラックのモジ、1−ル位置アドレス範囲に応答
する。
[発明が解決しようとする課題]
このアドレスシステムで遭遇する問題は、応答するモジ
ュール位置アドレス範囲を識別するために各ラックのデ
コーダを手動で構成しなければならないことである。所
与のラックに対するアドレス範囲はデージーチェーン内
で先行するラック内のモジュール位置数に依存する。手
動構成は人間のエラーの可能性を生じるため、自動構成
可能なアドレスシステムが望まれる。
ュール位置アドレス範囲を識別するために各ラックのデ
コーダを手動で構成しなければならないことである。所
与のラックに対するアドレス範囲はデージーチェーン内
で先行するラック内のモジュール位置数に依存する。手
動構成は人間のエラーの可能性を生じるため、自動構成
可能なアドレスシステムが望まれる。
プログラマブルコントローラは各々が複数の機能モジュ
ール及びプロセッサモジュールを受容づるスロットを有
する一連のラックにより形成される。モジュールは各ラ
ックの裏面上の信号バス及びコネクタにより互いに電気
的に接続されており、一連のラックの裏面はデージ−チ
ェーンとして電気的に接続されている。裏面信号バスの
一つはプロセッサモジュールがアクセスを求めているモ
ジュールを収容するスロットのアドレスを運ぶ。
ール及びプロセッサモジュールを受容づるスロットを有
する一連のラックにより形成される。モジュールは各ラ
ックの裏面上の信号バス及びコネクタにより互いに電気
的に接続されており、一連のラックの裏面はデージ−チ
ェーンとして電気的に接続されている。裏面信号バスの
一つはプロセッサモジュールがアクセスを求めているモ
ジュールを収容するスロットのアドレスを運ぶ。
各ラックはスロットアドレスをデコードしてプロセッサ
モジュールによりアドレスされているその中のモジュー
ルのイネーブル信号を発生する回路を含んでいる。この
回路はまた受信されたスロットアドレスからそのラック
内のスロット数を減じて変換されたスロットアドレスを
生じ、次にそれはチェーン内の次のラックへ通される。
モジュールによりアドレスされているその中のモジュー
ルのイネーブル信号を発生する回路を含んでいる。この
回路はまた受信されたスロットアドレスからそのラック
内のスロット数を減じて変換されたスロットアドレスを
生じ、次にそれはチェーン内の次のラックへ通される。
変換されたスロットアドレスはデージ−チェーン内の次
のラックの第1のスロットに関連している。例えば、次
のラックの第1のスロットがアドレスされておれば、変
換されたアドレスはゼロでありそれはその第1のスロッ
トに対する相対スロットアドレスである。スロットアド
レス変換により、各ラックデコード回路はデージ−チェ
ーン内の実際の位置に無関係に同じ相対アドレスセット
に応答する。
のラックの第1のスロットに関連している。例えば、次
のラックの第1のスロットがアドレスされておれば、変
換されたアドレスはゼロでありそれはその第1のスロッ
トに対する相対スロットアドレスである。スロットアド
レス変換により、各ラックデコード回路はデージ−チェ
ーン内の実際の位置に無関係に同じ相対アドレスセット
に応答する。
本発明の一般的な目的は付加機能モジュールを配置する
ことができる一連のラックへデージ−チェーンとしてつ
なぐことにより拡張することのできるプログラマブルコ
ントローラを提供することである。
ことができる一連のラックへデージ−チェーンとしてつ
なぐことにより拡張することのできるプログラマブルコ
ントローラを提供することである。
本発明のもう一つの目的は各デージ−チェーンラック内
の4mmモモジュールアドレスするシステムを提供する
ことである。
の4mmモモジュールアドレスするシステムを提供する
ことである。
もう一つの目的は各ラックがそのモジュールのアドレス
をデコードする回路を有(、この回路を所与のアドレス
範囲を認識するように手助構成する必要のないアドレス
システムを提供することである。
をデコードする回路を有(、この回路を所与のアドレス
範囲を認識するように手助構成する必要のないアドレス
システムを提供することである。
本発明のさらにもう一つの目的はデージ−チェーン内の
ラックの位置に無関係に、そのラックに受容されるモジ
ュールのアドレスをデコードする各デージ−チェーンラ
ック内の回路を提供することである。
ラックの位置に無関係に、そのラックに受容されるモジ
ュールのアドレスをデコードする各デージ−チェーンラ
ック内の回路を提供することである。
[実施例]
最初に第1図及び第2図を参照として、−膜内に符号1
0に示す、プログラマブルコントローラはそれぞれ独立
した電力供給14.15を右する2つのラック12.1
3を含んでいる。各ラック12.13はいくつかのスロ
ットを有し、その中に異なる*iモジュール16.17
を受容することができる。その中に受容されるモジュー
ルをアクセスするために、各ラックスロットにユニーク
なアドレスが割り当てられる。2つのラック12゜13
はまた、それぞれ、機能モジュール16,17を相互接
続して電力供給14.15からモジニL−ルヘ電力を供
給する電気的コネクタ及び容体バスを有している。特に
、裏面18.18’にはそれぞれ並列アドレスバス32
.32’ 、並列データバス33.33’ 1組の
!11t111g134.34’及び5ビット並列スロ
ットアドレスバス35゜35′が組み込まれている。独
立したアドレス及びデータバス32.35が示されてい
るが、アドレス及びデータ信号が時間多重化される共通
バスを使用することもできる。これらのバス及びM m
線をスロット内のモジュールに接続する独立したコネク
タがラック内の各スロットの裏面上に設けられている。
0に示す、プログラマブルコントローラはそれぞれ独立
した電力供給14.15を右する2つのラック12.1
3を含んでいる。各ラック12.13はいくつかのスロ
ットを有し、その中に異なる*iモジュール16.17
を受容することができる。その中に受容されるモジュー
ルをアクセスするために、各ラックスロットにユニーク
なアドレスが割り当てられる。2つのラック12゜13
はまた、それぞれ、機能モジュール16,17を相互接
続して電力供給14.15からモジニL−ルヘ電力を供
給する電気的コネクタ及び容体バスを有している。特に
、裏面18.18’にはそれぞれ並列アドレスバス32
.32’ 、並列データバス33.33’ 1組の
!11t111g134.34’及び5ビット並列スロ
ットアドレスバス35゜35′が組み込まれている。独
立したアドレス及びデータバス32.35が示されてい
るが、アドレス及びデータ信号が時間多重化される共通
バスを使用することもできる。これらのバス及びM m
線をスロット内のモジュールに接続する独立したコネク
タがラック内の各スロットの裏面上に設けられている。
多導体ケーブル20が2つのラック12.13の裏面1
8.18’を符号19に示す共通システム裏面に対して
相互接続する。もう一つの多導体ケーブル20“が第2
のラック13から図示せぬプログラマブルコントローラ
の他のラックへシステム裏面を拡張する。ラックはケー
ブル20.20’によりデージ−チェーンに接続されて
いる。
8.18’を符号19に示す共通システム裏面に対して
相互接続する。もう一つの多導体ケーブル20“が第2
のラック13から図示せぬプログラマブルコントローラ
の他のラックへシステム裏面を拡張する。ラックはケー
ブル20.20’によりデージ−チェーンに接続されて
いる。
第1のラック12はモジュールのメモリ内に記憶された
ユーザ定義コントロールプログラムを実行してプログラ
マブルコントローラ10に接続されたマシンを作動させ
るプロセッサモジュール16を含んでいる。ブOグラミ
ング端末21がケーブル22を介してプロセッサモジュ
ール16に接続され、プログラマブルコントローラの動
作を監視してプロセッサモジュール16をプログラミン
グする。プロセッサモジュール16は裏面バス32.3
3.35及び制御ll線34に接続されている。
ユーザ定義コントロールプログラムを実行してプログラ
マブルコントローラ10に接続されたマシンを作動させ
るプロセッサモジュール16を含んでいる。ブOグラミ
ング端末21がケーブル22を介してプロセッサモジュ
ール16に接続され、プログラマブルコントローラの動
作を監視してプロセッサモジュール16をプログラミン
グする。プロセッサモジュール16は裏面バス32.3
3.35及び制御ll線34に接続されている。
第1のラック12はプロセッサ16と電気的にインター
フェイスしてプログラマブルコントローラ10によりt
illillされるマシン上のデバイスを感知して作動
させるいくつかの入出カモジュール17を含んでいる。
フェイスしてプログラマブルコントローラ10によりt
illillされるマシン上のデバイスを感知して作動
させるいくつかの入出カモジュール17を含んでいる。
ここで使用する110モジユールとは被制御マシン上の
外部デバイスとインターフェイスするモジュールのこと
である。このようなI10モジュールは入力機能のみ、
出力lR能のみ、もしくは入出力機能を有することがで
きる。
外部デバイスとインターフェイスするモジュールのこと
である。このようなI10モジュールは入力機能のみ、
出力lR能のみ、もしくは入出力機能を有することがで
きる。
入力機能を提供するI10モジュールはプロセッサモジ
ュール16を被制御マシン上の感知デバイスに接続し、
出力機能モジュールは被りIIIマシン上の作動デバイ
スとインターフェイスする。各110モジユールは交流
入力もしくは出力デバイス、直流入力もしくは出力デバ
イスとすることができ、あるいは分解器及び位置表示器
等のアナログデバイスとの入出力インターフェイスを提
供することができる。代表的なプログラマブルコントロ
ーラ10は異種のI10モジュールのマトリクスを含ん
でいる。
ュール16を被制御マシン上の感知デバイスに接続し、
出力機能モジュールは被りIIIマシン上の作動デバイ
スとインターフェイスする。各110モジユールは交流
入力もしくは出力デバイス、直流入力もしくは出力デバ
イスとすることができ、あるいは分解器及び位置表示器
等のアナログデバイスとの入出力インターフェイスを提
供することができる。代表的なプログラマブルコントロ
ーラ10は異種のI10モジュールのマトリクスを含ん
でいる。
第3図に略示する、プロセッサモジュール16の異なる
要素は1組の3つの内部バスにより相互接続されており
、それは異なる要素間を走るいくつかの個別の訓maか
らなるコントロールバス24と、並列データバス25及
び並列アドレスバス26である。マイクロプロセッサ2
8が3つの内部バス24〜26に接続されている。マイ
クロプロセッサ28の種類に応じて、アドレス及びデー
タ信号は共有内部バス上へ多重化することができ、制御
信号はどのタイプの信号が所与の時間に共有バス上を運
ばれるかを示す。マイクロプロセッサ28は読取専用メ
モリ(ROM)29内に記憶されたオペレーティングシ
ステム10グラムを実行し、それはプログラマブルコン
トローラ10の全体動作を制御してランダムアクセスメ
モリ(RAM>30内に記憶されたユーザの定義するマ
シンコントロールプログラムを実行する。また、RAM
30内には感知及び動作デバイスの状態を保持する標準
入出力データテーブルも記憶されている。RAM30は
またオペレーティング及びユーザコントロールプログラ
ムを実行するのにマイクロプロセッサ28が使用するカ
ウンター、タイマー及び中間計惇値の記憶位置を与える
。アドレスデコーダ31はマイクロプロセッサがシステ
ム裏面19だけでなく、メモリ29.30にもアクセス
できるようにするtlII m f:、号をバス24上
に発生することにより、モジュールアドレスバス26上
に送出される特定アドレスに応答する。
要素は1組の3つの内部バスにより相互接続されており
、それは異なる要素間を走るいくつかの個別の訓maか
らなるコントロールバス24と、並列データバス25及
び並列アドレスバス26である。マイクロプロセッサ2
8が3つの内部バス24〜26に接続されている。マイ
クロプロセッサ28の種類に応じて、アドレス及びデー
タ信号は共有内部バス上へ多重化することができ、制御
信号はどのタイプの信号が所与の時間に共有バス上を運
ばれるかを示す。マイクロプロセッサ28は読取専用メ
モリ(ROM)29内に記憶されたオペレーティングシ
ステム10グラムを実行し、それはプログラマブルコン
トローラ10の全体動作を制御してランダムアクセスメ
モリ(RAM>30内に記憶されたユーザの定義するマ
シンコントロールプログラムを実行する。また、RAM
30内には感知及び動作デバイスの状態を保持する標準
入出力データテーブルも記憶されている。RAM30は
またオペレーティング及びユーザコントロールプログラ
ムを実行するのにマイクロプロセッサ28が使用するカ
ウンター、タイマー及び中間計惇値の記憶位置を与える
。アドレスデコーダ31はマイクロプロセッサがシステ
ム裏面19だけでなく、メモリ29.30にもアクセス
できるようにするtlII m f:、号をバス24上
に発生することにより、モジュールアドレスバス26上
に送出される特定アドレスに応答する。
プロセッサモジュール16もしくは他のモジュールによ
るシステム裏面バス32〜35へのアクセスは、バスア
クセス調停を実施するいくつかの公知の回路のいずれか
を有するインターバスt、II a11回路36により
支配される。適切な要求信号に応答して、インターバス
!IJ ti11回路36は1組の双方向データバッフ
ァ37がプロセッサモジュール16の内部データバス2
5を裏面データバス33へ接続できるようにする。同様
に、インターバス制御回路36により、1組のアドレス
バッファ38はブOセッサモジュールアドレスバス26
を裏面アドレスバス32へ接続することができる。スロ
ットアドレスランチ39はインターバス制御回路36に
よりイネーブルされて、5ビツトデ一タ語を並列にプロ
セツナモジュールデータバス251pら裏面スロットア
ドレスバス35へ与えることができる。
るシステム裏面バス32〜35へのアクセスは、バスア
クセス調停を実施するいくつかの公知の回路のいずれか
を有するインターバスt、II a11回路36により
支配される。適切な要求信号に応答して、インターバス
!IJ ti11回路36は1組の双方向データバッフ
ァ37がプロセッサモジュール16の内部データバス2
5を裏面データバス33へ接続できるようにする。同様
に、インターバス制御回路36により、1組のアドレス
バッファ38はブOセッサモジュールアドレスバス26
を裏面アドレスバス32へ接続することができる。スロ
ットアドレスランチ39はインターバス制御回路36に
よりイネーブルされて、5ビツトデ一タ語を並列にプロ
セツナモジュールデータバス251pら裏面スロットア
ドレスバス35へ与えることができる。
プロセッサモジュール16の内部バスを裏面19の内部
バスへ相互接続することにより、マイクロプロセッサ2
8はラック12.13内のl10Lジユール17の任意
の一つに選択的にアクセスすることができる。プロセッ
サモジュール16の動作に関する限り、相互接続された
ラックは多くのスロットとモジュールを有する大きなラ
ックとして見られる。このようなシステムにおいて、ブ
dセッサモジュール16に最も近いスロットはスロット
アドレス1として示され、プロセッサモジュールから離
れる各スロットのアドレスはチェーンに沿って屑加する
。第1のラックはプロセッサモジュールが位置するスロ
ットのアドレスを含む7つのスロットアドレスO〜6を
有し、第2のラック13の4つのスロットはアドレス7
〜10を有している。所与のモジュールをアドレスする
ために、マイクロプロセッサはスロットアドレスラッチ
39内のモジュールスロットのアドレスを記憶する。イ
ンターバス制御回路36は次にスロットアドレスラッチ
39をイネーブルしてシステム裏面19を横切するスロ
ットアドレスバス35にその内容を与える。このスロッ
トアドレスは指定スロット内のモジュールを起a1させ
て他の裏面バス上の信号に応答でる。スロットアドレス
が送出されると、マイクロプロセッサ28はインターバ
ス制御回路36にアドレスバッフ7セツト38をイネー
ブルさせることにより、選定モジュール内の要素のアド
レスを裏面アドレスバス32上へ送出する。実質的にそ
れと同町に、インターバス制御回路36はデータバッフ
ァセット37をイネーブルしてアドレスされるI10モ
ジュール17をプロセッサモジュール1611ffiで
データを交換できるようにする。
バスへ相互接続することにより、マイクロプロセッサ2
8はラック12.13内のl10Lジユール17の任意
の一つに選択的にアクセスすることができる。プロセッ
サモジュール16の動作に関する限り、相互接続された
ラックは多くのスロットとモジュールを有する大きなラ
ックとして見られる。このようなシステムにおいて、ブ
dセッサモジュール16に最も近いスロットはスロット
アドレス1として示され、プロセッサモジュールから離
れる各スロットのアドレスはチェーンに沿って屑加する
。第1のラックはプロセッサモジュールが位置するスロ
ットのアドレスを含む7つのスロットアドレスO〜6を
有し、第2のラック13の4つのスロットはアドレス7
〜10を有している。所与のモジュールをアドレスする
ために、マイクロプロセッサはスロットアドレスラッチ
39内のモジュールスロットのアドレスを記憶する。イ
ンターバス制御回路36は次にスロットアドレスラッチ
39をイネーブルしてシステム裏面19を横切するスロ
ットアドレスバス35にその内容を与える。このスロッ
トアドレスは指定スロット内のモジュールを起a1させ
て他の裏面バス上の信号に応答でる。スロットアドレス
が送出されると、マイクロプロセッサ28はインターバ
ス制御回路36にアドレスバッフ7セツト38をイネー
ブルさせることにより、選定モジュール内の要素のアド
レスを裏面アドレスバス32上へ送出する。実質的にそ
れと同町に、インターバス制御回路36はデータバッフ
ァセット37をイネーブルしてアドレスされるI10モ
ジュール17をプロセッサモジュール1611ffiで
データを交換できるようにする。
第2図に示すように、各ラックの裏面は、各ラック内の
各スロットに対してスロットアドレスバス35上の信号
を個別の選定信号へ変換するスロットアドレス処理回路
40を含んでいる。第1のラック12に対する処理回路
40の詳細を第4図に示す。
各スロットに対してスロットアドレスバス35上の信号
を個別の選定信号へ変換するスロットアドレス処理回路
40を含んでいる。第1のラック12に対する処理回路
40の詳細を第4図に示す。
プロセッサモジュール16が第1のラック12のスロッ
ト内の6個のI10モジュールの一つとのアクセスを求
めると、1から6までの対応するスロットアドレスがス
ロットアドレスバス35へ加えられる。プロセッサモジ
ュール16からのスロットアドレスバス35の、SAφ
〜SA4で示す、5ビツト線が5個のデータバッファ4
1〜45により5ビツトコンパレター47の、八で示す
、1入力へ接続される。コンパレター47への他方の入
力Bのビット線は、第1のラック12内のスロット数、
すなわち2進番号00111、ヘハードワイヤされる。
ト内の6個のI10モジュールの一つとのアクセスを求
めると、1から6までの対応するスロットアドレスがス
ロットアドレスバス35へ加えられる。プロセッサモジ
ュール16からのスロットアドレスバス35の、SAφ
〜SA4で示す、5ビツト線が5個のデータバッファ4
1〜45により5ビツトコンパレター47の、八で示す
、1入力へ接続される。コンパレター47への他方の入
力Bのビット線は、第1のラック12内のスロット数、
すなわち2進番号00111、ヘハードワイヤされる。
入力へのスロットアドレスがラック内のスロット数より
も、それぞれ大きいか、等しいかもしくは小さいかに従
って、コンパレターは3つの出力11148.49もし
くは5oの一つにアクティブ信号を発生する。
も、それぞれ大きいか、等しいかもしくは小さいかに従
って、コンパレターは3つの出力11148.49もし
くは5oの一つにアクティブ信号を発生する。
アドレスが第1のラック内の一つのスロットに対するも
のであれば、それはO〜6の値を有し、それはラック内
のスロット数、すなわら7よりも小さい。この場合、ア
クティブ信号が[150を介してコンパレター47から
3−8デコーダ46のイネーブル入力へ送出される。ス
ロットアドレスバス35の最下位3ビット線SAφ、S
A1.SA2はデコーダ46の選定入力へ接続される。
のであれば、それはO〜6の値を有し、それはラック内
のスロット数、すなわら7よりも小さい。この場合、ア
クティブ信号が[150を介してコンパレター47から
3−8デコーダ46のイネーブル入力へ送出される。ス
ロットアドレスバス35の最下位3ビット線SAφ、S
A1.SA2はデコーダ46の選定入力へ接続される。
デコーダからの7つの出力線の各々が7つのラックスロ
ットの別々の一つに対する裏面コネクタ上のスロット選
定端子に接続されている。デコーダ46の第8の出力は
7スロツトラツク1.2では使用されない。デコーダ4
6がイネーブルされると、その選定入力に加えられる3
ビツトにより表わされる2進数により7つの出力線の対
応する1線がアクティブとされる。
ットの別々の一つに対する裏面コネクタ上のスロット選
定端子に接続されている。デコーダ46の第8の出力は
7スロツトラツク1.2では使用されない。デコーダ4
6がイネーブルされると、その選定入力に加えられる3
ビツトにより表わされる2進数により7つの出力線の対
応する1線がアクティブとされる。
同時に、コンパレター出力[150上のアクティブハイ
レベル信号もORゲート53により5つのORゲート5
5の第1の入力へ接続される。これら5つのORゲート
55の出力はSAφ′〜SA4′で示され、ケーブル2
0を介して次のラックの裏面18′上のスロットアドレ
スバスの入力へ接続される。全ての出力ORゲート55
の入力がハイレベルを受信すると、次のラックに加えら
れるスロットアドレスは全て1となり、デージ−チェー
ン内の下流の全モジュールをデピレクトする。
レベル信号もORゲート53により5つのORゲート5
5の第1の入力へ接続される。これら5つのORゲート
55の出力はSAφ′〜SA4′で示され、ケーブル2
0を介して次のラックの裏面18′上のスロットアドレ
スバスの入力へ接続される。全ての出力ORゲート55
の入力がハイレベルを受信すると、次のラックに加えら
れるスロットアドレスは全て1となり、デージ−チェー
ン内の下流の全モジュールをデピレクトする。
全部1を含むスロットアドレスが、第4図に示すものと
類似の、次のラックのスロットアドレス処理回路40へ
加えられると、その回路内のANDゲート52がハイレ
ベル出力を発生する。ANDゲート52からのこのハイ
レベルはORゲート53により各出力01(ゲート55
の第1の入力へ接続されて、デージ−チェーン内の次の
ラックに対して全部1を有する相対スロットルアドレス
を発生する。この場合、加算器54からの出力に無関係
に相対アドレスは全部1となり、その多ビット出力も出
力ORゲート55へ接続される。
類似の、次のラックのスロットアドレス処理回路40へ
加えられると、その回路内のANDゲート52がハイレ
ベル出力を発生する。ANDゲート52からのこのハイ
レベルはORゲート53により各出力01(ゲート55
の第1の入力へ接続されて、デージ−チェーン内の次の
ラックに対して全部1を有する相対スロットルアドレス
を発生する。この場合、加算器54からの出力に無関係
に相対アドレスは全部1となり、その多ビット出力も出
力ORゲート55へ接続される。
プロセッサモジュール16が第2のラック(もしくはそ
の後のラック)内のモジュールをアクセスしたい場合に
は、バス35上に仮想スロットアドレスを選出する。前
のコントローラにおいて、第2のラック内のアドレスデ
コーダは所与の範囲の仮想スロットアドレス(例えば、
第1図のラック13に対するアドレス7〜10)に対応
するように構成しなければならなかった。しかしながら
、本プログラマブルコントロールの裏面スロットアドレ
ス処理回路40は、チェーン内の次のラック上ヘアドレ
スを通す前に入スロットアドレスを相対スロットアドレ
スへ変換する。スロットアドレスの相対アドレスへのこ
の調整により、各ラックがデージ−チェーン内のその相
対位置とそのスロットアドレスの範囲を“知る”必要が
なくなる。
の後のラック)内のモジュールをアクセスしたい場合に
は、バス35上に仮想スロットアドレスを選出する。前
のコントローラにおいて、第2のラック内のアドレスデ
コーダは所与の範囲の仮想スロットアドレス(例えば、
第1図のラック13に対するアドレス7〜10)に対応
するように構成しなければならなかった。しかしながら
、本プログラマブルコントロールの裏面スロットアドレ
ス処理回路40は、チェーン内の次のラック上ヘアドレ
スを通す前に入スロットアドレスを相対スロットアドレ
スへ変換する。スロットアドレスの相対アドレスへのこ
の調整により、各ラックがデージ−チェーン内のその相
対位置とそのスロットアドレスの範囲を“知る”必要が
なくなる。
引き続き第4図を参照として、もう一つのラック内のス
ロットがアドレスされている時は、第1のラック12の
スロットアドレス処理回路40の入力におけるアドレス
番号はそのラック内のスロット数である7以上となる。
ロットがアドレスされている時は、第1のラック12の
スロットアドレス処理回路40の入力におけるアドレス
番号はそのラック内のスロット数である7以上となる。
従って、コンパレター47は出力11148もしくは4
9ヘアクチイブ信号を加える。これらの線はORゲート
51により5ビツト加算器54のイネーブル入力へ接続
される。イネーブルされると、加算器は仮想スロットア
ドレスを第2のラック13の第1のスロットに関連する
スロットアドレスへ変換する。こうするために、5つの
データバッファ41〜45の出力は5ビツト加算器54
の入力セットAに接続される。加算器54の入カセット
BLt裏面上でラック内のモジュール番号の2つの補数
へハードワイヤされている。例えば、第4図は加算器5
4の入力セットBが7の2の補数、すなわち2進数11
001にハードワイヤされるように7つのスロットを有
する第1のラック12に対する裏面回路を示す。加算器
54はスロット数の2の補数を有する5つのデータバッ
ファ41〜45からの入力スロットアドレスを加算する
。この加忰は入スロツドアドレスからラックスロット数
を減じることと詐術的に等価である。加詐器54の出力
に現われるこの゛減譚′°の結果である5データビツト
は5つの出力ORゲート55の入力に接続される。5つ
のORゲート55はその結果である相対アドレスをケー
ブル20を介して次のラック13へ接続する。
9ヘアクチイブ信号を加える。これらの線はORゲート
51により5ビツト加算器54のイネーブル入力へ接続
される。イネーブルされると、加算器は仮想スロットア
ドレスを第2のラック13の第1のスロットに関連する
スロットアドレスへ変換する。こうするために、5つの
データバッファ41〜45の出力は5ビツト加算器54
の入力セットAに接続される。加算器54の入カセット
BLt裏面上でラック内のモジュール番号の2つの補数
へハードワイヤされている。例えば、第4図は加算器5
4の入力セットBが7の2の補数、すなわち2進数11
001にハードワイヤされるように7つのスロットを有
する第1のラック12に対する裏面回路を示す。加算器
54はスロット数の2の補数を有する5つのデータバッ
ファ41〜45からの入力スロットアドレスを加算する
。この加忰は入スロツドアドレスからラックスロット数
を減じることと詐術的に等価である。加詐器54の出力
に現われるこの゛減譚′°の結果である5データビツト
は5つの出力ORゲート55の入力に接続される。5つ
のORゲート55はその結果である相対アドレスをケー
ブル20を介して次のラック13へ接続する。
チェーン内の次のラックへアドレスを通を前にスロット
アドレスからラック内のスロット数を減じることにより
、スロットアドレスは次のラック内の第1のスロットに
関連することが正当化される。従って、各ラックのアド
レスデコーダ46は0とX−1との間のスロットアドレ
スに応答するようにプリセットすることができ、ここに
Xはそのラック内のスロット数である。また、スロット
がO−Xのアドレスを割り当てられるような状況に応答
するようにスロットアドレス処理回路40を構成するこ
とができる。ラックに加えられる入力スロットアドレス
はその第1のスロットに関連するため、このブリヒツト
デコーディングはデージ−チェーン内のラック位置から
独立している。
アドレスからラック内のスロット数を減じることにより
、スロットアドレスは次のラック内の第1のスロットに
関連することが正当化される。従って、各ラックのアド
レスデコーダ46は0とX−1との間のスロットアドレ
スに応答するようにプリセットすることができ、ここに
Xはそのラック内のスロット数である。また、スロット
がO−Xのアドレスを割り当てられるような状況に応答
するようにスロットアドレス処理回路40を構成するこ
とができる。ラックに加えられる入力スロットアドレス
はその第1のスロットに関連するため、このブリヒツト
デコーディングはデージ−チェーン内のラック位置から
独立している。
その結果、ラックが最初に相互接続されると、裏面回路
は各ラックの第1のスロットに対する仮想アドレスによ
り構成する必要はなく、ラックをどのような順序で接続
することもできる。
は各ラックの第1のスロットに対する仮想アドレスによ
り構成する必要はなく、ラックをどのような順序で接続
することもできる。
第2のラック13内のモジュールをどのようにアドレス
することができるかを示t?5定例として、プロセッサ
モジュール16は第2のスロット内の110モジユール
を第2のラックの左からアクセスを求めるものとする。
することができるかを示t?5定例として、プロセッサ
モジュール16は第2のスロット内の110モジユール
を第2のラックの左からアクセスを求めるものとする。
−このスロットはデージ−チェーンラックの第9スロツ
トである8の仮想システムアドレスを有する。このスロ
ット内のモジュールをアクセスする時、プロセッサ16
は8の数字を表わす1組の並列論理レベルピッ1〜をス
ロットアドレスバス5上に発生する。これらのビットが
第1のラック12内のスロットアドレス処理回路40へ
加えられると、コンパレター47の出力線48はアクテ
ィブとなる。コンパレター出力!1150はローレベル
イナクティブ信号を有するため、第1のラックのデコー
ダ46はディセーブルされそのモジュールのスロット選
定線のいずれも励起しない。
トである8の仮想システムアドレスを有する。このスロ
ット内のモジュールをアクセスする時、プロセッサ16
は8の数字を表わす1組の並列論理レベルピッ1〜をス
ロットアドレスバス5上に発生する。これらのビットが
第1のラック12内のスロットアドレス処理回路40へ
加えられると、コンパレター47の出力線48はアクテ
ィブとなる。コンパレター出力!1150はローレベル
イナクティブ信号を有するため、第1のラックのデコー
ダ46はディセーブルされそのモジュールのスロット選
定線のいずれも励起しない。
スロットアドレス番号゛8”は第1のラックの加算器5
4の入力端子のAセットにも加えられ、第1のラックの
加算器54はそれに応答してへ入力番号から7の数字を
減算する。この減算結果はORゲート55により第2の
ラック13へ延在するケーブル20のスロットアドレス
1ilsAφ′SA4’へ接続されている加算器の出力
に生じる2進数“1″である。
4の入力端子のAセットにも加えられ、第1のラックの
加算器54はそれに応答してへ入力番号から7の数字を
減算する。この減算結果はORゲート55により第2の
ラック13へ延在するケーブル20のスロットアドレス
1ilsAφ′SA4’へ接続されている加算器の出力
に生じる2進数“1″である。
第2のラック13の裏面18′は、4スロツトラツクに
対して構成されている点を除けば第4図に示すものと同
じであるスロットアドレス処理回路40を含んでいる。
対して構成されている点を除けば第4図に示すものと同
じであるスロットアドレス処理回路40を含んでいる。
すなわち、第2のラック内のデコーダ46はスロットア
ドレスl1SA’ −8A4’ 上に生じる2進数の0
〜3に応答する。同様に、第2のラック13の裏面上の
加算N54の8入力は4の2の補数にワイヤされ、コン
パレター47の8入力は4の数字ヘワイヤされる。
ドレスl1SA’ −8A4’ 上に生じる2進数の0
〜3に応答する。同様に、第2のラック13の裏面上の
加算N54の8入力は4の2の補数にワイヤされ、コン
パレター47の8入力は4の数字ヘワイヤされる。
実施例において、プロセッサモジュール16が第2のラ
ック13内の第2のモジュールへのアクセスを求めてい
る場合、ケーブル20を介して裏面19の入力へ加えら
れる相対スロットアドレスは1の数字である。この相対
アドレスは第2のラックの処理回路40内のデータバッ
ファ41〜45により、コンパレター47からの線50
上のハイレベル出力信号によりイネーブルされているそ
のデコーダ46へ接続される。これらの入力信号に応答
して、デコーダ46はアクティブ信号をスロット選定線
上の第2のスロット(第2のラック13内のスロット“
1”)へ送出する。
ック13内の第2のモジュールへのアクセスを求めてい
る場合、ケーブル20を介して裏面19の入力へ加えら
れる相対スロットアドレスは1の数字である。この相対
アドレスは第2のラックの処理回路40内のデータバッ
ファ41〜45により、コンパレター47からの線50
上のハイレベル出力信号によりイネーブルされているそ
のデコーダ46へ接続される。これらの入力信号に応答
して、デコーダ46はアクティブ信号をスロット選定線
上の第2のスロット(第2のラック13内のスロット“
1”)へ送出する。
従って、デージ−チェーンプログラマブルコントローラ
システム内の所与のラックの順に無関係に、ラックの裏
面上のアドレスデコーディング回路はOとX−1との間
のスロットアドレスに応答し、ここにXはそのラック内
のスロット数である。
システム内の所与のラックの順に無関係に、ラックの裏
面上のアドレスデコーディング回路はOとX−1との間
のスロットアドレスに応答し、ここにXはそのラック内
のスロット数である。
[発明の効果J
本システムは次のラックに通′TjIy+に入アドレス
からXを減じることにより、自動的にスロットアドレス
を正当化する。その結果、どれだG)多くの4゜ モジュールスロットがデージ−チェーン内の所与のラッ
クに先行しても、その七ジュールへアクセスするために
ラックへ入力されるアドレス信号は、例えば0−X−1
の同じプリセット範囲を有り゛る。
からXを減じることにより、自動的にスロットアドレス
を正当化する。その結果、どれだG)多くの4゜ モジュールスロットがデージ−チェーン内の所与のラッ
クに先行しても、その七ジュールへアクセスするために
ラックへ入力されるアドレス信号は、例えば0−X−1
の同じプリセット範囲を有り゛る。
その結果、全てのラック内のアドレスデコーディング回
路をその同じ範囲内のスロットアドレスに応答してスロ
ット選定信号を発生するように永久に構成することがで
きる。
路をその同じ範囲内のスロットアドレスに応答してスロ
ット選定信号を発生するように永久に構成することがで
きる。
第1図は本発明に従ったプログラマブルコントローラの
絵画図、第2図はプログラマブルコントローラのラック
及びモジュールの電気的相互接続の略図、第3図はプロ
グラマブルコントローラブロセツリモジュールの略ブロ
ック図、第4図は各ラック内のスロットアドレス処理回
路の略図である。 4照符号の説明 10・・・・・・プログラマブルコントローラ12.1
3・・・・・・ラック 14.15・・・・・・電力供給 16.17・・・・・・n能モジュール20・・・・・
・多導体ケーブル 21・・・・・・端末 22・・・・・・ケーブル 24〜26・・・・・・内部バス 28・・・・・・マイクロプロセツナ 29・・・・・・ROM 30・・・・・・RAM 31・・・・・・アドレスデコーダ 32.32’ ・・・・・・アドレスバス33.33’
・・・・・・データバス 34.34’ ・・・・・・制tII線35.35’
・・・・・・スロットアドレス36・・・・・・インタ
ーバスυJIB回路38・・・・・・アドレスバッフ7
ピツト39・・・・・・スロットアドレスラッチ40・
・・・・・スロットアドレス処理回路41〜45・・・
・・・データバラノア46・・・・・・3−8デコーダ 47・・・・・・コンパレター 48〜50・・・・・・出力線 52・・・・・・ANDゲート 53.55・・・・・・ORゲート 54・・・・・・加算器
絵画図、第2図はプログラマブルコントローラのラック
及びモジュールの電気的相互接続の略図、第3図はプロ
グラマブルコントローラブロセツリモジュールの略ブロ
ック図、第4図は各ラック内のスロットアドレス処理回
路の略図である。 4照符号の説明 10・・・・・・プログラマブルコントローラ12.1
3・・・・・・ラック 14.15・・・・・・電力供給 16.17・・・・・・n能モジュール20・・・・・
・多導体ケーブル 21・・・・・・端末 22・・・・・・ケーブル 24〜26・・・・・・内部バス 28・・・・・・マイクロプロセツナ 29・・・・・・ROM 30・・・・・・RAM 31・・・・・・アドレスデコーダ 32.32’ ・・・・・・アドレスバス33.33’
・・・・・・データバス 34.34’ ・・・・・・制tII線35.35’
・・・・・・スロットアドレス36・・・・・・インタ
ーバスυJIB回路38・・・・・・アドレスバッフ7
ピツト39・・・・・・スロットアドレスラッチ40・
・・・・・スロットアドレス処理回路41〜45・・・
・・・データバラノア46・・・・・・3−8デコーダ 47・・・・・・コンパレター 48〜50・・・・・・出力線 52・・・・・・ANDゲート 53.55・・・・・・ORゲート 54・・・・・・加算器
Claims (15)
- (1)複数の機能モジュール及びプロセッサモジュール
を保持して電気的に相互接続するスロットを有する一連
のラックを具備するプログラマブルコントローラにおい
て、前記各ラックは、 プロセッサモジュールがアクセスを求める機能モジュー
ルを含むスロットの数値アドレスを表わす電気信号を運
ぶスロットアドレスバスと、ラック内のスロット数をス
ロットアドレスから減じてその結果たるスロットアドレ
スを発生する手段と、 結果たるスロットアドレスをプログラマブルコントロー
ラの他のラック内のスロットアドレスバスに接続する手
段、 とを具備するプログラマブルコントローラ。 - (2)請求項(1)記載のプログラマブルコントローラ
において、各ラックはさらに、スロットアドレスバスに
接続され、選定スロットアドレスをデコードしてラック
の各スロットに対するスロット選定信号を発生する手段
を含むプログラマブルコントローラ。 - (3)請求項(1)記載のプログラマブルコントローラ
において、減算手段はスロットアドレスバスに接続され
た第1の入力とラック内のスロット数の2の補数を表わ
す数字を受信する第2の入力を有するプログラマブルコ
ントローラ。 - (4)請求項(1)記載のプログラマブルコントローラ
において、前記接続手段はラック内のスロットがアドレ
スされている時は常に結果たるスロットアドレスを予め
定められた数字へ設定する手段を含むプログラマブルコ
ントローラ。 - (5)複数の機能モジュールを保持して電気的に相互接
続するスロットを有する複数の直列相互接続されたラッ
クを有するプログラマブルコントローラにおいて、各ラ
ックスロットはラックの直列相互接続により定められる
アドレスを有し、且つプログラマブルコントローラはプ
ロセツサモジユールをも有し、前記各ラックは、 プロセッサがアクセスを求めるモジュールを含むスロッ
トの数字アドレスを運ぶスロットアドレスバスと、 スロットアドレスバスに接続され、アドレスをデコード
してアドレスされるスロット内に配置されたモジュール
のスロットイネーブル信号を発生する手段と、 アドレスからラック内のスロット数を減じて結果たるア
ドレスを発生する手段と、 結果たるアドレスをプログラマブルコントローラの次に
直列相互接続されたラックのスロツトアドレスバスへ接
続する手段、 とを具備するプログラマブルコントローラ。 - (6)請求項(5)記載のプログラマブルコントローラ
において、前記デコーディング手段はO〜X−1のアド
レスに応答し、ここにXはラック内のスロット数である
プログラマブルコントローラ。 - (7)請求項(5)記載のプログラマブルコントローラ
において、前記デコーディング手段はXスロットイネー
ブル信号を発生することによりY〜Y+X−1のアドレ
スに応答し、ここにYは整数定数でありXはラック内の
スロット数であるプログラマブルコントローラ。 - (8)請求項(5)記載のプログラマブルコントローラ
において、前記接続手段はラック内のスロットがアドレ
スされている時は常に結果たるスロットアドレスを所定
数に設定する手段を含むプログラマブルコントローラ。 - (9)異なる機能モジュールを保持して電気的に相互接
続する複数のスロットを有する多ラックプログラマブル
コントローラシステムにおいて、前記ラックは 数字アドレスを含む信号を運ぶスロットアドレスバスと
、 ラック内のスロット数をスロットアドレスから減じて結
果たるスロットアドレスを発生する手段と、 結果たるスロットアドレスをプログラマブルコントロー
ラシステムのもう一つのラックのスロツトアドレスバス
へ接続する手段 を具備するプログラマブルコントローラ。 - (10)請求項(9)記載のラックにおいて、さらにス
ロットアドレスバスに接続され、選定アドレスをデコー
ドしてラックの各スロットに対するスロットイネーブル
信号を発生する手段を含むラック。 - (11)請求項(10)記載のラックにおいて、前記デ
コーディング手段はX個のスロットイネーブル信号を発
生することによりO〜X−1のアドレスに応答し、ここ
にXはラック内のスロット数であるラック。 - (12)請求項(10)記載のラックにおいて、前記デ
コーディング手段はX個のスロットイネーブル信号を発
生することによりY〜Y+X−1のアドレスに応答し、
ここにYは整数定数でありXはラック内のスロット数で
あるラック。 - (13)請求項(9)記載のラックにおいて、減算手段
はスロットアドレスバスに接続された第1の入力とラッ
ク内のスロット数の2の補数を表わす数字を受信する第
2の入力を有するラック。 - (14)請求項(9)記載のラックにおいて、前記接続
手段はラック内のスロットがアドレスされている時は常
に結果たるスロットアドレスを所定数に設定する手段を
含むラック。 - (15)請求項(14)記載のラックにおいて、さらに
前記スロットアドレスバス上を送出される前記所定数に
応答して所定数をプログラマブルコントローラシステム
のもう一つのラックのスロツトアドレスバスへ接続する
手段を具備するラック。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US223312 | 1988-07-25 | ||
US07/223,312 US5038317A (en) | 1988-07-25 | 1988-07-25 | Programmable controller module rack with a relative rack slot addressing mechanism |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02105205A true JPH02105205A (ja) | 1990-04-17 |
Family
ID=22835973
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1189027A Pending JPH02105205A (ja) | 1988-07-25 | 1989-07-24 | プログラマブルコントローラ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5038317A (ja) |
JP (1) | JPH02105205A (ja) |
DE (1) | DE3924384C2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2022517440A (ja) * | 2019-03-25 | 2022-03-08 | イノヴァ セミコンダクトルズ ゲーエムベーハー | 複数の実行ユニットの作動 |
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