JPH02105205A - プログラマブルコントローラ - Google Patents

プログラマブルコントローラ

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JPH02105205A
JPH02105205A JP1189027A JP18902789A JPH02105205A JP H02105205 A JPH02105205 A JP H02105205A JP 1189027 A JP1189027 A JP 1189027A JP 18902789 A JP18902789 A JP 18902789A JP H02105205 A JPH02105205 A JP H02105205A
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JP
Japan
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rack
slot
address
programmable controller
slots
Prior art date
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Pending
Application number
JP1189027A
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English (en)
Inventor
John E Callan
ジヨン　エドワード　カラン
Anthony G Gibart
アンソニー　ジェラード　ギバート
Kazuaki Kume
久米　一秋
Shigeru Ina
伊奈　茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Allen Bradley Co LLC
Original Assignee
NipponDenso Co Ltd
Allen Bradley Co LLC
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Filing date
Publication date
Application filed by NipponDenso Co Ltd, Allen Bradley Co LLC filed Critical NipponDenso Co Ltd
Publication of JPH02105205A publication Critical patent/JPH02105205A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G06F12/0669—Configuration or reconfiguration with decentralised address assignment
    • G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Programmable Controllers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコントロールプログラムの実行に応答してマシ
ンを作動させる異なる機能を実施する複数のモジュール
を有するプログラマブルコントローラに関し、より詳細
にはプログラマブルコントローラ内の各種のモジュール
を識別する機構に関する。
［従来の技術］ プログラマブルコントローラは代表的にアセンブリライ
ンや工作機械等の産業装置に接続され、記憶されたコン
トロールプログラムに従って装置を順次作動させる。こ
のようなプログラマブルコントローラの一種が米国特訂
第４．２９３，９２４号に開示されており、いくつかの
機能モジュールを含むラックからなっている。ラック裏
面は機能モジュールを電気的に接続する信号バス及びコ
ネクタを提供する。これらのモジュールの・一つはコン
トロールプログラムを順次実行するプロセッサを含んで
いる。コントロールプログラムはプロセッサ内のメモリ
に記憶され、実行されて被ｉｌｌ　’ＩＩＩ装置上装置
室感知装置の状態を調べるか、あるいは１個もしくは数
個の被調査感知装置の状態に従って′？ｌｉυ制御装置
の選定作動装置を励起もしくは消勢する。また、ラック
内にはプロセッサを感知及び作動装置とインターフェイ
スするいくつかの入出力（Ｉｌｏ）モジュールが収容さ
れている。所与のプログラマブルコントローラは交流入
出力、直流入出力、アナログ入出力、開）１ル一プ位置
モジュール等のさまざまな異種のＩ１０モジュールを有
することができる。
この種のブＯグラマプルコント０−ラの利点の一つは、
必要があればさらにラックを付加しその１１面パスをデ
ージ−チェーンにつなぐことにより拡張できることであ
る。このような拡張コントローラにはデージ−チェーン
ラック内の各モジュールをアドレスするためのシステム
を設けなければならない。このような一つのシステムで
は、ラック内の各モジュール位置にユニークなアドレス
が割り当てられ、各ラックの裏面上にアドレスデコーダ
が組み入れられている。アドレスデコーダはアドレスさ
れる位置のモジュールヘイネーブル信号を送出すること
により、ラックのモジ、１−ル位置アドレス範囲に応答
する。
［発明が解決しようとする課題］ このアドレスシステムで遭遇する問題は、応答するモジ
ュール位置アドレス範囲を識別するために各ラックのデ
コーダを手動で構成しなければならないことである。所
与のラックに対するアドレス範囲はデージーチェーン内
で先行するラック内のモジュール位置数に依存する。手
動構成は人間のエラーの可能性を生じるため、自動構成
可能なアドレスシステムが望まれる。
プログラマブルコントローラは各々が複数の機能モジュ
ール及びプロセッサモジュールを受容づるスロットを有
する一連のラックにより形成される。モジュールは各ラ
ックの裏面上の信号バス及びコネクタにより互いに電気
的に接続されており、一連のラックの裏面はデージ−チ
ェーンとして電気的に接続されている。裏面信号バスの
一つはプロセッサモジュールがアクセスを求めているモ
ジュールを収容するスロットのアドレスを運ぶ。
各ラックはスロットアドレスをデコードしてプロセッサ
モジュールによりアドレスされているその中のモジュー
ルのイネーブル信号を発生する回路を含んでいる。この
回路はまた受信されたスロットアドレスからそのラック
内のスロット数を減じて変換されたスロットアドレスを
生じ、次にそれはチェーン内の次のラックへ通される。
変換されたスロットアドレスはデージ−チェーン内の次
のラックの第１のスロットに関連している。例えば、次
のラックの第１のスロットがアドレスされておれば、変
換されたアドレスはゼロでありそれはその第１のスロッ
トに対する相対スロットアドレスである。スロットアド
レス変換により、各ラックデコード回路はデージ−チェ
ーン内の実際の位置に無関係に同じ相対アドレスセット
に応答する。
本発明の一般的な目的は付加機能モジュールを配置する
ことができる一連のラックへデージ−チェーンとしてつ
なぐことにより拡張することのできるプログラマブルコ
ントローラを提供することである。
本発明のもう一つの目的は各デージ−チェーンラック内
の４ｍｍモモジュールアドレスするシステムを提供する
ことである。
もう一つの目的は各ラックがそのモジュールのアドレス
をデコードする回路を有（、この回路を所与のアドレス
範囲を認識するように手助構成する必要のないアドレス
システムを提供することである。
本発明のさらにもう一つの目的はデージ−チェーン内の
ラックの位置に無関係に、そのラックに受容されるモジ
ュールのアドレスをデコードする各デージ−チェーンラ
ック内の回路を提供することである。
［実施例］ 最初に第１図及び第２図を参照として、−膜内に符号１
０に示す、プログラマブルコントローラはそれぞれ独立
した電力供給１４．１５を右する２つのラック１２．１
３を含んでいる。各ラック１２．１３はいくつかのスロ
ットを有し、その中に異なる＊ｉモジュール１６．１７
を受容することができる。その中に受容されるモジュー
ルをアクセスするために、各ラックスロットにユニーク
なアドレスが割り当てられる。２つのラック１２゜１３
はまた、それぞれ、機能モジュール１６，１７を相互接
続して電力供給１４．１５からモジニＬ−ルヘ電力を供
給する電気的コネクタ及び容体バスを有している。特に
、裏面１８．１８’にはそれぞれ並列アドレスバス３２
．３２’　、並列データバス３３．３３’　　　１組の
！１１ｔ１１１ｇ１３４．３４’及び５ビット並列スロ
ットアドレスバス３５゜３５′が組み込まれている。独
立したアドレス及びデータバス３２．３５が示されてい
るが、アドレス及びデータ信号が時間多重化される共通
バスを使用することもできる。これらのバス及びＭ　ｍ
線をスロット内のモジュールに接続する独立したコネク
タがラック内の各スロットの裏面上に設けられている。
多導体ケーブル２０が２つのラック１２．１３の裏面１
８．１８’を符号１９に示す共通システム裏面に対して
相互接続する。もう一つの多導体ケーブル２０“が第２
のラック１３から図示せぬプログラマブルコントローラ
の他のラックへシステム裏面を拡張する。ラックはケー
ブル２０．２０’によりデージ−チェーンに接続されて
いる。
第１のラック１２はモジュールのメモリ内に記憶された
ユーザ定義コントロールプログラムを実行してプログラ
マブルコントローラ１０に接続されたマシンを作動させ
るプロセッサモジュール１６を含んでいる。ブＯグラミ
ング端末２１がケーブル２２を介してプロセッサモジュ
ール１６に接続され、プログラマブルコントローラの動
作を監視してプロセッサモジュール１６をプログラミン
グする。プロセッサモジュール１６は裏面バス３２．３
３．３５及び制御ｌｌ線３４に接続されている。
第１のラック１２はプロセッサ１６と電気的にインター
フェイスしてプログラマブルコントローラ１０によりｔ
ｉｌｌｉｌｌされるマシン上のデバイスを感知して作動
させるいくつかの入出カモジュール１７を含んでいる。
ここで使用する１１０モジユールとは被制御マシン上の
外部デバイスとインターフェイスするモジュールのこと
である。このようなＩ１０モジュールは入力機能のみ、
出力ｌＲ能のみ、もしくは入出力機能を有することがで
きる。
入力機能を提供するＩ１０モジュールはプロセッサモジ
ュール１６を被制御マシン上の感知デバイスに接続し、
出力機能モジュールは被りＩＩＩマシン上の作動デバイ
スとインターフェイスする。各１１０モジユールは交流
入力もしくは出力デバイス、直流入力もしくは出力デバ
イスとすることができ、あるいは分解器及び位置表示器
等のアナログデバイスとの入出力インターフェイスを提
供することができる。代表的なプログラマブルコントロ
ーラ１０は異種のＩ１０モジュールのマトリクスを含ん
でいる。
第３図に略示する、プロセッサモジュール１６の異なる
要素は１組の３つの内部バスにより相互接続されており
、それは異なる要素間を走るいくつかの個別の訓ｍａか
らなるコントロールバス２４と、並列データバス２５及
び並列アドレスバス２６である。マイクロプロセッサ２
８が３つの内部バス２４〜２６に接続されている。マイ
クロプロセッサ２８の種類に応じて、アドレス及びデー
タ信号は共有内部バス上へ多重化することができ、制御
信号はどのタイプの信号が所与の時間に共有バス上を運
ばれるかを示す。マイクロプロセッサ２８は読取専用メ
モリ（ＲＯＭ）２９内に記憶されたオペレーティングシ
ステム１０グラムを実行し、それはプログラマブルコン
トローラ１０の全体動作を制御してランダムアクセスメ
モリ（ＲＡＭ＞３０内に記憶されたユーザの定義するマ
シンコントロールプログラムを実行する。また、ＲＡＭ
３０内には感知及び動作デバイスの状態を保持する標準
入出力データテーブルも記憶されている。ＲＡＭ３０は
またオペレーティング及びユーザコントロールプログラ
ムを実行するのにマイクロプロセッサ２８が使用するカ
ウンター、タイマー及び中間計惇値の記憶位置を与える
。アドレスデコーダ３１はマイクロプロセッサがシステ
ム裏面１９だけでなく、メモリ２９．３０にもアクセス
できるようにするｔｌＩＩ　ｍ　ｆ：、号をバス２４上
に発生することにより、モジュールアドレスバス２６上
に送出される特定アドレスに応答する。
プロセッサモジュール１６もしくは他のモジュールによ
るシステム裏面バス３２〜３５へのアクセスは、バスア
クセス調停を実施するいくつかの公知の回路のいずれか
を有するインターバスｔ、ＩＩ　ａ１１回路３６により
支配される。適切な要求信号に応答して、インターバス
！ＩＪ　ｔｉ１１回路３６は１組の双方向データバッフ
ァ３７がプロセッサモジュール１６の内部データバス２
５を裏面データバス３３へ接続できるようにする。同様
に、インターバス制御回路３６により、１組のアドレス
バッファ３８はブＯセッサモジュールアドレスバス２６
を裏面アドレスバス３２へ接続することができる。スロ
ットアドレスランチ３９はインターバス制御回路３６に
よりイネーブルされて、５ビツトデ一タ語を並列にプロ
セツナモジュールデータバス２５１ｐら裏面スロットア
ドレスバス３５へ与えることができる。
プロセッサモジュール１６の内部バスを裏面１９の内部
バスへ相互接続することにより、マイクロプロセッサ２
８はラック１２．１３内のｌ１０Ｌジユール１７の任意
の一つに選択的にアクセスすることができる。プロセッ
サモジュール１６の動作に関する限り、相互接続された
ラックは多くのスロットとモジュールを有する大きなラ
ックとして見られる。このようなシステムにおいて、ブ
ｄセッサモジュール１６に最も近いスロットはスロット
アドレス１として示され、プロセッサモジュールから離
れる各スロットのアドレスはチェーンに沿って屑加する
。第１のラックはプロセッサモジュールが位置するスロ
ットのアドレスを含む７つのスロットアドレスＯ〜６を
有し、第２のラック１３の４つのスロットはアドレス７
〜１０を有している。所与のモジュールをアドレスする
ために、マイクロプロセッサはスロットアドレスラッチ
３９内のモジュールスロットのアドレスを記憶する。イ
ンターバス制御回路３６は次にスロットアドレスラッチ
３９をイネーブルしてシステム裏面１９を横切するスロ
ットアドレスバス３５にその内容を与える。このスロッ
トアドレスは指定スロット内のモジュールを起ａ１させ
て他の裏面バス上の信号に応答でる。スロットアドレス
が送出されると、マイクロプロセッサ２８はインターバ
ス制御回路３６にアドレスバッフ７セツト３８をイネー
ブルさせることにより、選定モジュール内の要素のアド
レスを裏面アドレスバス３２上へ送出する。実質的にそ
れと同町に、インターバス制御回路３６はデータバッフ
ァセット３７をイネーブルしてアドレスされるＩ１０モ
ジュール１７をプロセッサモジュール１６１１ｆｆｉで
データを交換できるようにする。
第２図に示すように、各ラックの裏面は、各ラック内の
各スロットに対してスロットアドレスバス３５上の信号
を個別の選定信号へ変換するスロットアドレス処理回路
４０を含んでいる。第１のラック１２に対する処理回路
４０の詳細を第４図に示す。
プロセッサモジュール１６が第１のラック１２のスロッ
ト内の６個のＩ１０モジュールの一つとのアクセスを求
めると、１から６までの対応するスロットアドレスがス
ロットアドレスバス３５へ加えられる。プロセッサモジ
ュール１６からのスロットアドレスバス３５の、ＳＡφ
〜ＳＡ４で示す、５ビツト線が５個のデータバッファ４
１〜４５により５ビツトコンパレター４７の、八で示す
、１入力へ接続される。コンパレター４７への他方の入
力Ｂのビット線は、第１のラック１２内のスロット数、
すなわち２進番号００１１１、ヘハードワイヤされる。
入力へのスロットアドレスがラック内のスロット数より
も、それぞれ大きいか、等しいかもしくは小さいかに従
って、コンパレターは３つの出力１１１４８．４９もし
くは５ｏの一つにアクティブ信号を発生する。
アドレスが第１のラック内の一つのスロットに対するも
のであれば、それはＯ〜６の値を有し、それはラック内
のスロット数、すなわら７よりも小さい。この場合、ア
クティブ信号が［１５０を介してコンパレター４７から
３−８デコーダ４６のイネーブル入力へ送出される。ス
ロットアドレスバス３５の最下位３ビット線ＳＡφ、Ｓ
Ａ１．ＳＡ２はデコーダ４６の選定入力へ接続される。
デコーダからの７つの出力線の各々が７つのラックスロ
ットの別々の一つに対する裏面コネクタ上のスロット選
定端子に接続されている。デコーダ４６の第８の出力は
７スロツトラツク１．２では使用されない。デコーダ４
６がイネーブルされると、その選定入力に加えられる３
ビツトにより表わされる２進数により７つの出力線の対
応する１線がアクティブとされる。
同時に、コンパレター出力［１５０上のアクティブハイ
レベル信号もＯＲゲート５３により５つのＯＲゲート５
５の第１の入力へ接続される。これら５つのＯＲゲート
５５の出力はＳＡφ′〜ＳＡ４′で示され、ケーブル２
０を介して次のラックの裏面１８′上のスロットアドレ
スバスの入力へ接続される。全ての出力ＯＲゲート５５
の入力がハイレベルを受信すると、次のラックに加えら
れるスロットアドレスは全て１となり、デージ−チェー
ン内の下流の全モジュールをデピレクトする。
全部１を含むスロットアドレスが、第４図に示すものと
類似の、次のラックのスロットアドレス処理回路４０へ
加えられると、その回路内のＡＮＤゲート５２がハイレ
ベル出力を発生する。ＡＮＤゲート５２からのこのハイ
レベルはＯＲゲート５３により各出力０１（ゲート５５
の第１の入力へ接続されて、デージ−チェーン内の次の
ラックに対して全部１を有する相対スロットルアドレス
を発生する。この場合、加算器５４からの出力に無関係
に相対アドレスは全部１となり、その多ビット出力も出
力ＯＲゲート５５へ接続される。
プロセッサモジュール１６が第２のラック（もしくはそ
の後のラック）内のモジュールをアクセスしたい場合に
は、バス３５上に仮想スロットアドレスを選出する。前
のコントローラにおいて、第２のラック内のアドレスデ
コーダは所与の範囲の仮想スロットアドレス（例えば、
第１図のラック１３に対するアドレス７〜１０）に対応
するように構成しなければならなかった。しかしながら
、本プログラマブルコントロールの裏面スロットアドレ
ス処理回路４０は、チェーン内の次のラック上ヘアドレ
スを通す前に入スロットアドレスを相対スロットアドレ
スへ変換する。スロットアドレスの相対アドレスへのこ
の調整により、各ラックがデージ−チェーン内のその相
対位置とそのスロットアドレスの範囲を“知る”必要が
なくなる。
引き続き第４図を参照として、もう一つのラック内のス
ロットがアドレスされている時は、第１のラック１２の
スロットアドレス処理回路４０の入力におけるアドレス
番号はそのラック内のスロット数である７以上となる。
従って、コンパレター４７は出力１１１４８もしくは４
９ヘアクチイブ信号を加える。これらの線はＯＲゲート
５１により５ビツト加算器５４のイネーブル入力へ接続
される。イネーブルされると、加算器は仮想スロットア
ドレスを第２のラック１３の第１のスロットに関連する
スロットアドレスへ変換する。こうするために、５つの
データバッファ４１〜４５の出力は５ビツト加算器５４
の入力セットＡに接続される。加算器５４の入カセット
ＢＬｔ裏面上でラック内のモジュール番号の２つの補数
へハードワイヤされている。例えば、第４図は加算器５
４の入力セットＢが７の２の補数、すなわち２進数１１
００１にハードワイヤされるように７つのスロットを有
する第１のラック１２に対する裏面回路を示す。加算器
５４はスロット数の２の補数を有する５つのデータバッ
ファ４１〜４５からの入力スロットアドレスを加算する
。この加忰は入スロツドアドレスからラックスロット数
を減じることと詐術的に等価である。加詐器５４の出力
に現われるこの゛減譚′°の結果である５データビツト
は５つの出力ＯＲゲート５５の入力に接続される。５つ
のＯＲゲート５５はその結果である相対アドレスをケー
ブル２０を介して次のラック１３へ接続する。
チェーン内の次のラックへアドレスを通を前にスロット
アドレスからラック内のスロット数を減じることにより
、スロットアドレスは次のラック内の第１のスロットに
関連することが正当化される。従って、各ラックのアド
レスデコーダ４６は０とＸ−１との間のスロットアドレ
スに応答するようにプリセットすることができ、ここに
Ｘはそのラック内のスロット数である。また、スロット
がＯ−Ｘのアドレスを割り当てられるような状況に応答
するようにスロットアドレス処理回路４０を構成するこ
とができる。ラックに加えられる入力スロットアドレス
はその第１のスロットに関連するため、このブリヒツト
デコーディングはデージ−チェーン内のラック位置から
独立している。
その結果、ラックが最初に相互接続されると、裏面回路
は各ラックの第１のスロットに対する仮想アドレスによ
り構成する必要はなく、ラックをどのような順序で接続
することもできる。
第２のラック１３内のモジュールをどのようにアドレス
することができるかを示ｔ？５定例として、プロセッサ
モジュール１６は第２のスロット内の１１０モジユール
を第２のラックの左からアクセスを求めるものとする。
−このスロットはデージ−チェーンラックの第９スロツ
トである８の仮想システムアドレスを有する。このスロ
ット内のモジュールをアクセスする時、プロセッサ１６
は８の数字を表わす１組の並列論理レベルピッ１〜をス
ロットアドレスバス５上に発生する。これらのビットが
第１のラック１２内のスロットアドレス処理回路４０へ
加えられると、コンパレター４７の出力線４８はアクテ
ィブとなる。コンパレター出力！１１５０はローレベル
イナクティブ信号を有するため、第１のラックのデコー
ダ４６はディセーブルされそのモジュールのスロット選
定線のいずれも励起しない。
スロットアドレス番号゛８”は第１のラックの加算器５
４の入力端子のＡセットにも加えられ、第１のラックの
加算器５４はそれに応答してへ入力番号から７の数字を
減算する。この減算結果はＯＲゲート５５により第２の
ラック１３へ延在するケーブル２０のスロットアドレス
１ｉｌｓＡφ′ＳＡ４’へ接続されている加算器の出力
に生じる２進数“１″である。
第２のラック１３の裏面１８′は、４スロツトラツクに
対して構成されている点を除けば第４図に示すものと同
じであるスロットアドレス処理回路４０を含んでいる。
すなわち、第２のラック内のデコーダ４６はスロットア
ドレスｌ１ＳＡ’　−８Ａ４’　上に生じる２進数の０
〜３に応答する。同様に、第２のラック１３の裏面上の
加算Ｎ５４の８入力は４の２の補数にワイヤされ、コン
パレター４７の８入力は４の数字ヘワイヤされる。
実施例において、プロセッサモジュール１６が第２のラ
ック１３内の第２のモジュールへのアクセスを求めてい
る場合、ケーブル２０を介して裏面１９の入力へ加えら
れる相対スロットアドレスは１の数字である。この相対
アドレスは第２のラックの処理回路４０内のデータバッ
ファ４１〜４５により、コンパレター４７からの線５０
上のハイレベル出力信号によりイネーブルされているそ
のデコーダ４６へ接続される。これらの入力信号に応答
して、デコーダ４６はアクティブ信号をスロット選定線
上の第２のスロット（第２のラック１３内のスロット“
１”）へ送出する。
従って、デージ−チェーンプログラマブルコントローラ
システム内の所与のラックの順に無関係に、ラックの裏
面上のアドレスデコーディング回路はＯとＸ−１との間
のスロットアドレスに応答し、ここにＸはそのラック内
のスロット数である。
［発明の効果Ｊ 本システムは次のラックに通′ＴｊＩｙ＋に入アドレス
からＸを減じることにより、自動的にスロットアドレス
を正当化する。その結果、どれだＧ）多くの４゜ モジュールスロットがデージ−チェーン内の所与のラッ
クに先行しても、その七ジュールへアクセスするために
ラックへ入力されるアドレス信号は、例えば０−Ｘ−１
の同じプリセット範囲を有り゛る。
その結果、全てのラック内のアドレスデコーディング回
路をその同じ範囲内のスロットアドレスに応答してスロ
ット選定信号を発生するように永久に構成することがで
きる。
【図面の簡単な説明】
第１図は本発明に従ったプログラマブルコントローラの
絵画図、第２図はプログラマブルコントローラのラック
及びモジュールの電気的相互接続の略図、第３図はプロ
グラマブルコントローラブロセツリモジュールの略ブロ
ック図、第４図は各ラック内のスロットアドレス処理回
路の略図である。 ４照符号の説明 １０・・・・・・プログラマブルコントローラ１２．１
３・・・・・・ラック １４．１５・・・・・・電力供給 １６．１７・・・・・・ｎ能モジュール２０・・・・・
・多導体ケーブル ２１・・・・・・端末 ２２・・・・・・ケーブル ２４〜２６・・・・・・内部バス ２８・・・・・・マイクロプロセツナ ２９・・・・・・ＲＯＭ ３０・・・・・・ＲＡＭ ３１・・・・・・アドレスデコーダ ３２．３２’　・・・・・・アドレスバス３３．３３’
・・・・・・データバス ３４．３４’　・・・・・・制ｔＩＩ線３５．３５’　
・・・・・・スロットアドレス３６・・・・・・インタ
ーバスυＪＩＢ回路３８・・・・・・アドレスバッフ７
ピツト３９・・・・・・スロットアドレスラッチ４０・
・・・・・スロットアドレス処理回路４１〜４５・・・
・・・データバラノア４６・・・・・・３−８デコーダ ４７・・・・・・コンパレター ４８〜５０・・・・・・出力線 ５２・・・・・・ＡＮＤゲート ５３．５５・・・・・・ＯＲゲート ５４・・・・・・加算器

Claims (15)

    【特許請求の範囲】
  1. （１）複数の機能モジュール及びプロセッサモジュール
    を保持して電気的に相互接続するスロットを有する一連
    のラックを具備するプログラマブルコントローラにおい
    て、前記各ラックは、 プロセッサモジュールがアクセスを求める機能モジュー
    ルを含むスロットの数値アドレスを表わす電気信号を運
    ぶスロットアドレスバスと、ラック内のスロット数をス
    ロットアドレスから減じてその結果たるスロットアドレ
    スを発生する手段と、 結果たるスロットアドレスをプログラマブルコントロー
    ラの他のラック内のスロットアドレスバスに接続する手
    段、 とを具備するプログラマブルコントローラ。
  2. （２）請求項（１）記載のプログラマブルコントローラ
    において、各ラックはさらに、スロットアドレスバスに
    接続され、選定スロットアドレスをデコードしてラック
    の各スロットに対するスロット選定信号を発生する手段
    を含むプログラマブルコントローラ。
  3. （３）請求項（１）記載のプログラマブルコントローラ
    において、減算手段はスロットアドレスバスに接続され
    た第１の入力とラック内のスロット数の２の補数を表わ
    す数字を受信する第２の入力を有するプログラマブルコ
    ントローラ。
  4. （４）請求項（１）記載のプログラマブルコントローラ
    において、前記接続手段はラック内のスロットがアドレ
    スされている時は常に結果たるスロットアドレスを予め
    定められた数字へ設定する手段を含むプログラマブルコ
    ントローラ。
  5. （５）複数の機能モジュールを保持して電気的に相互接
    続するスロットを有する複数の直列相互接続されたラッ
    クを有するプログラマブルコントローラにおいて、各ラ
    ックスロットはラックの直列相互接続により定められる
    アドレスを有し、且つプログラマブルコントローラはプ
    ロセツサモジユールをも有し、前記各ラックは、 プロセッサがアクセスを求めるモジュールを含むスロッ
    トの数字アドレスを運ぶスロットアドレスバスと、 スロットアドレスバスに接続され、アドレスをデコード
    してアドレスされるスロット内に配置されたモジュール
    のスロットイネーブル信号を発生する手段と、 アドレスからラック内のスロット数を減じて結果たるア
    ドレスを発生する手段と、 結果たるアドレスをプログラマブルコントローラの次に
    直列相互接続されたラックのスロツトアドレスバスへ接
    続する手段、 とを具備するプログラマブルコントローラ。
  6. （６）請求項（５）記載のプログラマブルコントローラ
    において、前記デコーディング手段はＯ〜Ｘ−１のアド
    レスに応答し、ここにＸはラック内のスロット数である
    プログラマブルコントローラ。
  7. （７）請求項（５）記載のプログラマブルコントローラ
    において、前記デコーディング手段はＸスロットイネー
    ブル信号を発生することによりＹ〜Ｙ＋Ｘ−１のアドレ
    スに応答し、ここにＹは整数定数でありＸはラック内の
    スロット数であるプログラマブルコントローラ。
  8. （８）請求項（５）記載のプログラマブルコントローラ
    において、前記接続手段はラック内のスロットがアドレ
    スされている時は常に結果たるスロットアドレスを所定
    数に設定する手段を含むプログラマブルコントローラ。
  9. （９）異なる機能モジュールを保持して電気的に相互接
    続する複数のスロットを有する多ラックプログラマブル
    コントローラシステムにおいて、前記ラックは 数字アドレスを含む信号を運ぶスロットアドレスバスと
    、 ラック内のスロット数をスロットアドレスから減じて結
    果たるスロットアドレスを発生する手段と、 結果たるスロットアドレスをプログラマブルコントロー
    ラシステムのもう一つのラックのスロツトアドレスバス
    へ接続する手段 を具備するプログラマブルコントローラ。
  10. （１０）請求項（９）記載のラックにおいて、さらにス
    ロットアドレスバスに接続され、選定アドレスをデコー
    ドしてラックの各スロットに対するスロットイネーブル
    信号を発生する手段を含むラック。
  11. （１１）請求項（１０）記載のラックにおいて、前記デ
    コーディング手段はＸ個のスロットイネーブル信号を発
    生することによりＯ〜Ｘ−１のアドレスに応答し、ここ
    にＸはラック内のスロット数であるラック。
  12. （１２）請求項（１０）記載のラックにおいて、前記デ
    コーディング手段はＸ個のスロットイネーブル信号を発
    生することによりＹ〜Ｙ＋Ｘ−１のアドレスに応答し、
    ここにＹは整数定数でありＸはラック内のスロット数で
    あるラック。
  13. （１３）請求項（９）記載のラックにおいて、減算手段
    はスロットアドレスバスに接続された第１の入力とラッ
    ク内のスロット数の２の補数を表わす数字を受信する第
    ２の入力を有するラック。
  14. （１４）請求項（９）記載のラックにおいて、前記接続
    手段はラック内のスロットがアドレスされている時は常
    に結果たるスロットアドレスを所定数に設定する手段を
    含むラック。
  15. （１５）請求項（１４）記載のラックにおいて、さらに
    前記スロットアドレスバス上を送出される前記所定数に
    応答して所定数をプログラマブルコントローラシステム
    のもう一つのラックのスロツトアドレスバスへ接続する
    手段を具備するラック。
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